位。控制器和/或分频器和相位控制电路可以包括有限状态机(有限状态机)，以设置多个输出时钟信号的相位和频率，一次一个和/或成组。
[0037]一旦控制器启动指令以配置输出时钟信号的输出频率和相位。的变化不会立即实施。相反，在输出时钟信号具有所需的频率和相位之前，一段时间过去。例如，该时间段可包括数据传输、有限状态机器周期、校准等或它们的任意组合的时间。时间段可以被视为在达到稳定状态条件之前的瞬态时间。
[0038]接收输出时钟信号的外部系统典型地不知道时钟分配电路的输出时钟信号何时就绪。从请求具有所需频率和已知相位关系的输出时钟信号直到输出时钟信号已经就绪的时间周期可以是应用特定的和/或可以是未知的。此外，输出时钟信号可以具有可编程的频率，它可以花费不同的时间量用于具有不同频率和相位组合的输出时钟，以解决所希望的频率和相位。因此，可能很难知道需要多少时间以配置、解决和传播涉及完成设定多个输出时钟信号的相位和频率的任务的所有信号。如果一个或多个子系统在实施变化的期间使能，问题可以在系统内出现。例如，如果多个输出时钟信号的第一时钟信号输出没有就绪，处于未知状态，则可能发生了系统错误或竞争状态。另一方面，当输出时钟信号就绪时，等待很长一段时间以确保所有的输出时钟信号稳定可以导致系统空闲，从而降低了性能。
[0039]相应地，在它们就绪之前对于提供输出时钟信号的之前时钟分配系统的限制可引起系统错误，以及等待很长的时间周期以确保所有的输出时钟信号稳定可以不利地影响性能。此外，在严格定时约束下，这样的限制对于某些应用和/或时钟系统是不可接受的。确定时钟分配系统何时就绪可对于具有数据转换器和处理器块的系统是特别理想的，该处理器块利用并行和串行数据传输。这样的系统可以支持例如JESD204B信令标准。本文公开的系统就绪通知可以允许在整个系统高效地发送时钟输出信号的状态。
[0040]本文提供的是用于在时钟分配芯片或系统中提供系统就绪信号的装置和方法。该系统就绪信号可以提供如下指示:时钟分配电路的输出时钟信号是否具有所需的频率和已知的相位关系。本文所讨论的时钟分配电路可以由系统就绪信号通知外部用户，其也可以被称为系统就绪标志。该系统就绪标志可以是实时硬件输出到逻辑引脚或时钟分配芯片的其他输出触点，或者它可以是内部标志，它设置在时钟分配系统内的寄存器中，用于由状态机和/或系统控制器观察或轮询。当该系统被配置时，所述系统就绪标志可以通知用户多个输出时钟就绪或不就绪用于分发。
[0041]除了提供系统就绪标志，时钟分配电路也可以包括部件，以分发具有明确定义和/或确定的相位关系的多个输出时钟信号。
[0042]图1是根据一个实施例包括时钟产生电路的通信系统100的示意图。通信系统100包括时钟产生电路102、时钟和数据恢复(OTR)电路104、第一输入基准时钟发生器106、第二输入参考时钟发生器108、第三输入基准时钟发生器110、高精度的可调谐振荡器或VCXO 112、串行/解串器(SerDes)电路114、现场可编程门阵列(FPGA) /数字信号处理器(DSP) 116、模数转换器(ADC)电路118、数模转换器器(DAC)电路120，下游分频器122、第一混合器124和第二混合器126。
[0043]通信系统100可以用于各种应用，包括例如蜂窝基础设施应用。例如，通信系统100可以代表基站的一部分。
[0044]如图1中所示，时钟产生电路102接收多个输入时钟的参考时钟信号，包括第一输入参考时钟信号RCLK0、第二输入参考时钟信号RLCKl和第三输入参考时钟信号RCLKN。虽然图1示出了时钟产生电路102接收三个参考时钟信号，时钟产生电路102可以接收更多或更少的输入参考时钟信号。例如，在一个实施例中，时钟产生电路102接收N个输入参考时钟信号，其中N是选定约2至约4的范围的整数。在示出的配置中，该基准时钟信号来自⑶R衍生电路104。例如，输入参考时钟信号可以对应于⑶R电路104对数据流(DATA数据)的时钟和数据恢复操作的恢复时钟信号。然而，其它配置是可能的，诸如其中所有或部分参考时钟信号以其他方式产生的配置。在一个实施例中，参考时钟信号包括使用参考振荡器生成的至少一个输入参考时钟信号，诸如操作开环的自由运行的振荡器。
[0045]在图示的结构中，时钟产生电路102可以基于从基准时钟信号RCLK0-RCLKN选择的选中或有效参考时钟信号生成输出时钟信号。例如，时钟产生电路102可以使用一个有效或主参考信号，例如第一参考时钟信号RCLK0，它用来产生输出时钟信号。此外，其他的参考时钟信号RCLK1-RCLKN可以作为后备时钟参考信号，第一基准时钟信号RCLKO变得无效或丢弃。
[0046]该时钟发生电路102可对于各种电路产生稳定的高频低抖动时钟信号。例如，在图示的配置中，时钟产生电路102为SerDes电路114、FPGA/DSP 116、ADC电路118、DAC电路120、下游分频器122以及第一和第二混频器124、126产生时钟信号，用于调制中频(IF)信号的同相(I)和正交相位(Q)分量。在某些配置中，由时钟产生电路102产生一个或多个输出时钟信号可进一步处理以产生另外的时钟信号。例如，在所示的配置中，下游分频器122提供分频器运算，以产生多个时钟信号(在本示例中，CLKl，CLK2，...，CLK13，CLK14)。虽然已示出可以从时钟产生电路102接收时钟信号的电路的一个示例，时钟产生电路102可以生成用于其它电路的时钟信号。因此，所示的通信系统100描绘可以从时钟产生电路102接收时钟信号的电路的各种非限制性例子。
[0047]由时钟产生电路102产生的输出时钟信号可被规定为具有高稳定性、低相位噪声和/或低抖动。然而，参考时钟信号RCLKO、RCLKl和RCLKN的至少一部分可以是嘈杂和/或间歇性的。
[0048]为了达到或超过性能规格，时钟产生电路102可以包括具有一个或多个PLL的PLL系统143，它可用于将VCXO 112的相位锁定至所选择的参考时钟信号。在某些配置中，VCXO112包括可调谐晶体振荡器。然而，本文的教导也适用于其他类型的可控振荡器，其中包括例如电感器-电容器(LC)罐振荡器、环形振荡器和/或旋转的行波振荡器(RTWOs)。
[0049]如图所示，时钟生成电路包括PLL系统143、分频器和相位控制电路145以及有限状态机控制器147。时钟产生电路102可以包括比示出的更多元件和/或所示元件的子集。该PLL系统143可以提供参考时钟信号到分频器和相位控制电路145。PLL 143可以包括一个或多个锁相环。在一个实施例中，PLL系统143可以包括两个PLL。状态机控制器147可与分配器和相位控制电路145进行通信以提供输入，用于请求输出时钟信号具有所希望的频率。状态机控制器147可确定由所述时钟产生电路102所提供的输出时钟信号何时就绪，并提供指示所述输出时钟信号是否已就绪的系统就绪信号。当它们处于其中它们具有所需的频率和已知相位的稳定状态时，输出时钟信号可以就绪。
[0050]图2是根据一个实施例具有控制模块252和分频器和相位控制电路254的时钟产生电路102的示意图。图2的时钟发生电路102进一步包括第一 PLL 204a和第二锁相环204B。图2的时钟发生电路102是图1的时钟发生电路102的示例。举例来说，在某些实施例中，第一 PLL 204a和第二锁相环204B可以被包括，控制模块252可以实现图1的状态机控制器147，以及分频器和相位控制电路254可以实现图1的分频器和相位控制电路145。所示的第一 PLL 204a包括第一参考时钟缓冲器202a、第二基准时钟缓冲器202b、第三参考时钟缓冲器202c、第四参考时钟缓冲器202d、第一参考时钟分频器203a、第二参考时钟分频器203b、第三参考时钟分频器203c、第四基准时钟分频器203d、PLL控制电路205、第一分频器VCXO 227、第一时钟缓冲器284a、第二时钟缓冲器284b、第三时钟缓冲器284c和第四时钟缓冲器284d。
[0051]在图示的结构中，时钟产生电路102接收第一输入参考时钟信号RCLK0、第二输入参考时钟信号RCLKl和第三输入参考时钟信号RCLK3。此外，所示的时钟产生电路102产生第一输出时钟信号0CLK1、第二输出时钟信号0CLK2、第三输出时钟信号0CLK3和第四输出时钟信号OCLKn。虽然图2示出了其中时钟发生电路接收三个输入参考时钟信号并产生四个输出时钟信号的结构，在此的教导也适用于接收更多或更少的输入参考时钟信号和/或产生更多或更少输出时钟信号的时钟产生电路。
[0052]如图2中所示，第一参考时钟缓冲器202a用于缓冲所述第一输入参考时钟信号RCLKO以产生第一缓冲基准时钟信号第一参考时钟分频器203a的输出节点，其使用第一参考时钟分频器203a划分。另外，第二基准时钟缓冲器202B和第二参考时钟分频器203B用于缓冲和划分所述第二参考时钟信号RCLKl到第二基准时钟分频器203b的输出节点。另夕卜，第三基准时钟缓冲器202c和第三参考时钟分频器203c用于缓冲和划分所述第三参考时钟信号RCLK3到第三基准时钟分频器203c的输出节点。第一参考时钟分频器203a的输出节点、第二参考时钟分频器203b的输出节点和第三参考时钟分频器203c的输出节点被电耦合，以提供OR连接信号RCX到PLL控制电路205的输入。示出的配置示出了在它们被提供给PLL控制电路之前可以发生在一个或多个参考时钟信号上的时钟信号调节的一个示例。然而，本文的教导也适用于其它的配置，包括其中一个或多个基准时钟信号未调节的实施方式。
[0053]该PLL控制电路205产生第一 PLL输入时钟信号RCl，其被提供作为到第一输入分频器206a的输入