转为打开状态，此时输入于保持电路44的电压值保持于电容元件44c。另外，第η列选择信号HSng低电平转为高电平时，输出用开关44b关闭，保持于电容元件44c的电压值输出至电压输出用配线48。
[0061 ]图6为显示缓冲器ΒΑ^ΒΒ^内部构成例的电路图。缓冲器为将输入信号以低电阻输出的电阻转换器，且接收电源电压的供给，不论输入信号(选择信号VSm)的大小，产生与电源电压相当的输出信号(选择信号VSAm、VSBm)。例如，图6所示的缓冲器BAm及BBm包含2段放大电路B1、B2，放大电路B1、B2分别由CMOS反相器构成。
[0062]具体而言，放大电路B1、B2分别包含2个M0S型FET(p-M0SFET51、n_M0SFET52)而构成。P-M0SFET51的漏极端子与n-M0SFET52的漏极端子互相连接，p_M0SFET51的源极端子连接于正电源电位Vdd，n-M0SFET52的源极端子连接于负电源电位Vss。在放大电路B1的p-M0SFET51及n-M0SFET5 2的栅极端子中，输入选择信号VSm。在放大电路B2的p_M0SFET51及n_M0SFET52的栅极端子中，连接有放大电路B1的p-M0SFET51及n-M0SFET52的漏极端子。接着，将来自放大电路B2的P-M0SFET51及n-M0SFET52的漏极端子的信号作为选择信号VSAm、VSBm输出。
[0063]第1行选择用配线QAi?QAM、及第2行选择用配线QBi?QBM其电容、电阻均较大。因此，为了在特定的时间内切换选择信号VSAm、VSBm的电压值，期望缓冲器BAm及BBm可输出较大的电流。如上述的CMOS反相器由于输出电阻较低，故而通过将CMOS反相器应用于放大电路B1、B2，能够较好实现可输出较大电流的缓冲器
[0064]图7为显示本实施方式的垂直移位寄存器部60A的详细构成的电路图。如图7所示，垂直移位寄存器部60A具有移位寄存器阵列虹^个逻辑电路^^?^^丨图中代表显示!!)!?
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[0065]移位寄存器阵列41通过将Μ个移位寄存器电路43串联连接而构成。这些移位寄存器电路43在每行各设置1个。移位寄存器电路43由具有与例如图3所示的晶体管21、22相同构造的多个FET而构成。在各移位寄存器电路43中连接有时钟配线Lc，将固定周期的时钟信号elk自时钟配线Lc提供于各移位寄存器电路43。
[0066 ] Μ个逻辑电路Uh?L0m与各行对应设置，第m行的逻辑电路L0m的输出端经由在每行各设置1个的信号输出端62，而连接于上述缓冲器输入端。另外，在逻辑电路L(h?LOm的一输入端中连接有启动配线En，自启动配线En将控制输入信号enable提供于逻辑电路U^'LOm。在逻辑电路L(h?L0M各个的另一输入端中，连接有与该行对应的移位寄存器电路43的输出端。
[0067]Μ个逻辑电路LOpLOm的各个，在控制输入信号enable、及来自对应的移位寄存器电路43的输出信号Sout!?SoutM均为有效值时，以关闭晶体管21、22的方式输出行选择信号VSx'VSm的各个。例如，控制输入信号enable的有效值为高电平，且来自移位寄存器电路43的输出信号SoutpSoutM的有效值为高电平的情形时，第m行的逻辑电路L04俞出控制输入信号enable、及来自移位寄存器电路43的输出信号Soutm的逻辑与(AND)。另，图7中以表示AND电路的记号图示逻辑电路L(h?L0m，逻辑电路L0i?L0m也可由其它各种逻辑电路的组合构成。
[0068]图8为显示本实施方式的垂直移位寄存器部60A的动作的时序图。在图8中，自上而下依序分别显示有(a)开始信号Start、(b)时钟信号clk、(c)来自第1行的移位寄存器电路43的输出信号Sout^d)来自第2行的移位寄存器电路43的输出信号Sout2、(e)来自第3行的移位寄存器电路43的输出信号Sout3、(f)来自第4行的移位寄存器电路43的输出信号Sout4、(g)控制输入信号enable、(h)第1行选择信号VSA^G)第1行选择信号VSB^U)第2行选择信号VSA2、(k)第2行选择信号VSB2、(1)第3行选择信号VSA3、(m)第3行选择信号VSB3、(n)第4行选择信号VSA4、(ο)第4行选择信号VSB4。
[0069]首先，自时刻t1Q至时刻t13的期间，将开始信号Start设为高电平。此期间，时钟信号elk上升后，来自第1行的移位寄存器电路43的输出信号Souti上升(时刻tn)。此输出信号Souti随着下一个时钟信号elk的上升而下降(时刻ti5)。接着，在输出信号Souti为高电平的时刻tn至时刻t15之间所包含的特定的期间内(时刻t12?ti4)，将控制输入信号enable设为高电平。由此，第1行选择信号VSA^VSBi变为高电平，第1行的各像素所包含的晶体管21及22变为导通状态。
[0070]另外，与来自第1行的移位寄存器电路43的输出信号SoutiT降同时，来自第2行的移位寄存器电路43的输出信号Sout2上升(时刻tl5)。此输出信号Sout2随着下一个时钟信号elk的上升而下降(时刻t18)。接着，在输出信号Sout2为高电平的时刻t15至时刻t18之间所包含的特定的期间内(时刻t16?t17)，将控制输入信号enable再次设为高电平。由此，第2行选择信号VSA2及VSB2变为高电平，第2行的各像素P2>1?P2,N所包含的晶体管21及22变为连接状态。此后，根据与第2行相同的动作，第3行以后的选择信号VSA^VSBm依序变为高电平，各像素所包含的晶体管21及22在每行依序变为连接状态。
[0071]具备以上构成的本实施方式的固体摄像装置1A如下述那样动作。图9为各信号的时序图。在图9中，自上而下依序分别显示有(a)复位控制信号RE、(b)第1行选择信号VSA1、(c)第1行选择信号VSBidd)第2行选择信号VSA2、(e)第2行选择信号VSB2、(f)第Μ行选择信号VSAM、(g)第Μ行选择信号VSBM、(h)保持控制信号Hd、及⑴第1列选择信号HSi?第Ν列选择信号HSn。
[0072]如图9所示，首先，自时刻t2Q至时刻t21的期间，将复位控制信号RE设为高电平。由此，在N个积分电路42的各个中，放电用开关42c变为关闭状态，电容元件42b放电。
[0073]较时刻t21后的时刻t22至时刻t23的期间，根据图8所示的动作将第1行选择信号VSAlSVSBx设为高电平。由此，在第1行的像素中晶体管21及22变为连接状态，在像素Pi, 1?Pi, Ν各个的光电二极管23中蓄积的电荷通过读取用配线Ri?Rn输出于积分电路42，蓄积于电容元件42b。自积分电路42输出与蓄积于电容元件42b的电荷量相应的大小的电压值。另，时刻t23后，第1行的像素Ρι,ι?Ρι,ν各个的晶体管21、22设为非连接状态。
[0074]接着，较时刻t23后的时刻t24至时刻t25的期间，将保持控制信号Hd设为高电平，由此，在N个保持电路44各个中输入用开关44a变为连接状态，自积分电路42输出的电压值由电容元件44c保持。
[0075]接着，较时刻t25后的时刻t26至时刻t27的期间，水平移位寄存器部61将第1列选择信号服?第N列选择信号HSn依序设为高电平。由此，N个保持电路44的输出用开关44b依序变为关闭状态，保持于电容元件44c的电压值逐次输出至电压输出用配线48。另外，在此期间，将复位控制信号RE设为高电平，积分电路42的电容元件42b放电。
[0076]接着，较时刻t27后的时刻t28至时刻t29的期间，将第2行选择信号VSA2及VSB2设为高电平。由此，在第2行的像素P2,1?P2,N中晶体管21、22变为连接状态，在像素?2,1??2,〃各个的光电二极管23中蓄积的电荷通过读取用配线仏?办输出于积分电路42，蓄积于电容元件42b ο
[0077]此后，根据与第1行相同的动作，将与蓄积于电容元件42b的电荷量相应的大小的电压值，自N个保持电路44逐次输出至电压输出用配线48。接着，针对蓄积于第3行至第Μ行的像素的电荷，也通过与第1行相同的动作转换为电压值，且逐次输出至电压输出用配线48。如此，完成来自受光部20的一个摄像帧的量的图像数据的读取。
[0078]就根据以上说明的本实施方式的固体摄像装置1Α获得的效果进行说明。如上述那样，来自各像素Pi, 1?Pm,ν的电荷的读取动作，兼作用于准备下一帧中的电荷的蓄积的复位动作。然而，在现有的固体摄像装置中，在行选择用配线发生短路等的故障时，行选择信号不会自该故障部位抵达之后的像素，且开关电路不动作。在此情形时，该像素的电荷继续蓄积于光电二极管，导致电荷溢出至与该行邻接的其它行的像素。因此，不仅行选择用配线中发生故障的行，在邻接的其它行中也发生异常。尤其，固体摄像装置具备如图3所示的金属配线的层叠构造，即层叠有用于形成基准电位线的第1层、用于形成行选择用配线的第2层、及用于形成读取用配线的第3层的构造的情形时，有第1层的基准电位线与第2层的行选择用配线互相短路的担忧。
[0079]就上述的问题，在此固体摄像装置1A中，在每个像素P1;1?ΡΜ,ν设置有2个开关电路(晶体管21及22)。接着，第η列的像素P1>n?PM,?的晶体管21及22在光电二极管23与读取用配线Rn之间互相并联连接。因此，蓄积于光电二极管23的电荷，经由晶体管21