专利名称：高速系统中使时钟偏移最小化和重新定时范围最大化的装置的制作方法
技术领域：
本发明一般涉及具有很多数据和时钟线的高速系统，具体说，涉及利用一个系统时钟，使时钟偏移最小化和使重新定时范围最大化的装置。
时钟信号在一系统中为部件之间的数据传输提供定时和控制。虽然设计者都寻求最短的数据/时钟线，以获得最高的传输速度，但是随着系统部件复杂程度的增加，使得信号路径互连的数目和信号路径长度也增加，进而亦使得时钟单元的数据/时钟线相应地加长。除降低了系统的速度之外，数据/时钟线长度的增加还引起时钟偏移的问题，并且增加了失去信号完整性的可能性。
为了降低高速系统中沿数据路径的信号损失，有些技术人员已在尝试设计较低速但为多重的数据路径线，以便不牺性带宽或信息吞吐量。但是，多重数据线加大了接收机方面信号损失的可能性。
另一些人试图通过使高速数据路径的传播延迟而与传输线阻抗匹配，来减少信号线的长度。由于有许多不同的线长度，因而有许多不同的阻抗(它们必须被考虑)，这些不匹配的阻抗必然会导致畸变，所以这一技术也难以实现。
鉴于上述原因，需要一种能够在保持高速数据传输的同时使接收端的时钟偏移最小化并使重新定时范围最大化的装置和方法。
本发明的目的在于提供一种用于含有数据和时钟线的系统的印刷电路板设计，其能基本上消除由于现有技术的局限和缺陷导致的一个或多个问题。
一般而言，在设计系统母板时，数据线的长度应保持在9-18英寸之间，以满足数据驱动器与接收器之间的传播延伸。所有时钟线的长度应基本上一致，大约为30英寸(±15％)。
所有时钟线和数据线的驱动器和接收器都设置在与母板相接口的子板边缘，以减小线的长度。而且驱动器和接收器的起动/保持时间都保持为最短。
所有时钟线和数据线都设计成点对点连接，这减少了在提供一突发信号时信号的延迟。在驱动器的输出端，所有数据线和时钟线都带有一内设串联终端电阻，用以减小信号畸变。
根据本发明，为了获得这些及其它优点，作为举例性及广义上的描述，本发明提供了一个具有一个印刷电路母板和多个与其连接的印刷电路子板的系统，包括母板与各子板之间的数据线，它们的长度约为9英寸至18英寸，以及母板与各子板之间的时钟线，其长度约为25.5英寸至34.5英寸。
应当理解，以上的概述及后续的详述均为举例性和解释性的，旨在为权利要求书所限定的本发明提供进一步的说明。
下面结合附图对本发明的较佳实施例进行详细描述，以便更好地理解本发明的上述和其它目的、特点及优点。在图中
图1是可利用本发明工作的系统结构的示意图；图2是带有一个母板和13个子板的系统的示意图；图3是图2中母板的后视图，带有提供所示各子板用的阳连接件；图4是根据本发明点对点时钟线连接的分解图；图5是表示本发明时钟线的电路图；图6A是用于本发明中6个子板的点对点数据线连接的分解图6B是用于本发明中其它子板的点对点数据线连接的分解图；图7是根据本发明的点对点数据线连接的结构示意图；以及图8是本发明数据线的电路图。
现在参见附图，特别是参见图1，其示出一个采用了本发明装置的系统体系结构10的全视图。尽管为了便于说明，本发明是以相对一个总线体系结构来描述的，但是应理解到，在使用任何高速数据系统，例如一些高速电信系统时，都能够应用本发明的技术。
如图所示，系统总线体系结构包括一条底板总线12，它分别与多个系统处理器单元(SPU)14a和14b、系统接口单元(SIU)16、系统交换单元(SSU)18、和系统时钟单元(SCU)20相通。虽然图1中示出多个SPU、SIU、SSU及SCU，但应理解，根据具体的系统结构，任意数目的各个单元，包括这些单元的单独装置，都可以与底板总线12相接口。
在图示的实施例中，底板总线12支持主设备侧的一个现用SPU14a和从属设备侧的各接口单元16、交换单元18及时钟单元20之间的通信。备用SPU14b也以从属模式运行。SPU中的任何一个(但只能是一个)可以被指定为主(现用)设备，而其它的则均被指定为从属(备用)设备，因为对于一个系统，只能有一个主处理器。
下面结合一个实施例来描述本发明，在此实施例中，包括一个带有一时钟板39(SCU)的母板，时钟板39含有两个SCU30a和30b(主板/备用板)，并与13个子板相接口，如图2所示。此13个子板由两个SSU32和34(用于1∶1的冗余)、两个SPU36和38、以及9个SIU21-29组成。
如图2所示，多条50MHz时钟线33(采用伪发射极耦合逻辑(PECL)信号)从时钟驱动器31a和31b产生，并为各个子板接收。
此外，多条50Mbps(每秒兆比特)数据线35(晶体管-晶体管逻辑；TTL信号)将两个SSU32及34与9个SIU21-29和两个SPU36及38相连接。如图所示，数据流动是双向的。
每一时钟驱动器31a及31b和数据驱动器37在该驱动器的直接输出端含有一个内设的串联终端电阻R，其值大约为47欧姆。当然应理解，此电阻值在本发明的实际应用中是可以变化的。
而且，虽然此电阻R可以设置在驱动器输出的下游某处，但是将电阻R设置在驱动器的输出端最好，因为这样能够最有效地减小信号的畸变。
图3示出图2中母板的后视图，并标明了子板的连接方式。每一子板通过一个阳连接件，例如AMP Z-PACK 2mm HM连接件来连接。当然还可以采用其它一些适用和等效的连接件。
图4示出了在时钟单元30a及30b与各子板之间的50MHz时钟线连接的分解图。各子板接收来自两个SCU30a及30b中每一个的+50MHz和-50MHz时钟信号。相应地，每一子板支持有四条时钟线，总信号轨迹为52线。如图4中清楚示出的，各子板与SCU之间的时钟线连接是点对点的连接。
图5示出了时钟单元30a/子板接口的电路电平图。应当理解到，每一时钟单元/子板连接都含有类似的电路。如图所示，时钟驱动器31a产生一个+50MHz和-50MHz PECL时钟信号，该信号经过一长度约为30英寸(±15％)的时钟线33，连接至一子板接收器51。
图中亦示出电阻R，其值为47欧姆，耦合在驱动器31a的输出端，以减小信号畸变。而且，驱动器和接收器都位于这些板的边缘，以使信号路径长度最小。如图所示，驱动器和接收器设置在各板边缘大约1.3-3.0cm以内。应当理解到，在本发明的实际应用中，尺寸方面的某些变化也是可能的。50MHz时钟线的ZO是60欧姆(±15％)。
现在更详细地描述本发明的数据线35。连接数据线，以交换异步传输模式(ATM)单元。每一ATM单元长度为53字节，由5字节的标题字段和48字节的信息字段构成。
但是，数据线也能携带其它一些传统数据包拓扑结构(例如X.25或帧延迟)，并且通常能携带任何高速电信信息，比如B-ISDN(宽带综合服务数字网络)或SONET(同步光纤网络)等。
参见图6A和6B，它们示出了SSU32及34与另外11个子板之间的双向点对点数据线连接。如以上所讨论的，这些数据线采用TTL信号。
如图6A所示，12条数据线将SSU32及34与SPU36及38连接起来。42条数据线将各个SSU32及34与对应的SIU21-24连接起来。在图6B中，12条数据线将各个SSU32及34与SIU28及29连接起来，而42条数据线将各个SSU32及34与对应的SIU25-27连接起来。合起来以后，图6A和6B包含330条数据轨迹。
图7示出从SSU32及34测量至其余11个子板，其数据线的长度大致为9-18英寸。图8是图6A、6B和7所示连接的电路电平图，其中示出了对应的数据驱动器37和数据接收器47。如前面关于时钟驱动器所作的讨论一样，电阻R(47欧姆)设置在驱动器37的输出端，用以减小信号畸变。
如图8所示，来自各SIU和SPU的数据信号以1∶1的冗余分别发送给各SSU。而且，由于冗余的原因，各个SSU将一数据信号发送给各自对应的SIU或SPU。如图所示，数据线长度大约为9-18英寸，数据驱动器和接收器之间有2.4-7.0毫微秒的传播延迟，以允许数据的重新定时而在接收器端无信号损失。50Mbps数据路径的ZO是60欧姆(±15％)。这些子板上驱动器/接收器的建立和保持时间分别大约为1.5毫微秒和0毫微秒。
此外，如图8所示，数据驱动器37和接收器47设置在各板边缘的0.5-2.0英寸范围以内。在本发明的实际应用中，实际尺寸是可以变化的。
总之，本发明具有许多的优点。时钟路径利用点对点连接，使时钟偏移和时钟信号的畸变可减至最小。由于各时钟路径的长度大致相等，因而也使时钟偏移最小。
数据线也采用点对点连接。数据线长度保持在大约9至18英寸之内，以使传播延迟尽管减小，同时使接收器端的数据重新定时无信号损失。具有均匀长度的数据线和均匀长度的时钟线，并以均匀方式在子板上设置驱动器/接收器，二者结合使得对时钟偏移、图案延迟、驱动器的传播延迟、建立/保持时间、和时钟上升/下降时间的影响减至最小。
此外，使得子/母板上数据/时钟信号大约为60欧姆的均匀特性阻抗与板间连接件脚的阻抗相匹配，从而减小了由于阻抗失配引起的失真。
为了进一步减小信号畸变，在传输驱动器的输出端加接了串联电阻。另外，在50MHz时钟的一个周期之内，在整个母板上能够进行50Mbps的数据交换。
虽然以上是结合实施例对本发明进行了描述，但本领域的熟练技术人员应能理解到，在所附权利要求书的精神与范围之内，还可按修改的方式实施本发明。
权利要求
1.一种具有一印刷电路母板和多个与之连接的印刷电路子板的系统，其特征在于包括所述母板和每一所述子板之间的数据线，其长度约为9英寸至18英寸；和所述母板和每一所述子板之间的时钟线，其长度约为25.5英寸至34.5英寸。
2.如权利要求1的系统，其特征在于，还包括在所述多个子板的每一个上都有驱动器和接收器，分别与所述数据线的相应端相耦合；所述驱动器和接收器设置在所述子板的一个边缘上。
3.如权利要求2的系统，其特征在于，所述驱动器和接收器的建立时间和保持时间分别为约1.5毫微秒和0毫微秒。
4.如权利要求1的系统，其特征在于，还包括多个时钟单元，所述多个时钟单元的每一个都具有与所述时钟线的相应端耦合的驱动器和接收器，所述驱动器和接收器设置在所述时钟单元的一个边缘上。
5.如权利要求1的系统，其特征在于，在所述母板和每一所述子板之间，所述时钟线具有点对点的连接。
6.如权利要求1的系统，其特征在于，在所述母板和每一所述子板之间，所述数据线具有点对点的连接。
7.如权利要求1的系统，其特征在于，还包括在每一所述时钟线和数据线的输出驱动器上的一个内设串联终端电阻。
8.如权利要求7的系统，其特征在于，所述电阻的阻值约为47欧姆。
9.如权利要求1的系统，其特征在于，所述数据线和时钟线的阻抗约为60欧姆。
10.如权利要求2的系统，其特征在于，所述驱动器和接收器之间的传播延迟约为2.4至7.0毫微秒。
全文摘要
一种具有一印刷电路母板和多个与其连接的印刷电路子板的系统，其中母板与各子板之间的数据线和时钟线的长度分别为9-18英寸和25.5-34.5英寸左右。各子板上的驱动器和接收器设置在与母板相通的子板的一个边缘上。在母板与各子板之间，时钟线和数据线是点对点连接的。在各时钟线和数据线的输出驱动器上，有一个内设的串联终端电阻。
文档编号H05K1/02GK1149238SQ96106839
公开日1997年5月7日 申请日期1996年6月4日 优先权日1995年6月7日
发明者B·D·阿利恩, J·W·李, J·G·李, S·M·宋, G·S·李 申请人:三星电子株式会社