专利名称：栅极驱动单元及具有该栅极驱动单元的显示装置的制作方法
技术领域：
本发明涉及一种栅极驱动单元及具有该栅极驱动单元的显示装置，更具体地讲，涉及一种减少了接触电极数量的栅极驱动单元，及具有该栅极驱动单元的显示装置，从而防止了显示装置的故障。
背景技术：
通常，显示装置包括显示面板、输出用于驱动该显示面板的栅极信号的栅极驱动器、将数据信号输出到该显示面板的数据驱动器。栅极驱动器和数据驱动器为集成电路，例如，被附于显示面板。然而，最新的趋势为栅极驱动器形成在显示面板上，用于在将栅极驱动器附于显示面板的同时减少显示装置的故障。
图1是形成在显示面板上的传统栅极驱动器的布局图。如图1中所示，栅极驱动器10包括输送来自外部装置(未示出)的控制信号的布线部分LS和响应布线部分LS的控制信号来输出栅极输出信号的电路部分CS。电路部分CS具有移位寄存器，所述移位寄存器包括接连地并相互连接的多级。
布线部分LS包括垂直同步起始信号线STVL、时钟线CKVL、c1ock-bar线CKVBL、关断电压线VoffL。布线部分LS还包括用于将垂直同步起始信号线STVL、时钟线CKVL、clock-bar线CKVBL、关断电压线VoffL连接到电路部分CS的连接线CL。这种结构导致了在连接线CL分别与垂直同步起始信号线STVL、时钟线CKVL、clock-bar线CKVBL、关断电压线VoffL之间的寄生电容，从而增加了显示装置的功耗。换而言之，功耗P满足P＝f×Cp×ΔV2，(这里，f是频率，Cp是寄生电容，ΔV2是所施加的电压的幅度)。寄生电容Cp与功耗成比例，因此当寄生电容增加时功耗增大。
通常，分别由时钟线CKVL和clock-bar线CKVBL提供的每个时钟信号和clock-bar信号的ΔV的幅度为大约30V。因此，将时钟线CKVL和clock-bar线CKVBL电连接到电路部分CS的连接线CL同样增加功耗P。
其间，由于连接线CL形成在与垂直同步起始信号线STVL、时钟线CKVL、clock-bar线CKVBL、关断电压线VoffL不同的层上，所以每条连接线CL通过多接触电极CE1、CE2、CE3、CE4、CE5、CE6、CE7、CE8、CE9、CE10、CE11、CE12连接到垂直同步起始信号线STVL、时钟线CKVL、clock-bar线CKVBL、关断电压线VoffL。这导致在接触电极CE1至CE12上腐蚀栅极驱动器10，从而引起栅极驱动器10的故障。
发明内容
本发明提供了一种能够预防由在接触电极上的腐蚀而导致故障的栅极驱动单元和具有该栅极驱动单元的显示装置。
在一个实施例中，提供了一种驱动单元，其包括电路部分，包括根据第一时钟和第二时钟的至少一个来产生输出信号的多个级；布线部分，将控制信号输送到电路部分并包括第一时钟线和第二时钟线、第一连接线、第二连接线、第三连接线和第四连接线，第一时钟线和第二时钟线分别输送第一时钟和第二时钟，第一连接线将第一时钟线与第一每级连接，第二连接线将第二时钟线与不同于第一隔级的第二隔级连接，第三连接线将第一连接线与多个级连接，第四连接线将第二连接线与多个级连接。
在另一个实施例中，提供了一种显示装置，包括显示面板，响应栅极信号和数据信号来显示图像；数据驱动部分，将数据信号提供给显示面板；栅极驱动部分，将栅极信号提供给显示面板。
所述栅极驱动部分包括电路部分，包括根据第一时钟和第二时钟的至少一个来产生输出信号的多个级；布线部分，将控制信号输送到电路部分并包括第一时钟线和第二时钟线、第一连接线、第二连接线、第三连接线和第四连接线，第一时钟线和第二时钟线分别输送第一时钟和第二时钟，第一连接线将第一时钟线与第一隔级连接，第二连接线将第二时钟线与不同于第一隔级的第二隔级连接，第三连接线将第一连接线与多个级连接，第四连接线将第二连接线与多个级连接。
通过将连同附图的实施例的以下详细描述，本发明的这些和其他目的、特点、优点将变得明显。
通过参照附图来描述详细的实施例，本发明的上述和其他特点和优点将会变得更加清楚，其中图1是传统的栅极驱动器的布局图。
图2是根据一个示例性实施例的栅极驱动器的方框图。
图3是图2中第n级和第(n+1)级的电路图。
图4是图2中栅极驱动器的布局图。
图5是沿着图4中的线I-I′和II-II′截取的剖视图。
图6是根据另一个示例性实施例的栅极驱动器的方框图。
图7是图6中第n级和第(n+1)级的电路图。
图8是图6中栅极驱动器的布局图。
图9是根据另一个示例性实施例的显示装置的平面图。
具体实施例方式
以下将参照附图来详细描述本发明的实施例。
图2是根据示例性实施例的栅极驱动器100的方框图。参照图2，栅极驱动器100包括输出栅极输出信号的电路部分CS和将栅极控制信号输送到电路部分CS的布线部分LS。
电路部分CS包括第一级SRC1、第二级SRC2...第n+1级SCRn+1(其中，n是偶数)。第一级SRC1、第二级SRC2...第n+1级SCRn+1包括第一时钟端CK1、第二时钟端CK2、第一输入端IN1、第二输入端N2、电压端V1、复位端RE和输出端OUT。奇数级SRC1、SRC3...SRC(n+1)的每个的第一时钟端CK1有效地连接到第一时钟CKV，偶数级SRC2、SRC4...SRCn的每个的第一时钟端CK1有效地连接到第二时钟CKVB。例如，第一时钟CKV和第二时钟CKVB具有180°的相位差。其间，奇数级SRC1、SRC3...SRC(n+1)的每个的第二时钟端CK2有效地连接到第二时钟CKVB，偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2有效地连接到第一时钟CKV。
第一级SRC1的第一输入端IN1接收垂直同步起始信号STV，第(n+1)级SRC(n+1)的第二输入端IN2也接收垂直同步起始信号STV，该第(n+1)级SRC(n+1)是哑级(dummy stage)。第(n+1)级SRC(n+1)将第(n+1)栅极输出信号提供给第n级SRCn的第二输入端IN2。另外，第一级SRC1、第二级SRC2...第n+1级SCR(n+1)的电压端V1接收关断电压Voff。关断电压Voff具有确定的电压，比如为大约-5V到大约-7V。第一级SRC1、第二级SRC2...第n+1级SCR(n+1)的复位端RE接收第(n+1)级SRC(n+1)的第(n+1)栅极输出信号。
奇数级SRC1、SRC3...SRC(n+1)的每个的输出端OUT输出第一时钟CKV的高电平，偶数级SRC2、SRC4...SRCn的每个的输出端OUT输出第二时钟CKVB的高电平。因此，第一级SRC1、第二级SRC2...第(n+1)级SCR(n+1)分别输出第一、第二...第(n+1)栅极输出信号。
布线部分LS接收来自外部装置(未示出)的栅极控制信号，并将栅极控制信号输送到电路部分CS。布线部分LS包括起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5。如图2中所示，复位线SL5与电路部分CS相邻形成；关断电压线SL4与复位线SL5相邻形成；第二时钟线SL3与关断电压线SL4相邻形成；第一时钟线SL2与第二时钟线SL3相邻形成；起始信号线SL1与第一时钟线SL2相邻形成。
起始信号线SL1将垂直同步起始信号STV输送到第一级SRC1的第一输入端IN1和第(n+1)级SRC(n+1)的第二输入端IN2。这里，垂直同步起始信号STV启动起始电路部分CS的操作。
第一时钟线SL2将第一时钟CKV输送到奇数级SRC1、SRC3...SRC(n+1)的每个的第一时钟端CK1和偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2。第二时钟线SL3将第二时钟CKVB输送到奇数级SRC1、SRC3...SRC(n+1)的每个的第二时钟端CK2和偶数级SRC2、SRC4...SRCn的每个的第一时钟端CK1。关断电压线SL4将关断电压Voff分别输送到第一级SRC1、第二级SRC2...第n+1级SCR(n+1)的电压端V1。复位线SL5将第(n+1)级SRC(n+1)的栅极输出信号分别输送到第一级SRC1、第二级SRC2...第(n+1)级SCR(n+1)的复位端RE。
此外，布线部分LS包括第一连接线CL1、第二连接线CL2、第三连接线CL3、第四连接线CL4第一连接线CL1将第一时钟线SL2与偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2电连接。因此，第一连接线CL1将第一时钟CKV输送到偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2。
第二连接线CL2将第二时钟线SL3与奇数级SRC1、SRC3...SRC(n+1)的每个的第二时钟端CK2电连接。因此，第二连接线CL3将第二时钟CKVB输送到奇数级SRC1、SRC3...SRC(n+1)的每个的第二时钟端CK2。
第三连接线CL3将第一连接线CL1与奇数级SRC1、SRC3...SRC(n+1)的每个的第一时钟端CK1连接。因此，第三连接线CL3将第一时钟CKV输送到奇数级SRC1、SRC3...SRC(n+1)的每个的第一时钟端CK1。
第四连接线CL4将第二连接线CL2与偶数级SRC2、SRC4...SRCn的每个的第一时钟端CK1连接。因此，第四连接线CL4将第二时钟CKVB输送到偶数级SRC2、SRC4...SRCn的每个的第一时钟端CK1。其间，布线部分LS还包括第五连接线CL5。第五连接线CL5将第一时钟线SL2与第一级SCR1的第一时钟端CK1电连接。布线部分LS还包括第六连接线CL6。第六连接线CL6将关断电压线SL4与每个级的电压端V1电连接。
图3是图2中第n级SCRn和第(n+1)级SCR(n+1)的各自的电路图。参照图3，第n级SCRn包括上拉部分101和下拉部分102。上拉部分101通过第二时钟CKVB控制第n级SCRn的第n栅极输出信号，下拉部分102通过第(n+1)级SRC(n+1)的第(n+1)栅极输出信号放电第n栅极输出信号。
上拉部分101包括第一晶体管NT1。第一晶体管NT1的栅极连接到第一节点N1；第一晶体管NT1的漏极连接到第四连接线CL4；第一晶体管NT1的源极连接到输出端OUT。因此，第一晶体管NT1的漏极通过第四连接线CL4接收第二时钟CKVB。下拉部分102包括第二晶体管NT2。第二晶体管NT2的栅极连接到第二输入端IN2；第二晶体管NT2的漏极连接到输出端OUT；第二晶体管NT2的源极连接到电压端V1。
第n级SCRn还包括由缓冲部分103、充电部分104、第一放电部分105组成的上拉驱动部分。上拉驱动部分响应第(n-1)级SCR(n-1)的第(n-1)栅极输出信号来导通上拉部分101，并且响应第(n+1)级SRC(n+1)的第(n+1)栅极输出信号来截止下拉部分101。
缓冲部分103包括第三晶体管NT3。第三晶体管NT3的栅极和漏极共同地连接到第一输入端IN1，第三晶体管NT3的源极连接到第一节点N1。充电部分104包括第一电容C1。第一电容C1的第一电极和第二电极分别连接到第一节点N1和第二节点N2。第一放电部分105包括第四晶体管NT4，第四晶体管NT4的栅极连接到第二输入端IN2；第四晶体管NT4的漏极连接到第一节点N1；第四晶体管NT4的源电极连接到电压端V1。因此，当响应第(n-1)级SCR(n-1)的第(n-1)栅极输出信号来导通第三晶体管NT3时，第(n-1)级SCR(n-1)的第(n-1)栅极输出信号对充电部分104的第一电容C1充电。然后，当大于第一晶体管NT1阈值电压的电压对第一电容C1充电时，第一晶体管被启动(bootstrap)，从而由第(n-1)级SCR(n-1)提供的第二时钟CKVB的高电平输出到输出端OUT。然后，当响应第(n+1)级SRC(n+1)的第(n+1)栅极输出信号来导通第四晶体管NT4时，第一电容C1中的电荷向电压端V1放电。
第n级SCRn还包括保持部分106、第二放电部分107、开关部分108。保持部分106将第n级SCRn的第n栅极输出信号保持为关断电压Voff；第二放电部分107响应于第一时钟CKV将第n栅极输出信号向电压端V1放电；开关部分108控制保持部分106的操作。
保持部分106包括第五晶体管NT5。第五晶体管NT5的栅极连接到第三节点N3；第五晶体管NT5的漏极连接到第二节点N2；第五晶体管NT5的源极连接到电压端V1。第二放电部分107包括第六晶体管NT6。第六晶体管NT6的栅极连接到第二时钟端CK2；第六晶体管NT6的漏极连接到第二节点N2；第六晶体管NT6的源电极连接到电压端V1。
开关部分108包括第七晶体管NT7、第八晶体管NT8、第九晶体管NT9、第十晶体管NT10和第二电容C2、第三电容C3。第七晶体管NT7的栅极和漏极共同地连接到第四连接线CL4，第七晶体管NT7的源极通过电容C3连接到第三节点N3。第八晶体管NT8的漏极连接到第四连接线CL4；第八晶体管NT8的栅极通过第二电容C2连接到第四连接线CL4；第八晶体管NT8的源极连接到第三节点N3。第三电容C3包括第八晶体管NT8的栅极和源极。第七晶体管NT7和第八晶体管NT8的栅极通过第四连接线CL4分别接收来自第(n-1)级SRC(n-1)的第二时钟端CK2的第二时钟CKVB。
第九晶体管NT9的栅极连接到第二节点N2；第九晶体管NT9的漏极连接到第七晶体管NT7的源极；第九晶体管NT9的源极连接到电压端V1。第十晶体管NT10的栅极连接到第二节点N2；第十晶体管NT10的漏极连接到第三节点N3；第十晶体管NT10的源极连接到电压端V1。
当第七晶体管NT7、第八晶体管NT8分别由第二时钟CKVB导通然后第一时钟CKV输出到输出端OUT时，第二节点N2上升为第一时钟CKV的高电平。在此时，由于第九晶体管NT9和第十晶体管NT10分别被导通，所以由第七晶体管NT7和第八晶体管NT8输出的电压通过将被导通的第九晶体管NT9和第十晶体管NT10向电压端V1放电。因此，第三节点N3维持低电平(例如关断电压)，从而第五晶体管NT5被截止。
然后，当第n级SRCn的第n栅极输出信号响应第(n+1)级SRCn+1的第(n+1)栅极输出信号来向电压端V1放电时，在第二节点N2上的电压逐渐减小为低电平(例如关断电压)。因此，响应从第七晶体管NT7和第八晶体管NT8输出的电压，第三节点N3上的电压逐渐增大，第九晶体管NT9和第十晶体管NT10被关闭。由于在第三节点N3上的电压逐渐增大，第五晶体管NT5被导通，从而在第二节点N2上的电压向电压端V1快速放电。在此时，当响应由第二时钟端CK2提供的第一时钟CKV来导通第六晶体管NT6时，在第二节点N2上的电压也向电压端V1放电。
其间，第n级SRCn还包括波纹防止部分109和复位部分110。波纹防止部分109包括第十一晶体管NT11和第十二晶体管NT12。第十一晶体管NT11的栅极连接到第四连接线CL4；第十一晶体管NT11的漏极连接到第十二晶体管NT12的源极；第十一晶体管NT11的源极连接到第二节点N2。第十二晶体管NT12的栅极连接到第二时钟端CK2；第十二晶体管NT12的漏极连接到第一输入端IN1；第十二晶体管NT12的源极连接到第十一晶体管NT11的漏极。因此，在第n栅极输出信号对电压端V1放电之后，波纹防止部分109通过第一时钟CK1和第二时钟CK2防止波纹。
复位部分110包括第十三晶体管NT13。第十三晶体管NT13的栅极连接到复位端RE；第十三晶体管NT13的漏极连接到第一节点N1；第十三晶体管NT13的源极连接到电压端V1。当第(n+1)级SRCn+1的第(n+1)栅极输出信号被输出到复位端RE时，第十三晶体管NT13被导通，从而在第一节点N1上的电压对电压端V1放电。因此，通过第(n+1)级SRCn+1的第(n+1)栅极输出信号，使得第n级SRCn的第n栅极输出信号放电为进一步接近电压端V1的电压电平Voff。
第(n+1)级SRC(n+1)基本具有与第n级SRCn相同的构造。然而，在第(n+1)级SRC(n+1)中，上拉部分101的第一晶体管NT1通过第三连接线CL3电连接到第n级SRCn的第二时钟端CK2。因此，第一晶体管NT1的漏极通过第三连接线CL3接收来自第n级SRCn的第一时钟CKV。此外，在第(n+1)级SRC(n+1)的开关部分108中的第七晶体管NT7和第八晶体管NT8通过第三连接线CL3电连接到第n级SRCn的第二时钟端CK2。
图4是图2中栅极驱动器的布局图。图5是沿图4中的线线I-I′和II-II′截取的剖视图。参照图4和图5，栅极驱动器100包括布线部分LS和电路部分CS。布线部分LS包括起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5、第三连接线CL3、第四连接线CL4。起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5、第三连接线CL3、第四连接线CL4由第一金属制成并形成在基板120上的第一层中。此外，布线部分LS包括第一连接线CL1、第二连接线CL2、第六连接线CL6。第一连接线CL1、第二连接线CL2、第六连接线CL6由第二金属制成并形成在基板120上的第二层中。在这个实施例中，例如第一金属可包括铝或铝合金，例如第二金属可包括Cr。
如图5中所示，栅极绝缘层121形成在基板120上并覆盖起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5、第三连接线CL3、第四连接线CL4的整个表面。第一连接线CL1、第二连接线CL2、第六连接线CL6形成在栅极绝缘层121上。钝化层122形成在基板120上并覆盖第一连接线CL1、第二连接线CL2、第六连接线CL6的整个表面。
如图4中所示，在奇数级SRC1、SRC3...SRC(n+1)的每个中，布线部分LS包括第一接触电极C1、第二接触电极C2、第三接触电极C3，电路部分CS包括第四接触电极C4、第五接触电极C5、第六接触电极C6、第七接触电极C7、第八接触电极C8、第九接触电极C9、第十接触电极C10、第十一接触电极C11。第一接触电极C1将关断电压线SL4与第六连接线CL6电连接、第二接触电极C2将第二时钟线SL3与第二连接线CL2电连接；第三接触电极C3将第二连接线CL2与第三连接线CL3电连接。电路部分CS中的第四接触电极C4至第十一接触电极C11将奇数级SRC1、SRC3...SRC(n+1)的每个中的第一晶体管NT1至第十三晶体管NT13彼此连接。在奇数级SRC1、SRC3...SRC(n+1)的每个中，电路部分CS中的接触电极的数量总共为11。
其间，在偶数级SRC2、SRC4...SRCn的每个中，布线部分LS中的第二接触电极C2将第一时钟线SL2与第一连接线CL1电连接，第三接触电极C3将第一连接线CL1与第四连接线CL4电连接。电路部分CS中的第四接触电极C4至第十一接触电极C11与偶数级SRC2、SRC4...SRCn的每个中的第一晶体管NT1至第十三晶体管NT13连接。在偶数级SRC2、SRC4...SRCn的每个中，电路部分CS中的接触电极的数量总共为11。
返回参照图1，在传统的栅极驱动器中，对于每个级，接触电极的数量为12，然而在这个示例性实施例中，栅极驱动器100中，对于每个级，接触电极的数量为11。因此，在每个级中减少一个接触电极可防止由于接触电极的腐蚀而导致栅极驱动器错误地操作。此外，由于用于分别将第一时钟线SL2和第二时钟线SL3与电路部分CS电连接的连接线的数量减少，所以在连接线与第一时钟线SL2和第二时钟线SL3之间的寄生电容Cp可减小，从而减少显示装置的功耗P。
图6是根据另一示例性实施例的栅极驱动器的方框图。在这里，以同样的参考标号来表示与那些在图2中所示的元件相同的元件，并且将省略它们的解释以避免描述的重复。
参照图6，栅极驱动器200包括输出栅极输出信号的电路部分CS1以及将控制信号输送到电路部分CS1的布线部分LS1。电路部分CS1包括彼此连接的第一级SRC1至第(n+1)级SRC(n+1)。这里，n是偶数。
布线部分LS1靠近电路部分CS1形成，并输送来自外部装置(未示出)的控制信号。布线部分LS1包括起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5。布线部分LS1还包括第一连接线CL1、第二连接线CL2、第三连接线CL3、第四连接线GL4。
第一连接线CL1将第一时钟线SL2与奇数级SRC1、SRC3...SRCn+1的每个中的第一时钟端CK1电连接。第二连接线CL2将第二时钟线SL3与偶数级SRC2、SRC4...SRCn的每个中的第二时钟端CK2电连接。第三连接线CL3将偶数级SRC2、SRC4...SRCn的每个与连接到第一连接线CL1的奇数级SRC1、SRC3...SRCn+1的每个电连接。详细地，每个第三连接线CL3将第一连接线CL1与偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2电连接。因此，第一时钟CKV通过第三连接线CL3输入到偶数级SRC2、SRC4...SRCn的每个的第二时钟端CK2。第四连接线CL4将连接到第二连接线CL2的偶数级SRC2、SRC4...SRCn的每个与奇数级SRC1、SRC3...SRCn+1的每个电连接。详细地，每个第四连接线CL4将第二连接线CL2与奇数级SRC1、SRC3...SRCn+1的第二时钟端CK2电连接。因此，第二时钟CKVB通过第四连接线CL4输入到奇数级SRC1、SRC3...SRCn+1的第二时钟端CK2。
其间，布线部分LS1还包括第五连接线CL5。第五连接线CL5将第(n+1)级SRCn+1的第二时钟端CK2与第二时钟线SL3电连接。此外，布线部分LS1包括第六连接线CL6。第六连接线GL6将关断电压Voff输送到第一、第二...第(n+1)级的每个的电压端V1。
图7是图6中第n级和第(n+1)级的电路图。参照图7，第n级SRCn包括将第n级SRCn的第n栅极输出信号上拉至第二时钟CKVB的上拉部分201以及响应第(n+1)级SRCn+1的第(n+1)栅极输出信号来将被上拉的第n级SRCn的第n栅极输出信号下拉的下拉部分202。
上拉部分201包括第一晶体管NT1。第一晶体管NT1的栅极连接到第一节点N1；第一晶体管NT1的漏极连接到第一时钟CK1；第一晶体管NT1的源极连接到输出端OUT。下拉部分202包括第二晶体管NT2。第二晶体管NT2的栅极连接到第二输入端IN2；第二晶体管NT2的漏极连接到输出端OUT；第二晶体管NT2的源极连接到电压端V1。
第n级SRCn还包括上拉驱动部分，该上拉驱动部分响应第(n-1)级SRC(n-1)的第(n-1)栅极输出信号来导通上拉部分201，并且响应第(n+1)级SRC(n+1)的第(n+1)栅极输出信号截止上拉部分201。
上拉驱动部分包括缓冲部分203、充电部分204、第一放电部分205。缓冲部分203包括第三晶体管NT3。第三晶体管NT3的栅极和漏极共同地连接到第一输入端IN1，第三晶体管NT3的源极连接到第一节点N1。充电部分204包括第一电容C1。第一电容C1的第一电极连接到第一节点N1，第一电容C1的第二电极连接到第二节点N2。第一放电部分205包括第四晶体管NT4。第四晶体管NT4的栅极连接到第二输入端IN2；第四晶体管NT4的漏极连接到第一节点N1；第四晶体管NT4的源极连接到电压端V1。
第n级SRCn还包括保持部分206、第二放电部分207、开关部分208。
保持部分206将第n级SRCn的第n栅极输出信号保持为关断电压Voff；第二放电部分207将第n级SRCn的第n栅极输出信号放电到电压端V1；开关部分208控制保持部分206的操作。保持部分206包括第五晶体管NT5。第五晶体管NT5的栅极连接到第三节点N3；第五晶体管NT5的漏极连接到第二节点N2；第五晶体管NT5的源极连接到电压端V1。放电部分207包括第六晶体管NT6。第六晶体管NT6的栅极连接到第三连接线CL3；第六晶体管NT6的漏极连接到第二节点N2；第六晶体管NT6的源极连接到电压端V1。因此，放电部分207的栅极通过第三连接线CL3接收来自第(n+1)级SRC(n+1)的第一时钟CKV。
开关部分208包括第七晶体管NT7、第八晶体管NT8、第九晶体管NT9、第十晶体管NT10、第二电容C2、第三电容C3。第七晶体管NT7的栅极和漏极连接到第一时钟端CK1，第七晶体管NT7的源极通过电容C3连接到第三节点N3。第八晶体管NT8的漏极连接到第一时钟端CK1；第八晶体管NT8的栅极通过第二电容C2连接到第一时钟端CK1；第八晶体管NT8的源极连接到第三节点N3。第三电容C3包括第八晶体管NT8的栅极和源极。第九晶体管NT9的栅极连接到第二节点N2；第九晶体管NT9的漏极连接到第七晶体管NT7的源极；第九晶体管NT9的源极连接到电压端V1。第十晶体管NT10的栅极连接到第二节点N2；第十晶体管NT10的漏极连接到第三节点N3；第十晶体管NT10的源极连接到电压端V1。
其间，第n级SRCn还包括波纹防止部分209和复位部分210。波纹防止部分209包括第十一晶体管NT11和第十二晶体管NT12。第十一晶体管NT11的栅极连接到第一时钟端CK1；第十一晶体管NT11的漏极连接到第十二晶体管NT12的源极；第十一晶体管NT11的源极连接到第二节点N2。第十二晶体管NT12的栅极连接到第三连接线CL3；第十二晶体管NT12的漏极连接到第一输入端IN1；第十二晶体管NT12的源极连接到第十一晶体管NT11的漏极。因此，第十二晶体管NT12的栅极通过第三连接线CL3接收来自第(n+1)级SRC(n+1)的第一时钟CKV。
复位部分210包括第十三晶体管NT13。第十三晶体管NT13的栅极连接到复位端RE；第十三晶体管NT13的漏极连接到第一节点N1；第十三晶体管NT13的源极连接到电压端V1。
第(n+1)级SRC(n+1)基本上具有与第n级SRCn相同的构造。然而，在第(n+1)级SRC(n+1)中，从第(n+1)级SRC(n+1)的第一时钟端CK1输入的第一时钟CKV通过第三连接线CL3被传送到第n级SRCn。详细地，第三连接线CL3电连接到在第二放电部分207中的第六晶体管NT6的栅极和在波纹防止部分209中的第十二晶体管NT12的栅极，从而输送第一时钟CKV。
图8是图6中栅极驱动器的布局图。参照图8，栅极驱动器200包括布线部分LS1和电路部分CS1。布线部分LS1包括起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5、第三连接线CL3、第四连接线CL4。起始信号线SL1、第一时钟线SL2、第二时钟线SL3、关断电压线SL4、复位线SL5、第三连接线CL3、第四连接线CL4由第一金属制成。此外，布线部分LS1包括由第二金属制成的第一连接线CL1、第二连接线CL2、第六连接线CL6。
奇数级SRC1、SRC3...SRC(n+1)的每个中，布线部分LS1具有第一接触电极C1、第二接触电极C2、第三接触电极C3，电路部分CS1具有第四接触电极C4、第五接触电极C5、第六接触电极C6、第七接触电极C7、第八接触电极C8、第九接触电极C9、第十接触电极C10、第十一接触电极C11。
第一接触电极C1将关断电压线SL4与第六连接线CL6电连接，第二接触电极C2将第二时钟线SL3与第二连接线CL2电连接，第三接触电极C3将第二连接线CL2与第四连接线CL4电连接。电路部分CS1中的第四接触电极C4至第十一接触电极C11连接在奇数级SRC1、SRC3...SRCn+1的每个中的第一晶体管NT1至第十三晶体管NT13。在奇数级SRC1、SRC3...SRCn+1的每个中，在电路部分CS1中的接触电极的数量总共为11。
其间，在偶数级SRC2、SRC4...SRCn的每个中，布线部分LS1中的第二接触电极C2将第一时钟线SL2与第一连接线CL1电连接；第三接触电极C3将第一连接线CL1与第三连接线CL3电连接。在电路部分CS1中的第四接触电极C4至第十一接触电极C11连接在偶数级SRC2、SRC4...SRCn的每个中的第一晶体管NT1至第十三晶体管NT13。在偶数级SRC2、SRC4...SRCn的每个中，在电路部分CS1中的接触电极的数量总共为11。
返回参照图1，传统栅极驱动器中的每个级中的接触电极的数量为12，然而在这个示例性实施例中的每个级中的栅极驱动器200的接触电极的数量为11。因此，在每个级中减少一个接触电极可防止由于接触电极的腐蚀而导致栅极驱动器200错误地操作。此外，由于接触电极的数量减少，形成在栅极驱动器200上的第二接触电极C2可形成得更大，从而减少总的接触电阻。因此，这可防止由于接触电极而导致第一时钟CKV、第二时钟CKVB劣化。由于用于将第一时钟线SL2、第二时钟线SL3与电路部分CS1电连接的连接线的数量减少，所以在连接线与第一时钟线SL2和第二时钟线SL3之间的寄生电容Cp可减小，从而减少了显示装置的功耗P。
图9是根据另一示例性实施例的显示装置的平面图。参照图9，显示装置500包括显示面板300，所述显示面板具有第一显示基板310、面对第一显示基板310的第二显示基板320、位于第一显示基板310与第二显示基板320之间的液晶层(未示出)。
第一显示基板310包括显示区DA、与显示区DA相邻的第一外围区PA1和第二外围区PA2。显示装置500的显示区DA包括具有栅极线GL1至CLn和数据线DL1至DLm的象素区，所述栅极线GL1至GLn在第一方向D1上延伸，所述数据线DL1至DLm在垂直于第一方向D1的第二方向D2上延伸并与栅极线GL1至GLn相交。
每个象素区包括薄膜晶体管110(以下称作“TFT”)和连接到TFT的液晶电容器Clc。TFT的栅极连接到相应的栅极线；TFT的源极连接到相应的数据线；TFT的漏极连接到液晶电容Clc。
第一外围区PA1与栅极线GL1至GLn的一端相邻；第二外围区PA2与数据线DL1至DLm的一端相邻。第一外围区PA1包括将栅极输出信号输出到栅极线GL1至GLn的栅极驱动器100。第二外围区PA2包括将数据信号输出到数据线DL1至DLm的数据驱动器370。将外部装置(未示出)与显示装置300电连接的柔性印刷电路板400(以下称作“FPC”)被固定到第二外围区PA2的一端。FPC400电连接到数据驱动器370。栅极驱动器100通过数据驱动器370连接到FPC400或直接连接到FPC400。
在上述公开的示例性实施例中，在每个级中减少一个接触电极可防止由于接触电极的腐蚀而导致栅极驱动器200错误地操作。此外，由于连接线的数量减少，在连接线和时钟线之间的寄生电容Cp可减小，从而降低显示装置的功耗P。
已经描述了本发明的实施例及其优点，应该指出的是，在不脱离如权利要求所限定的本发明的权利要求的精神和范围内的情况下，可做各种改变、替代和变更。
本申请基于2004年9月18日在韩国知识产权局提交的第2004-0074797号韩国专利申请的优先权，该申请完全公开于此以资参考。
权利要求
1.一种驱动单元，包括电路部分，所述电路部分包括多个级，所述多个级根据第一时钟和第二时钟的至少一个来产生输出信号；布线部分，所述布线部分将控制信号输送到所述电路部分，所述布线部分包括第一时钟线和第二时钟线，所述第一时钟线和第二时钟线分别输送第一时钟和第二时钟；第一连接线，所述第一连接线将所述第一时钟线与第一隔级连接；第二连接线，所述第二连接线将所述第二时钟线与不同于所述第一隔级的第二隔级连接；第三连接线，所述第三连接线将所述第一连接线与所述多个级连接；第四连接线，所述第四连接线将所述第二连接线与所述多个级连接。
2.如权利要求1所述的驱动单元，其中，所述第一连接线将所述第一时钟线与所述多个级中的偶数级连接，所述第二连接线将所述第二时钟线与所述多个级中的奇数级连接。
3.如权利要求2所述的驱动单元，其中，所述第三连接线将所述第一时钟连接线与所述奇数级连接，所述第四连接线将所述第二时钟连接线与所述偶数级连接。
4.如权利要求3所述的驱动单元，其中，所述布线部分还包括第五连接线，所述第五连接线将所述第一时钟线与第一级的第一时钟端连接。
5.如权利要求4所述的驱动单元，其中，所述布线部分还包括复位线和第六连接线，所述复位线将最后级的输出信号输送到所述偶数级或奇数级的复位端，所述第六连接线将关断电压输送到所述级的电压端。
6.如权利要求5所述的驱动单元，其中，所述布线部分还包括起始信号线，所述起始信号线将垂直同步起始信号输送到第一级和所述最后级。
7.如权利要求6所述的驱动单元，其中，所述奇数级包括第一驱动部分和第一放电部分，所述驱动部分根据所述第一时钟产生输出信号，所述第一放电部分根据所述第二时钟将输出信号放电；所述偶数级包括第二驱动部分和第二放电部分，所述第二驱动部分根据所述第二时钟产生输出信号，所述第二放电部分根据所述第一时钟将输出信号放电。
8.如权利要求7所述的驱动单元，其中，所述第一驱动部分电连接到在前的所述第二放电部分并通过所述第三连接线接收所述第一时钟；所述第二驱动部分电连接到所述前一级的所述第一放电部分并通过所述第四连接线接收所述第二时钟。
9.如权利要求8所述的驱动单元，其中，所述第一驱动部分包括上拉部分，所述上拉部分通过所述第三连接线接收所述第一时钟并且将当前级的输出信号转换为所述第一时钟；下拉部分，所述下拉部分根据在后的级的在后输出信号将所述当前级的所述输出信号放电为关断电压；上拉驱动部分，所述上拉驱动部分根据所述在前级来导通所述上拉部分并且根据所述在后级的所述在后输出信号来截止所述下拉部分；保持部分，所述保持部分保持所述当前级的所述输出信号；开关部分，所述开关部分控制所述保持部分。
10.如权利要求1所述的驱动单元，其中，所述第一连接线将所述第一时钟线与所述多个级中的奇数级连接，所述第二连接线将所述第二时钟与所述多个级中的偶数级连接。
11.如权利要求10所述的驱动单元，其中，所述第三连接线将所述第一时钟连接线与所述偶数级连接，所述第四连接线将所述第二时钟连接线与所述奇数级连接。
12.如权利要求11所述的驱动单元，其中，所述布线部分还包括起始信号线，所述起始信号线将垂直同步起始信号输送到所述多个级的最后级。
13.如权利要求12所述的驱动单元，其中，所述布线部分还包括第五连接线，所述第五连接线将所述第一时钟输送到所述最后级的第二时钟端。
14.如权利要求13所述的驱动单元，其中，所述布线部分还包括复位线和第六连接线，所述复位线将所述最后级的输出信号输送到所述偶数级或奇数级的复位端，所述第六连接线将关断电压输送到所述级电压端。
15.如权利要求14所述的驱动单元，其中，所述布线部分还包括起始信号线，所述起始信号线将垂直同步起始信号输送到所述最后级。
16.如权利要求1所述的驱动单元，其中，所述第一线和第二线、所述第三连接线和所述第四连接线形成在第一层上，所述第一连接线和所述第二连接线形成在第二层上。
17.如权利要求16所述的驱动单元，还包括第一接触电极和第二接触电极，所述第一接触电极将所述第一时钟线与所述第一连接线电连接，所述第二接触电极将所述第二时钟线与所述第二连接线电连接。
18.如权利要求16所述的驱动单元，还包括第三接触电极和第四接触电极，所述第三接触电极将所述第三连接线与所述第一连接线电连接，所述第四接触电极将所述第四连接线与所述第二连接线电连接。
19.一种显示装置，包括显示面板，所述显示面板响应栅极信号和数据信号来显示图像；数据驱动部分，所述数据驱动部分将所述数据信号提供给所述显示面板；栅极驱动部分，所述栅极驱动部分将所述栅极信号提供给所述显示面板并且包括电路部分，所述电路部分包括多个级，所述多个级根据第一时钟和第二时钟的至少一个来产生输出信号；布线部分，所述布线部分将控制信号输送到所述电路部分，所述布线部分包括第一时钟线和第二时钟线，所述第一时钟线和第二时钟线输送所述第一时钟和第二时钟；第一连接线，所述第一连接线将所述第一时钟线与第一隔级连接；第二连接线，所述第二连接线将所述第二时钟线与不同于所述第一隔级的第二隔级连接；第三连接线，所述第三连接线将所述第一连接线与所述多个级连接；第四连接线，所述第四连接线将所述第二连接线与所述多个级连接。
20.如权利要求19所述的显示装置，其中，所述栅极驱动部分形成在所述显示面板上。
21.如权利要求19所述从显示装置，其中，所述显示装置包括第一显示基板，所述第一显示基板包括所述栅极驱动部分、栅极线、数据线；第二显示基板，所述第二显示基板与所述第一显示基板相对；液晶层，所述液晶层位于所述第一基板和所述第二基板之间。
全文摘要
一种栅极驱动器包括多级。每级具有电路部分和布线部分。布线部分将第一时钟信号和第二时钟信号输送到电路部分。此外，布线部分包括接收第一时钟信号、第二时钟信号的第一时钟线、第二时钟线，第一连接线将第一时钟线与第一隔级电连接，第二连接线将第二时钟线与奇数级电连接。此外，布线部分包括将第一连接线与第二隔级电连接的第三连接线，以及将第二连接线与偶数级电连接的第四连接线。这种构造可防止栅极驱动器错误地操作并可减少栅极驱动器的功耗。
文档编号G09G3/20GK1750073SQ2005101033
公开日2006年3月22日 申请日期2005年9月16日 优先权日2004年9月18日
发明者朴幸源, 文胜焕, 姜南洙, 文盛载, 金圣万, 李成荣, 李龙淳 申请人:三星电子株式会社