专利名称：驱动控制装置的制作方法
技术领域：
本发明涉及在PDP(等离子显示器)、LCD(液晶显示器)等显示板中控制多个数据驱动器的驱动控制装置。
背景技术：
近年来，PDP、LCD等显示板广泛普及，其大屏幕化和高清晰化正加速发展。这些显示板在水平方向和垂直方向具有几百条至几千条的信号线，通过由对应的多个数据驱动器和扫描驱动器驱动这些信号线，实现了面板显示。
通常，串联连接多个数据驱动器构成数据驱动模块，这些模块由对应的驱动控制装置进行驱动控制。通过串联连接压缩了并行驱动的信号的个数，但在高清晰的显示板中，驱动控制装置仍需要驱动几十个至一百个以上的信号。此外，随着显示板的大屏幕化，驱动控制装置和数据驱动模块之间的负载电容逐渐增大，对驱动控制装置就要求有较高的输出驱动能力。
但是，当以较高的输出驱动能力驱动多达一百个以上的信号时，在这些信号线依据显示数据在相同方向同时发生变化的情况下，在驱动控制装置的输出缓冲器中流过极大的瞬时电流，因而提供给驱动控制装置的电源电压和接地电压产生很大变动，对驱动控制装置本身和周边装置带来恶劣的噪声影响。
因此，根据某现有技术，按每个输出位插入延迟电路以使输出数据的变化时刻逐个地错开，使输出缓冲器中瞬间流过的瞬时电流的峰值时刻错开，由此减小由装置内部的电源电压和接地电压的变动引起的噪声(参照专利文献1)。
专利文献1日本特开2003-8424号公报
发明内容
然而，随着显示板的大屏幕化，驱动控制装置和数据驱动模块之间的负载电容增大，信号线时滞(skew)随之增加，另一方面，随着高性能化，动作频率逐渐提高，很难满足数据驱动模块的AC时序。
但是，在上述现有技术中，利用多个延迟电路错开了数据变化的时刻，因此，因为周围温度、电压变动等条件很难实现高精度的相位控制。另外，还存在不具有调整AC时序的机构的缺点。
本发明是为解决上述问题而完成的，其目的在于提供一种能够减小伴随输出同时变化的由电源电压变动引起的噪声、并且在随着显示板的大型化而使数据驱动模块间的传送时滞增大的情况下也能使AC时序最佳化的驱动控制装置。
为达到上述目的，本发明，在与被连接的数据驱动模块的个数相等的驱动数据输出用时钟信号选择部和驱动数据控制部中，调整以数据驱动模块为单位的驱动数据的相位，另一方面，在驱动时钟信号输出用时钟信号选择部和驱动时钟信号控制部中，通过调整各驱动时钟信号的相位，使对应的数据驱动模块间的输出变化分散，并且将数据驱动模块间的传送时滞作为各驱动数据控制部的相位差，选择驱动数据输出用时钟信号，由此使所有数据驱动模块中的AC时序最佳化。
根据本发明，通过对各数据驱动模块的驱动数据和驱动时钟信号的输出时序独立地进行相位调整，使驱动数据的变化时刻分散，减小噪声的产生，并且，即使存在传送时滞也能使AC时序最佳化。
图1是表示具有本发明的驱动控制装置的显示系统的结构的框图。
图2是表示本发明的实施方式的驱动控制装置的结构的框图。
图3是表示本发明的实施方式的驱动控制装置中的驱动数据控制部的结构的框图。
图4是表示本发明的实施方式的驱动控制装置中的驱动时钟信号控制部的结构的框图。
图5是本发明的实施方式的驱动控制装置中的时钟信号生成部的时序图。
图6是本发明的实施方式的驱动控制装置中的驱动数据控制部的时序图。
图7是本发明的实施方式的驱动控制装置中的驱动时钟信号控制部的时序图。
图8是表示本发明的实施方式的第1变形例的驱动控制装置的结构的框图。
图9是表示本发明的实施方式的第1变形例的驱动控制装置中的驱动时钟信号控制部的结构的框图。
图10是本发明的实施方式的第1变形例的驱动控制装置中的驱动时钟控制部的时序图。
图11是表示本发明的实施方式的第2变形例的驱动控制装置的结构的框图。
图12是表示本发明的实施方式的第2变形例的驱动控制装置中的驱动数据控制部的结构的框图。
图13是表示本发明的实施方式的第3变形例的驱动控制装置的结构的框图。
图14是表示本发明的实施方式的第3变形例的驱动控制装置中的驱动数据控制部的结构的框图。
图15是表示本发明的实施方式的第4变形例的驱动控制装置的结构的框图。
具体实施例方式
图1是具有本发明的驱动控制装置的显示系统的一例。图1的显示系统包括多个数据驱动模块6011～601n(n为2以上的整数)和扫描驱动器602，驱动控制装置600对各数据驱动模块6011～601n输出驱动数据、驱动时钟信号以及其他控制信号，进行显示板603的驱动。另外，数据驱动模块6011～601n构成了如G6011～G601m所示那样的以相同驱动时钟信号驱动的任意的组合m组(m为1以上的整数)。
以下，根据图2～图4说明关于本发明的实施方式的驱动控制装置600的详细内容。
图2示出本发明的实施方式的驱动控制装置600。在图2中，100是信号处理部，处理被输入的视频信号，变换成驱动上述n个数据驱动模块6011～601n的各个k(k为2以上的整数)位的数据信号s100a1～s100an，并且输出指示驱动数据的有效期间的输出使能信号s100b。
101是时钟信号生成部，生成驱动控制装置600的系统时钟信号s101，并且将该系统时钟信号s101作为基准相位，生成多个不同相位的时钟信号s1011～s101i(i为2以上的整数)。这些多个不同相位的时钟信号，例如可以用PLL或DLL生成。
102是驱动数据输出用时钟信号选择部，与上述n个数据驱动模块6011～601n对应地具有n个，各驱动数据输出用时钟信号选择部1021～102n，各自根据来自后述的寄存器控制部106的选择信号s106a1～s106an从由上述时钟信号生成部101生成的多个不同相位的时钟信号s1011～s101i中选择任意一个，输出驱动数据输出用时钟信号s1021～s102n。
103是驱动时钟信号输出用时钟信号选择部，与上述n个数据驱动模块6011～601n的组合m组即G6011～G601m对应地具有m个，各驱动时钟信号输出用时钟信号选择部1031～103m，根据来自寄存器控制部106的选择信号s106b1～s106bm从由上述时钟信号生成部101生成的多个不同相位的时钟信号s1011～s101i中选择任意一个，输出驱动时钟信号输出用时钟信号s1031～s103m。
104是驱动数据控制部，与上述n个数据驱动模块6011～601n对应地具有n个，各驱动数据控制部1041～104n，各自利用来自上述驱动数据输出用时钟信号选择部1021～102n的上述驱动数据输出用时钟信号s1021～s102n锁存来自上述信号处理部100的上述数据信号s100a1～s100an，在根据来自寄存器控制部106的选择信号s106c1～s106cn选择了上述数据信号s100a1～s100an和锁存信号的任一个后，根据来自寄存器控制部106的选择信号s106e1～s106en确定驱动能力，作为驱动数据s1041～s104n从输出端口输出到对应的数据驱动模块6011～601n。
105是驱动时钟信号控制部，与上述n个数据驱动模块6011～601n的组合m组即G6011～G601m对应地具有m个，各驱动时钟信号控制部1051～105m，在来自上述信号处理部100的输出使能信号s100b指示有效状态的期间，在根据来自寄存器控制部106的选择信号s106f1～s106fm确定了驱动能力之后，根据来自寄存器控制部106的选择信号s106d1～s106dm将与上述系统时钟信号s101和上述驱动时钟信号输出用时钟信号s1031～s103m的任意一个同步的驱动时钟信号s1051～s105m从输出端口输出到对应的数据驱动模块的组合G6011～G601m。
106是寄存器控制部，根据从外部端口106i的输入(例如依照I2C标准的串行输入)，输出上述的各种选择信号s106a1～s106an、s106b1～s106bm、s106c1～s106cn、s106d1～s106dm、s106e1～s106en、s106f1～s106fm。
此处，根据图3详细说明一个驱动数据控制部104n。104na是数据锁存部，由上述驱动数据输出用时钟信号s102n锁存上述数据信号s100an，输出锁存数据。
104nb是输出数据选择部，根据上述选择信号s106cn选择上述数据信号s100an和上述锁存数据的任一个，输出选择数据。
104nc是驱动数据驱动控制部，根据上述选择信号s106en确定上述选择数据的驱动能力，作为驱动数据s104n从输出端口输出到对应的数据驱动模块601n。
另外，根据图4详细说明一个驱动时钟信号控制部105m。105ma是基本(base)时钟信号选择部，根据上述选择信号s106dm选择上述系统时钟信号s101和上述驱动时钟信号输出用时钟信号s103m的任一个，输出基本时钟信号。
105mb是驱动时钟信号生成部，在上述输出使能信号s100b指示有效状态的期间(例如H期间)，与上述基本时钟信号的正沿或负沿同步地输出预驱动时钟信号。当然，与正沿和负沿的哪一个同步，可以预先确定，也可以由寄存器控制部106确定。
105mc是驱动时钟信号驱动控制部，根据上述选择信号s106fm确定上述预驱动时钟信号的驱动能力，作为驱动时钟信号s105m从输出端口输出到对应的数据驱动模块的组合G601m。
以下，根据图5～图7说明关于上述驱动控制装置600的动作的详细内容。
图5是上述时钟信号生成部101的时序图。系统时钟信号s101，例如使用PLL生成，同时，通过利用上述PLL的进行了相位控制的多级延迟线的各级的相位延迟，能够根据延迟线的级数得到多个不同相位的时钟信号s1011～s101i。另外，使用DLL也同样能够根据延迟线的级数生成多个不同相位的时钟信号。这时，将系统时钟信号s101的相位取为0度，时钟信号s1011的最小相位差dly1至少取为可进行从系统时钟信号s101到时钟信号s1011的数据传送的相位以上，最大相位差dlyi取为小于360度、即小于系统时钟信号s101的一周期。进而，通过使用PLL产生系统时钟信号s101的j倍(j为2以上的偶数)的时钟信号，也能够得到2j个不同相位的时钟信号。这样，通过使用进行了相位控制的时钟信号，可以实现不受周围温度、电压变动等条件的影响的高精度的相位差。
图6是上述驱动数据控制部104的时序图。由各个驱动数据输出用时钟信号s1021～s102n锁存与上述系统时钟信号s101同步的数据信号s100a1～s100an。例如，在图6中，示出了从来自上述的时钟信号生成部101的多个不同相位的时钟信号中，上述时钟信号s1021选择了与上述系统时钟信号s101的相位差为dly2的时钟信号，上述时钟信号s102n选择了与上述系统时钟信号s101的相位差为dly3的时钟信号的情况。
在驱动数据控制部1041中，驱动由上述驱动数据输出用时钟信号s1021锁存后的数据，输出驱动数据s1041，在驱动数据控制部104n中，驱动由上述驱动数据输出用时钟信号s102n锁存后的数据，输出驱动数据s104n。由此，通过使数据驱动模块间具有相位差地输出驱动数据，可以使驱动数据的变化时刻分散，减小由瞬时电流引起的电源电压或接地电压的噪声。另外，可以任意地设定各驱动数据的驱动能力，由此也可以根据驱动数据输出端口的负载电容使驱动能力最佳化，使信号质量提高，减少不需要的电流消耗。
在各驱动数据控制部1041～104n中，代替已锁存的数据，也可以选择与上述系统时钟信号s101同步的数据信号s100a1～s100an。
图7是上述驱动时钟信号控制部105的时序图。在上述输出使能信号s100b指示有效状态的期间(此处为H期间)，输出与驱动时钟信号输出用时钟信号s1031～s103m的负沿同步的驱动时钟信号s1051～s105m。例如，在图7中，示出了从来自上述的时钟信号生成部101的多个不同相位的时钟信号中，上述驱动时钟信号输出用时钟信号s1031选择了与上述系统时钟信号s101的相位差为dly2的时钟信号，上述驱动时钟信号输出用时钟信号s103m选择了与上述系统时钟信号s101的相位差为dly3的时钟信号的情况。
在上述驱动时钟信号控制部1051中，输出与驱动时钟信号输出用时钟信号s1031的负沿同步的驱动时钟信号s1051，在上述驱动时钟信号控制部105m中，输出与驱动时钟信号输出用时钟信号s103m的负沿同步的驱动时钟信号s105m。这时，上述驱动时钟信号s1051对应于驱动数据s1041、s1042，上述驱动时钟信号s105m对应于驱动数据s104(n-1)、s104n。这样，驱动时钟信号能够对应于任意的多个驱动数据，因此能够以少数的驱动时钟信号对数据驱动模块6011～601n进行驱动。另外，即使在数据驱动模块间的传送时滞大的情况下，也能够通过对时滞彼此接近的数据驱动模块进行组合，在各数据驱动模块的组合G6011～G601m之间附加相位差地输出驱动时钟信号，由此既能够减小噪声又能使AC时序最佳化。此外，通过可以任意地设定驱动时钟信号的输出驱动能力，能够根据驱动时钟信号输出端口的负载电容使驱动能力最佳化，使信号质量提高，即使在驱动多个数据驱动模块的情况下，也能够用少数的部件数来实现驱动而不在外部附加驱动缓冲器等。
在各驱动时钟信号控制部1051～105m中，当然能够输出与各驱动时钟信号输出用时钟信号s1031～s103m的正沿同步的驱动时钟信号。
如上所述，按照本发明的实施方式的驱动控制装置600，可以对多个数据驱动模块6011～601n的驱动数据和驱动时钟信号的输出时序各自独立地进行高精度的相位调整。其结果是，能够使驱动数据的变化时刻分散，减小噪声的产生，并且，即使在传送时滞大的情况下，也能利用驱动数据和驱动时钟信号的组合使AC时序最佳化。
<第1变形例>
以下，根据图8和图9说明上述实施方式的第1变形例。在本变形例中，驱动时钟信号控制部205生成差动驱动时钟信号。
即，在图8中，205是驱动时钟信号控制部，与上述n个数据驱动模块6011～601n的组合m组、即G6011～G601m对应地具有m个，各驱动时钟信号控制部2051～205m，在来自上述信号处理部100的输出使能信号s100b指示有效状态的期间，在根据来自寄存器控制部106的选择信号s106f1～s106fm确定了驱动能力之后，根据来自寄存器控制部106的选择信号s106d1～s106dm将上述系统时钟信号s101的1/2频率的差动驱动时钟信号s2051p～s205mp和s2051n～s205mn与上述系统时钟信号s101和上述驱动时钟信号输出用时钟信号s1031～s103m的任一个同步地从输出端口输出到对应的数据驱动模块的组合G6011～G601m。
此处，根据图9说明一个驱动控制部205m。205md是差动时钟信号生成部，在上述输出使能信号s100b指示有效状态的期间(例如H期间)，与上述基本时钟信号的正沿或负沿同步地输出差动预驱动时钟信号。当然，与正沿和负沿的哪一个同步，可以预先确定，也可以由寄存器控制部106确定。
205mc是驱动时钟信号驱动控制部，根据上述选择信号s106fm确定上述差动预驱动时钟信号的驱动能力，作为差动驱动时钟信号s205mp和s205mn，从输出端口输出到对应的数据驱动模块的组合G601m。
图10是上述驱动时钟信号控制部205的时序图。在上述输出使能信号s100b指示有效状态的期间(此处为H期间)，输出与驱动时钟信号输出用时钟信号s1031～s103m的负沿同步的差动驱动时钟信号s2051p～s205mp和s2051n～s205mn。例如，在图10中，示出了从来自上述的时钟信号生成部101的多个不同相位的时钟信号中，上述时钟信号s103m选择了与上述系统时钟信号s101的相位差为dly3的时钟信号的情况。
在上述驱动时钟信号控制部205m中，输出与驱动时钟信号输出用时钟信号s103m的负沿同步的1/2频率的差动驱动时钟信号s205mp和s205mn。这时，差动驱动时钟信号s205mp和s205mn对应于驱动数据s104(n-1)、s104n。这样，由于驱动时钟信号为1/2频率的差动驱动时钟信号，因此，可以很容易地进行AC时序的调整。
在各驱动时钟信号控制部2051～205m中，当然能够输出与各驱动时钟信号输出用时钟信号s1031～s103m的正沿同步的驱动时钟信号。
<第2变形例>
以下，根据图11和图12说明上述实施方式的第2变形例。在本变形例中，示出由分别具有k个的驱动数据输出用时钟信号选择部3021～302n、和独立地控制k位的数据信号的驱动数据控制部3041～304n构成时的变形例。
即，在图11中，302是驱动数据输出用时钟信号选择部，与n个k位的数据驱动模块6011～601n对应地具有k×n个，各驱动数据输出用时钟信号选择部3021～302n，根据来自寄存器控制部306的选择信号s306a1～s306an，按每一位从由上述时钟信号生成部101生成的多个不同相位的时钟信号s1011～s101i中选择任一个，分别输出k个驱动数据输出用时钟信号s3021～s302n。
304是驱动数据控制部，与上述n个数据驱动模块6011～601n对应地具有n个，各驱动数据控制部3041～304n，利用来自上述驱动数据输出用时钟信号选择部3021～302n的各为k个的驱动数据输出用时钟信号s3021～s302n，按每一位锁存来自上述信号处理部100的各k位的数据信号s100a1～s100an，在根据来自寄存器控制部306的选择信号s306c1～s306cn按每一位选择了上述数据信号s100a1～s100an和锁存信号的任一个后，根据来自寄存器控制部306的选择信号s306e1～s306en按每一位确定驱动能力，作为各自k位的驱动数据s3041～s304n从输出端口输出到对应的数据驱动模块6011～601n。
此处，根据图12说明一个驱动数据控制部304n。304na是k位的数据锁存部，由上述k个的驱动数据输出用时钟信号s302n分别锁存上述数据信号s100an，输出k位的锁存数据。
304nb是输出数据选择部，根据上述选择信号s306cn按每一位选择上述数据信号s100an和上述锁存数据的任一个，输出选择数据。
304nc是驱动数据驱动控制部，根据上述选择信号s306en按每一位确定上述选择数据的驱动能力，作为k位的驱动数据s304n从输出端口输出到对应的数据驱动模块601n。
因此，在本变形例中，可以进行数据驱动模块内的各位的相位控制和驱动能力控制，能够提高减小噪声的效果。
<第3变形例>
以下，根据图13和图14说明上述实施方式的第3变形例。在本变形例中，示出由对k位的数据信号独立地进行延迟控制的驱动数据控制部4041～404n构成时的变形例。
即，在图13中，401是时钟信号生成部，生成系统时钟信号s101和将该系统时钟信号s101作为基准相位的多个不同相位的时钟信号s1011～s101i(i为2以上的整数)，并且输出相位信息s401a1～s401an。相位信息，为DLL的延迟线的偏置电压等。
404是驱动数据控制部，与上述n个数据驱动模块6011～601n对应地具有n个，各驱动数据控制部4041～404n，利用来自上述驱动数据输出用时钟信号选择部1021～102n的驱动数据输出用时钟信号s1021～s102n锁存来自上述信号处理部100的k位的数据信号s100a1～s100an，根据来自寄存器控制部406的选择信号s106c1～s106cn选择上述数据信号s100a1～s100an和锁存信号的任一个，在根据来自寄存器控制部406的控制信号s406g1～s406gn按每一位进行了延迟控制后，根据来自寄存器控制部406的选择信号s306e1～s306en按每一位确定驱动能力，作为k位的驱动数据s4041～s404n从输出端口输出到对应的数据驱动模块6011～601n。
此处，根据图14说明一个驱动数据控制部404n。404nc是k位的数据延迟控制部，根据上述控制信号s406gn对上述选择数据的各位进行延迟控制，输出延迟数据。此处，各位的延迟，可以利用相位信息s401an生成。
304nc是驱动数据驱动控制部，根据上述选择信号s306en按每一位确定上述延迟数据的驱动能力，作为k位的驱动数据s404n，从输出端口输出到对应的数据驱动模块601n。
因此，在本变形例中，在锁存后进行数据驱动模块内的各位的相位控制，因此能够进行更宽范围的相位控制，能够由输出数据选择部实施粗调整、由数据延迟控制部实施微调整。
<第4变形例>
以下，根据图15说明上述实施方式的第4变形例。在本变形例中，示出具有了测试数据控制部507时的结构。
即，在图15中，507是测试数据控制部，根据来自寄存器控制部506的控制信号s506t，生成并输出任意的测试数据。这时，对与各数据驱动模块6011～601n对应的数据信号，可以选择并输出数据信号和测试数据信号的任一个。
因此，在本变形例中，能够生成任意的测试数据信号而与数据信号无关，因此能够很容易地设定AC时序评价的条件。另外，在一部分显示板中可以通过固定不使用的驱动数据输出，进一步减小噪声。
如上所述，本发明，通过对各数据驱动模块的驱动数据和驱动时钟信号的输出时刻进行独立的相位调整，由此可使驱动数据的变化时刻分散，减小噪声的产生，并且，即使存在传送时滞，也能使AC时序最佳化，因此，作为在PDP、LCD等显示板中控制数据驱动模块的驱动控制装置应用。
权利要求
1.一种驱动控制装置，用于控制包含多个数据驱动模块的显示板的上述数据驱动模块，该驱动控制装置的特征在于，包括时钟信号生成部，输出提供给信号处理部的系统时钟信号和多个不同相位的时钟信号；驱动数据输出用时钟信号选择部，从来自上述时钟信号生成部的上述多个不同相位的时钟信号中选择任一个，输出驱动数据输出用时钟信号；驱动时钟信号输出用时钟信号选择部，从来自上述时钟信号生成部的上述多个不同相位的时钟信号中选择任一个，输出驱动时钟信号输出用时钟信号；驱动数据控制部，选择来自上述信号处理部的数据信号和由上述驱动数据输出用时钟信号锁存了上述数据信号的锁存数据的任一个，作为驱动数据输出到对应的上述数据驱动模块；驱动时钟信号控制部，在来自上述信号处理部的输出使能信号指示有效状态的期间，与上述系统时钟信号和上述驱动时钟信号输出用时钟信号的任一个同步地输出驱动时钟信号；以及寄存器控制部，控制用于选择上述驱动数据输出用时钟信号的驱动数据输出用时钟信号选择信号、和用于选择上述驱动时钟信号输出用时钟信号的驱动时钟信号输出用时钟信号选择信号。
2.根据权利要求1所述的驱动控制装置，其特征在于上述时钟信号生成部，将上述系统时钟信号作为基准相位，在一个时钟周期内利用固定延迟生成多个不同相位的时钟信号。
3.根据权利要求1所述的驱动控制装置，其特征在于上述驱动数据控制部，包括数据锁存部，由上述驱动数据输出用时钟信号锁存上述数据信号；输出数据选择部，选择上述数据信号和上述数据锁存部的输出信号的任一个，输出选择数据信号；以及驱动数据驱动控制部，控制上述选择数据信号的输出驱动能力，输出上述驱动数据。
4.根据权利要求3所述的驱动控制装置，其特征在于上述驱动数据驱动控制部，从多个不同的驱动能力中选择任一个，控制上述选择数据信号的输出驱动能力。
5.根据权利要求1所述的驱动控制装置，其特征在于上述驱动时钟信号控制部，包括基本时钟信号选择部，选择上述系统时钟信号和上述驱动时钟信号输出用时钟信号的任一个，输出基本驱动时钟信号；驱动时钟信号生成部，在上述输出使能信号指示有效状态的期间，与上述基本驱动时钟信号的正沿或负沿同步地生成驱动时钟信号；以及驱动时钟信号驱动控制部，控制上述驱动时钟信号的输出驱动能力。
6.根据权利要求5所述的驱动控制装置，其特征在于上述驱动时钟信号驱动控制部，从多个不同的驱动能力中选择任一个，控制上述驱动时钟信号的输出驱动能力。
7.根据权利要求5所述的驱动控制装置，其特征在于上述驱动时钟信号控制部，代替上述驱动时钟信号生成部，具有差动时钟信号生成部，在上述输出使能信号指示有效状态的期间，与上述基本驱动时钟信号的正沿或负沿同步地生成上述基本驱动时钟信号的1/2频率的差动驱动时钟信号。
8.根据权利要求1所述的驱动控制装置，其特征在于被连接的上述数据驱动模块为n个以下，上述驱动数据控制部具有n个，其中，n为2以上的整数。
9.根据权利要求1所述的驱动控制装置，其特征在于被连接的上述数据驱动模块为n个以下，上述驱动时钟信号控制部具有任意的上述数据驱动模块的组合的m个，其中，n为2以上的整数，m为1以上n以下的整数。
10.根据权利要求8所述的驱动控制装置，其特征在于上述驱动数据输出用时钟信号选择部，与上述驱动数据控制部对应地具有n个。
11.根据权利要求9所述的驱动控制装置，其特征在于上述驱动时钟信号输出用时钟信号选择部，与上述驱动时钟信号控制部对应地具有m个。
12.根据权利要求1所述的驱动控制装置，其特征在于每一个上述数据驱动模块的上述驱动数据为k位，其中，k为2以上的整数，上述驱动数据输出用时钟信号选择部，每一个上述驱动数据控制部根据需要具有l～k个，上述驱动数据控制部，具有与上述驱动数据输出用时钟信号选择部对应的数据锁存部。
13.根据权利要求1所述的驱动控制装置，其特征在于每一个上述数据驱动模块的上述驱动数据为k位，其中，k为2以上的整数，上述驱动数据输出用时钟信号选择部，每一个上述驱动数据控制部具有一个，上述驱动数据控制部，具有能够使k位的选择数据信号按每1位地独立地进行延迟的数据延迟控制部。
14.根据权利要求13所述的驱动控制装置，其特征在于上述数据延迟控制部，以多个延迟量使上述选择数据信号延迟，生成多个延迟数据，选择其中任一个进行输出。
15.根据权利要求14所述的驱动控制装置，其特征在于上述数据延迟控制部，根据上述时钟信号生成部的相位信息确定上述延迟量。
16.根据权利要求1所述的驱动控制装置，其特征在于还具有测试数据控制部，从外部经由上述寄存器控制部生成任意的测试数据信号，选择从上述信号处理部输出的上述数据信号和上述测试数据信号的任一个，提供给上述驱动数据控制部。
17.根据权利要求16所述的驱动控制装置，其特征在于上述测试数据控制部，以上述数据驱动模块为单位选择上述数据信号和上述测试数据信号的任一个。
全文摘要
本发明提供一种在PDP、LCD等显示板中控制多个数据驱动模块时可以减小随着驱动数据的输出同时变化的由电源电压变动所产生的噪声，并且即使随着显示板的大型化而使数据驱动模块间的传送时滞增大时也能使AC时序最佳化的驱动控制装置。在与所连接的数据驱动模块个数相等的驱动数据输出用时钟信号选择部(102)和驱动数据控制部(104)中，调整以数据驱动模块为单位的驱动数据的相位，另一方面，在驱动时钟信号输出用时钟信号选择部(103)和驱动时钟信号控制部(105)中，调整各驱动时钟信号的相位。
文档编号G09G3/28GK101079229SQ200710004389
公开日2007年11月28日 申请日期2007年1月24日 优先权日2006年5月25日
发明者岸本义浩, 山下武, 柿沼宽之, 田上将之, 武内辉明 申请人:松下电器产业株式会社