移位寄存器、栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术：

随着显示技术的飞速发展，显示器呈现出了高集成度和低成本的发展趋势。其中，goa(gatedriveronarray，阵列基板行驱动)技术将tft(thinfilmtransistor，薄膜晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(ic，integratedcircuit)的绑定(bonding)区域以及扇出(fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的bonding工艺，从而提高了产能和良率。

栅极驱动电路也一般有级联的多个移位寄存器组成，在帧触发信号的控制下，各级移位寄存器依次输出扫描信号。但是在刷新频率可以切换的显示面板中，在显示刷新频率切换后的第一帧图像时，帧触发信号很容易出现异常即一帧时间内出现至少两个有效脉冲，从而使移位寄存器的上拉节点的电位一直为高电位，使移位寄存器中部分开关晶体管由于长时间处于导通状态而失灵，从而导致显示面板报废。

技术实现要素：

有鉴于此，本发明实施例提供一种移位寄存器、栅极驱动电路及显示装置，用以解决现有的移位寄存器输出不良的问题。

因此，本发明实施例提供了一种移位寄存器，包括：输入模块、复位模块、第一控制模块、第一输出模块和第一降噪模块；其中，

所述输入模块用于根据输入信号端的输入信号控制第一节点的电位；

所述复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给所述第一节点；

所述第一控制模块用于控制所述第一节点和第二节点的电位；

所述第一输出模块用于在所述第一节点的控制下将第一时钟信号端的第一时钟信号提供给所述移位寄存器的栅极信号输出端，在所述第二节点的控制下将所述第一参考信号端的信号提供给所述移位寄存器的栅极信号输出端；

所述第一降噪模块用于在所述输入信号端的输入信号和第二时钟信号端的第二时钟信号的共同控制下将所述第一参考信号端的信号提供给所述第一节点；

其中，所述第二时钟信号与所述第一时钟信号的时钟周期相同，且所述第二时钟信号与所述第一时钟信号的相位相差4π/3。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第一降噪模块包括：第一开关晶体管和第二开关晶体管；其中，

所述第一开关晶体管，其栅极与所述第二时钟信号端相连，第一极与所述第一节点相连，第二极与所述第二开关晶体管的第一极相连；

所述第二开关晶体管，其栅极与所述输入信号端相连，第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，还包括：第二降噪模块；其中，

所述第二降噪模块用于在所述输入信号端的输入信号和第二时钟信号端的第二时钟信号的共同控制下将所述第一参考信号端的信号提供给所述移位寄存器的栅极信号输出端。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第二降噪模块包括：第三开关晶体管和第四开关晶体管；其中，

所述第三开关晶体管，其栅极与所述第二时钟信号端相连，第一极与所述移位寄存器的栅极信号输出端相连，第二极与所述第四开关晶体管的第一极相连；

所述第四开关晶体管，其栅极与所述输入信号端相连，第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，输入模块包括：第五开关晶体管；其中，

所述第五开关晶体管，其栅极和第一极均与所述输入信号端相连，第二极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述复位模块包括：第六开关晶体管；其中，

所述第六开关晶体管，其栅极与所述复位信号端相连，第一极与所述第一节点相连，第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第一输出模块包括：第七开关晶体管、第八开关晶体管和电容；其中，

所述第七开关晶体管，其栅极与所述第一节点相连，第一极与所述第一时钟信号端相连，第二极与所述移位寄存器的栅极信号输出端相连；

所述第八开关晶体管，其栅极与所述第二节点相连，第一极与所述移位寄存器的栅极信号输出端相连，第二极与所述第一参考信号端相连；

所述电容连接于所述第七开关晶体管的栅极与第二极之间。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第一控制模块包括：第九开关晶体管、第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第十三开关晶体管；其中，

所述第九开关晶体管，其栅极与所述第二节点相连，第一极与所述第一节点相连，第二极与所述第一参考信号端相连；

所述第十开关晶体管，其栅极和第一极均与第二参考信号端相连，第二极分别与所述第十二开关晶体管的第一极以及所述第十一开关晶体管的栅极相连；

所述第十一开关晶体管，其第一极与所述第二参考信号端相连，第二极与所述第二节点相连；

所述第十二开关晶体管，其栅极与所述第一节点相连，第二极与所述第一参考信号端相连；

所述第十三开关晶体管，其栅极与所述第一节点相连，第一极与所述第二节点相连，第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，还包括：第二控制模块和第二输出模块；其中，

所述第二控制模块用于控制所述第一节点和第三节点的电位；

所述第二输出模块用于在所述第三节点的控制下将所述第一参考信号端的信号提供给所述移位寄存器的栅极信号输出端。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第二控制模块包括：第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管和第十八开关晶体管；其中，

所述第十四开关晶体管，其栅极和第一极均与第三参考信号端相连，第二极分别与所述第十六开关晶体管的第一极以及所述第十五开关晶体管的栅极相连；

所述第十五开关晶体管，其第一极与所述第三参考信号端相连，第二极与所述第三节点相连；

所述第十六开关晶体管，其栅极与所述第一节点相连，第二极与所述第一参考信号端相连；

所述第十七开关晶体管，其栅极与所述第一节点相连，第一极与所述第三节点相连，第二极与所述第一参考信号端相连；

所述第十八开关晶体管，其栅极与所述第三节点相连，第一极与所述第一节点相连，第二极与所述第一参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的移位寄存器中，所述第二输出模块包括：第十九开关晶体管；其中，

所述第十九开关晶体管，其栅极与所述第三节点相连，第一极与所述移位寄存器的栅极信号输出端相连，第二极与所述第一参考信号端相连。

相应地，本发明实施例还提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的移位寄存器；其中，

除第一级移位寄存器之外，每一级移位寄存器的输入信号端与其相邻的上一级移位寄存器的栅极信号输出端相连；

除最后一级移位寄存器之外，每一级移位寄存器的复位信号端与其相邻的下一级移位寄存器的栅极信号输出端相连。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的栅极驱动电路。

本发明有益效果如下：

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，移位寄存器包括：输入模块、复位模块、第一控制模块、第一输出模块和第一降噪模块；其中，输入模块用于根据输入信号端的输入信号控制第一节点的电位；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于控制第一节点和第二节点的电位；第一输出模块用于在第一节点的控制下将第一时钟信号端的第一时钟信号提供给移位寄存器的栅极信号输出端，在第二节点的控制下将第一参考信号端的信号提供给移位寄存器的栅极信号输出端；第一降噪模块用于在输入信号端的输入信号和第二时钟信号端的第二时钟信号的共同控制下将第一参考信号端的信号提供给第一节点；其中，第二时钟信号与第一时钟信号的时钟周期相同，且第二时钟信号与第一时钟信号的相位相差4π/3。该移位寄存器通过上述五个模块的相互配合，当一帧时间内输入信号正常时，第一降噪模块处于非工作状态，不影响移位寄存器的正常输出；当一帧时间内输入信号出现至少两个有效脉冲时，第一降噪模块可以在输入信号端的信号和第二时钟信号的共同作用下将第一参考信号端的信号提供给将第一节点，将第一节点的电位拉低，从而可以消除栅极信号输出端的噪声，保证栅极信号输出端输出的信号的稳定性。

附图说明

图1为本发明实施例提供的移位寄存器的结构示意图之一；

图2为本发明实施例提供的移位寄存器的结构示意图之二；

图3为本发明实施例提供的移位寄存器的结构示意图之三；

图4a为本发明实施例提供的所有晶体管均为n型晶体管的移位寄存器的具体结构示意图；

图4b本发明实施例提供的所有晶体管均为p型晶体管的移位寄存器的具体结构示意图；

图5a为图4a所示的移位寄存器正常时对应的输入输出时序图；

图5b为图4a所示的移位寄存器在t2阶段出现输入为高时对应的输入输出时序图；

图5c为图4a所示的移位寄存器在t3阶段出现输入为高时对应的输入输出时序图；

图5d为图4a所示的移位寄存器在t4阶段出现输入为高时对应的输入输出时序图；

图5e为图4a所示的移位寄存器在t5阶段出现输入为高时对应的输入输出时序图；

图6为本发明实施例提供的栅极驱动电路的结构示意图。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、复位模块2、第一控制模块3、第一输出模块4和第一降噪模块5；其中，

输入模块1用于根据输入信号端input的输入信号控制第一节点a的电位；

复位模块2用于在复位信号端reset的控制下将第一参考信号端vref1的信号提供给第一节点a；

第一控制模块3用于控制第一节点a和第二节点b的电位；

第一输出模块4用于在第一节点a的控制下将第一时钟信号端clk1的第一时钟信号提供给移位寄存器的栅极信号输出端output，在第二节点b的控制下将第一参考信号端vref1的信号提供给移位寄存器的栅极信号输出端output；

第一降噪模块5用于在输入信号端input的输入信号和第二时钟信号端clk2的第二时钟信号的共同控制下将第一参考信号端vref1的信号提供给第一节点a；

其中，第二时钟信号与第一时钟信号的时钟周期相同，且第二时钟信号与第一时钟信号的相位相差4π/3。

本发明实施例提供的一种移位寄存器，包括：输入模块、复位模块、第一控制模块、第一输出模块和第一降噪模块；其中，输入模块用于根据输入信号端的输入信号控制第一节点的电位；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于控制第一节点和第二节点的电位；第一输出模块用于在第一节点的控制下将第一时钟信号端的第一时钟信号提供给移位寄存器的栅极信号输出端，在第二节点的控制下将第一参考信号端的信号提供给移位寄存器的栅极信号输出端；第一降噪模块用于在输入信号端的输入信号和第二时钟信号端的第二时钟信号的共同控制下将第一参考信号端的信号提供给第一节点；其中，第二时钟信号与第一时钟信号的时钟周期相同，且第二时钟信号与第一时钟信号的相位相差4π/3。该移位寄存器通过上述五个模块的相互配合，当一帧时间内输入信号正常时，第一降噪模块处于非工作状态，不影响移位寄存器的正常输出；当一帧时间内输入信号出现至少两个有效脉冲时，第一降噪模块可以在输入信号端的信号和第二时钟信号的共同作用下将第一参考信号端的信号提供给将第一节点，将第一节点的电位拉低，从而可以消除栅极信号输出端的噪声，保证栅极信号输出端输出的信号的稳定性。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例是为了更好的解释本发明，但不限制本发明。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第一降噪模块5具体可以包括：第一开关晶体管m1和第二开关晶体管m2；其中，

第一开关晶体管m1，其栅极与第二时钟信号端clk2相连，第一极与第一节点a相连，第二极与第二开关晶体管m2的第一极相连；

第二开关晶体管m2，其栅极与输入信号端input相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第一开关晶体管m1和第二开关晶体管m2可以为n型晶体管，或者如图4b所示，第一开关晶体管m1和第二开关晶体管m2也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一降噪模块的具体结构，在具体实施时，第一降噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，当在一帧时间内出现多个高电位的输入信号时，会使输入信号与输出信号同时为高，为了保证栅极信号输出端可以正常输出，在本发明实施例提供的移位寄存器中，如图2和图3所示，还包括：第二降噪模块6；其中，

第二降噪模块6用于在输入信号端input的输入信号和第二时钟信号端clk2的第二时钟信号的共同控制下将第一参考信号端vref1的信号提供给移位寄存器的栅极信号输出端output。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第二降噪模块6具体可以包括：第三开关晶体管m3和第四开关晶体管m4；其中，

第三开关晶体管m3，其栅极与第二时钟信号端clk2相连，第一极与移位寄存器的栅极信号输出端output相连，第二极与第四开关晶体管m4的第一极相连；

第四开关晶体管m4，其栅极与输入信号端input相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第三开关晶体管m3和第四开关晶体管m4可以为n型晶体管，或者如图4b所示，第三开关晶体管m3和第四开关晶体管m4也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二降噪模块的具体结构，在具体实施时，第二降噪模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，输入模块1具体可以包括：第五开关晶体管m5；其中，

第五开关晶体管m5，其栅极和第一极均与输入信号端input相连，第二极与第一节点a相连。

具体地，在具体实施时，如图4a所示，第五开关晶体管m5可以为n型晶体管，或者如图4b所示，第五开关晶体管m5也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，复位模块2具体可以包括：第六开关晶体管m6；其中，

第六开关晶体管m6，其栅极与复位信号端reset相连，第一极与第一节点a相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第六开关晶体管m6可以为n型晶体管，或者如图4b所示，第六开关晶体管m6也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第一输出模块3具体可以包括：第七开关晶体管m7、第八开关晶体管m8和电容c；其中，

第七开关晶体管m7，其栅极与第一节点a相连，第一极与第一时钟信号端clk1相连，第二极与移位寄存器的栅极信号输出端output相连；

第八开关晶体管m8，其栅极与第二节点b相连，第一极与移位寄存器的栅极信号输出端output相连，第二极与第一参考信号端vref1相连；

电容c连接于第七开关晶体管m7的栅极与第二极之间。

具体地，在具体实施时，如图4a所示，第七开关晶体管m7和第八开关晶体管m8可以为n型晶体管，或者如图4b所示，第七开关晶体管m7和第八开关晶体管m8也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

在具体实施时，第一控制模块用于控制第一节点和第二节点的电位，以输入信号的有效脉冲信号为高电位信号为例，第一控制模块只要能够实现在一帧时间内从输入开始到输出结束时第一节点的电位为高电位、第二节点的电位为低电位，从输出结束到下一帧开始输入时第一节点的电位为低电位、第二节点的电位为高电位的功能均属于本发明保护的范围，在此不作限定。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第一控制模块4具体可以包括：第九开关晶体管m9、第十开关晶体管m10、第十一开关晶体管m11、第十二开关晶体管m12和第十三开关晶体管m13；其中，

第九开关晶体管m9，其栅极与第二节点b相连，第一极与第一节点a相连，第二极与第一参考信号端vref1相连；

第十开关晶体管m10，其栅极和第一极均与第二参考信号端vref2相连，第二极分别与第十二开关晶体管m12的第一极以及第十一开关晶体管m11的栅极相连；

第十一开关晶体管m11，其第一极与第二参考信号端vref2相连，第二极与第二节点b相连；

第十二开关晶体管m12，其栅极与第一节点a相连，第二极与第一参考信号端vref1相连；

第十三开关晶体管m13，其栅极与第一节点a相连，第一极与第二节点b相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第九开关晶体管m9至第十三开关晶体管m13可以为n型晶体管，或者如图4b所示，第九开关晶体管m9至第十三开关晶体管m13也可以为p型晶体管，在此不作限定。

在具体实施时，第二参考信号端vref2的信号为直流源信号。

以上仅是举例说明移位寄存器中第一控制模块的具体结构，在具体实施时，第一控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，为了避免第一控制模块的开关晶体管长时间直流偏置造成的开关晶体管的特性偏移甚至损害的问题，在本发明实施例提供的移位寄存器中，如图3所示，还包括：第二控制模块7和第二输出模块8；其中，

第二控制模块7用于控制第一节点a和第三节点d的电位；

第二输出模块8用于在第三节点d的控制下将第一参考信号端vref1的信号提供给移位寄存器的栅极信号输出端output。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第二控制模块7具体可以包括：第十四开关晶体管m14、第十五开关晶体管m15、第十六开关晶体管m16、第十七开关晶体管m17和第十八开关晶体管m18；其中，

第十四开关晶体管m14，其栅极和第一极均与第三参考信号端vref3相连，第二极分别与第十六开关晶体管m16的第一极以及第十五开关晶体管m15的栅极相连；

第十五开关晶体管m15，其第一极与第三参考信号端vref3相连，第二极与第三节点d相连；

第十六开关晶体管m16，其栅极与第一节点a相连，第二极与第一参考信号端vref1相连；

第十七开关晶体管m17，其栅极与第一节点a相连，第一极与第三节点d相连，第二极与第一参考信号端vref1相连；

第十八开关晶体管m18，其栅极与第三节点d相连，第一极与第一节点a相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第十四开关晶体管m14至第十八开关晶体管m18可以为n型晶体管，或者如图4b所示，第十四开关晶体管m14至第十八开关晶体管m18也可以为p型晶体管，在此不作限定。

进一步地，在具体实施时，第三参考信号端vref3的信号和第二参考信号端vref2的信号为相位相反的时钟信号，该时钟信号的周期可以与第一时钟信号端clk1的信号的周期相同，也可以不同，在此不作限定。

以上仅是举例说明移位寄存器中第二控制模块的具体结构，在具体实施时，第二控制模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

较佳地，在具体实施时，在本发明实施例提供的移位寄存器中，如图4a和图4b所示，第二输出模块8具体利用包括：第十九开关晶体管m19；其中，

第十九开关晶体管m19，其栅极与第三节点d相连，第一极与移位寄存器的栅极信号输出端output相连，第二极与第一参考信号端vref1相连。

具体地，在具体实施时，如图4a所示，第十九开关晶体管m19可以为n型晶体管，或者如图4b所示，第十九开关晶体管m19也可以为p型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(tft，thinfilmtransistor)，也可以是金属氧化物半导体场效应管(mos，metaloxidescmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的第一极和第二极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面以图4a所示的所有开关晶体管均为n型的移位寄存器为例，对其工作过程作以详细的描述。下述描述中以1表示高电位信号，0表示低电位信号。

在图4a所示的移位寄存器中，所有晶体管均为n型晶体管，各n型晶体管在高电位作用下导通，在低电位作用下截止；第一参考信号端的信号为低电位信号，对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的t1、t2、t3、t4和t5五个阶段。

在t1阶段，input＝1，clk1＝0，clk2是由低电位到高电位，vref2＝1，vref3＝0，reset＝0。由于vref2＝1，vref3＝0，因此刚开始时第十开关晶体管m10和第十一开关晶体管m11均导通，第十四开关晶体管m14和第十五开关晶体管m15均截止。由于input＝1，第五开关晶体管m5导通，高电位的输入信号端input的信号通过第五开关晶体管m5传输给第一节点a，第一节点a的电位为高电位，第十二开关晶体管m12和第十三开关晶体管m13均导通，从而使第十一开关晶体管m11截止，低电位的第一参考信号端vref1的信号通过第十三开关晶体管m13传输给第二节点b，第二节点b的电位为低电位，并且由于第一节点a的电位为高电位，电容c开始充电，第七开关晶体管m7导通，低电位的第一时钟信号端clk1的信号通过第七开关晶体管m7输出给栅极信号输出端output，因此，栅极信号输出端output输出低电位信号。

在t2阶段，input＝0，clk＝1，clk2是由高电位到低电位，vref2＝0，vref3＝1，reset＝0。根据电容的作用，第一节点a的电位被进一步拉高，第十六开关晶体管m16和第十七开关晶体管m17均导通，从而使第十五开关晶体管m15截止，第三节点d的电位为低电位，并且由于第一节点a的电位为高电位，第七开关晶体管m7导通，高电位的时钟信号端clk的信号通过第七开关晶体管m7输出给栅极信号输出端output，因此，栅极信号输出端output输出高电位信号。

假设在此阶段input出现输入为高的现象，则第二开关晶体管m2和第四开关晶体管m4均导通，第一节点a的电位为高电位，输入输出时序图如图5b所示；由于clk2是由高电位到低电位，在clk2为高电位阶段时，第一开关晶体管m1和第三开关晶体管m3均导通，因此低电位的第一参考信号端vref1的信号通过第一开关晶体管m1和第二开关晶体管m2传输给第一节点a、通过第三开关晶体管m3和第四开关晶体管m4传输给栅极信号输出端output，第一节点a和栅极信号输出端output的电位均被拉低，由于正常情况下在clk2为高电位时，栅极信号输出端output应输出高电位信号，而此时却输出低电位信号，但由于栅极信号输出端output的信号由第一时钟信号端clk1的信号决定，当在clk2为高电位阶段出现异常时，也只是在这一级移位寄存器输出不正常，其后的移位寄存器的输出会被第一时钟信号端clk1的第一时钟信号复位，恢复正常输出，且一帧时间内只出现这一行异常，时间很短，人眼是察觉不到的，并且也不一定是在clk2为高电位阶段时出现异常。

在t3阶段，input＝0，clk1＝0，clk2是由低电位到高电位，vref2＝1，vref3＝0，reset＝1。由于reset＝1，低电位的第一参考电压端vref1的信号通过第六开关晶体管m6输出给第一节点a，第一节点a的电位为低电位，由于vref2＝1，第十开关晶体管m10和第十一开关晶体管m11导通，因此第二节点b的电位为高电位，第八开关晶体管m8和第九开关晶体管m9导通，低电位的第一参考信号端vref1的信号通过第八开关晶体管m8输出给栅极信号输出端output，因此，栅极信号输出端output输出低电位信号。

假设在此阶段input出现输入为高的现象，则第二开关晶体管m2和第四开关晶体管m4均导通，第一节点a的电位为高电位，输入输出时序图如图5c所示；由于clk2是由低电位到高电位，此阶段当clk2为低电位时，第一开关晶体管m1和第三开关晶体管m3均截止，由于clk1＝0，因此栅极信号输出端output输出低电位信号；当clk2为高电位时，第一开关晶体管m1和第三开关晶体管m3均导通，因此低电位的第一参考信号端vref1的信号通过第一开关晶体管m1和第二开关晶体管m2传输给第一节点a，将第一节点a的电位拉低，使第七开关晶体管m7处于截止状态，从而保证栅极信号输出端output正常输出。

在t4阶段，input＝0，clk＝1，clk2是由高电位到低电位，vref2＝0，vref3＝1，reset＝0。由于vref3＝1，第十四开关晶体管m14和第十五开关晶体管m15均导通。由于input＝0，第一节点a的电位为低电位，因此第七开关晶体管m7、第十二开关晶体管m12和第十三开关晶体管m13均截止，第三节点d的电位为高电位，第十八开关晶体管m18和第十九开关晶体管m19均导通，低电位的第一参考信号端vref1的信号分别通过第十八开关晶体管m18和第十九开关晶体管m19传输给第一节点a和栅极信号输出端output，从而对第一节点a和栅极信号输出端output进行放噪，因此，栅极信号输出端output输出输出低电位信号。

假设在此阶段input出现输入为高的现象，则第二开关晶体管m2和第四开关晶体管m4均导通，第一节点a的电位为高电位，输入输出时序图如图5d所示；由于clk2是由高电位到低电位，此阶段当clk2为高电位时，第一开关晶体管m1和第三开关晶体管m3均导通，因此低电位的第一参考信号端vref1的信号通过第一开关晶体管m1和第二开关晶体管m2传输给第一节点a，将第一节点a的电位拉低，从而可以对第一节点a进行降噪，低电位的第一参考信号端vref1的信号通过第三开关晶体管m3和第四开关晶体管m4传输给栅极信号输出端output，栅极信号输出端output正常输出低电位；当clk2为低电位时，第一开关晶体管m1和第三开关晶体管m3均截止，虽然此阶段刚开始由于输入异常导致第一节点a为高电位，但此阶段对于下一级移位寄存器来说，正好是复位阶段即reset＝1，因此低电位的第一参考电压端vref1的信号通过第六开关晶体管m6输出给第一节点a，将第一节点a的电位拉低，因此下一级栅极信号输出端output还是正常输出低电位信号，即只有第一级移位寄存器输出会有异常，不会影响其它级移位寄存器的正常输出。

在t5阶段，input＝0，clk＝0，clk2是由低电位到高电位，vref2＝1，vref3＝0，reset＝0。由于vref2＝1，第十开关晶体管m10和第十一开关晶体管m11均导通。由于input＝0，第一节点a的电位仍为低电位，因此第七开关晶体管m7、第十二开关晶体管m12和第十三开关晶体管m13均截止，第二节点b的电位为高电位，第八开关晶体管m8和第九开关晶体管m9均导通，低电位的第一参考信号端vref1的信号分别通过第八开关晶体管m8和第九开关晶体管m9传输给栅极信号输出端output和第一节点a，从而对第一节点a和栅极信号输出端output进行放噪，因此，栅极信号输出端output输出低电位信号。

假设在此阶段input出现输入为高的现象，则第二开关晶体管m2和第四开关晶体管m4均导通，第一节点a的电位为高电位，输入输出时序图如图5e所示；由于clk2是由低电位到高电位，此阶段当clk2为低电位时，第一开关晶体管m1和第三开关晶体管m3均截止，但由于clk＝0，从而栅极信号输出端output正常输出低电位信号；当clk2为高电位时，第一开关晶体管m1和第三开关晶体管m3均导通，因此低电位的第一参考信号端vref1的信号通过第一开关晶体管m1和第二开关晶体管m2传输给第一节点a，将第一节点a的电位拉低，从而可以对第一节点a进行降噪，栅极信号输出端output正常输出。

一直保持t5阶段到下一帧到来，第一节点a的电位一直为低电电位，第二节点b点电位一直为高电位，直至下一帧输入信号端input的信号变为高电位为止。

综上所述，本发明实施例提供的上述移位寄存器不仅可以实现现有的移位寄存器正常输出的功能，并且即使当在某一阶段出现输入为高时，可以在输入信号端的信号和第二时钟信号端的信号的共同作用下将第一参考信号端的信号通过第一降噪模块传输给第一节点和栅极信号输出端output，将第一节点的电位拉低，而不会像现有的使移位寄存器在出现多个输入为高时而使第一节点一直为高电位，导致部分开关晶体管由于长时间处于导通状态而失灵，从而导致显示面板报废的问题，而本发明可以保证移位寄存器的栅极信号输出端output正常输出。另外，即使在上述t2阶段当第二时钟信号端clk2的第二时钟信号为高电位出现输入为高时，也只是在这一级移位寄存器输出不正常，其后的移位寄存器的输出会被第一时钟信号端clk1的第一时钟信号复位，恢复正常输出，且一帧时间内只出现这一行异常，时间很短，人眼是察觉不到的，并且也不一定是在第二时钟信号端clk2的第二时钟信号为高电位阶段时出现异常；在上述t4阶段当第二时钟信号端clk2的第二时钟信号为低电位出现输入为高时，虽然此阶段刚开始由于输入异常导致第一节点a为高电位，但此阶段对于下一级移位寄存器来说，正好是复位阶段即reset＝1，因此低电位的第一参考电压端vref1的信号可以将第一节点a的电位拉低，因此下一级栅极信号输出端output还是正常输出低电位信号，即只有第一级移位寄存器输出会有异常，不会影响其它级移位寄存器的正常输出。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个本发明实施例提供的移位寄存器：sr(1)、sr(2)…sr(n-1)、sr(n)…sr(n-1)、sr(n)(共n个移位寄存器，1≤n≤n，n为正整数)，第一级移位寄存器sr(1)的输入信号端input_1与帧触发信号端stv相连，除第一级移位寄存器sr(1)之外，每一级移位寄存器sr(n)的输入信号端input_n与其相邻的上一级移位寄存器sr(n-1)的栅极信号输出端output_n-1相连；除最后一级移位寄存器sr(n)之外，每一级移位寄存器sr(n-1)的复位信号端reset与其相邻的下一级移位寄存器sr(n)的栅极信号输出端output_n相连。

具体地，上述栅极驱动电路中的每个移位寄存器与本发明实施例提供的移位寄存器在功能和结构上均相同，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品的显示面板。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。

本发明实施例提供的一种移位寄存器、栅极驱动电路及显示装置，移位寄存器包括：输入模块、复位模块、第一控制模块、第一输出模块和第一降噪模块；其中，输入模块用于根据输入信号端的输入信号控制第一节点的电位；复位模块用于在复位信号端的控制下将第一参考信号端的信号提供给第一节点；第一控制模块用于控制第一节点和第二节点的电位；第一输出模块用于在第一节点的控制下将第一时钟信号端的第一时钟信号提供给移位寄存器的栅极信号输出端，在第二节点的控制下将第一参考信号端的信号提供给移位寄存器的栅极信号输出端；第一降噪模块用于在输入信号端的输入信号和第二时钟信号端的第二时钟信号的共同控制下将第一参考信号端的信号提供给第一节点；其中，第二时钟信号与第一时钟信号的时钟周期相同，且第二时钟信号与第一时钟信号的相位相差4π/3。该移位寄存器通过上述五个模块的相互配合，当一帧时间内输入信号正常时，第一降噪模块处于非工作状态，不影响移位寄存器的正常输出；当一帧时间内输入信号出现至少两个有效脉冲时，第一降噪模块可以在输入信号端的信号和第二时钟信号的共同作用下将第一参考信号端的信号提供给将第一节点，将第一节点的电位拉低，从而可以消除栅极信号输出端的噪声，保证栅极信号输出端输出的信号的稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。