节点；
[0034]移位阶段，控制所述输入模块无输出以使所述第一节点保持高电平，并控制所述控制模块使导通信号输出到所述第二节点或使所述第二节点保持低电平，使所述输出模块响应于所述控制模块输出的导通信号将与触发信号相同脉冲宽度的高电平信号输出至所述驱动信号端；
[0035]结束阶段，控制所述输入模块将触发信号输出到使所述第一节点，使所述控制模块响应于所述输入模块输出的触发信号将所述高电平信号提供至所述第二节点，使所述输出模块响应于所述输入模块输出的触发信号将低电平信号提供至驱动信号输出线。
[0036]本发明实施例有益效果如下:通过所述输入模块控制所述触发信号是否输出到所述第一节点、通过所述控制模块控制导通信号是否输出到所述第二节点，从而使所述输出模块响应于所述第一节点和所述第二节点的信号选择高电平信号或低电平信号作所述驱动信号并输出，以调节所述输出模块的输出信号相比所述触发信号进行了移位并具有相同脉冲宽度，所述输出信号的脉冲宽度随所述触发信号的脉冲宽度改变而改变，实现移位寄存器的输出信号的脉冲宽度灵活调节。
【附图说明】
[0037]图1为本发明实施例提供的一种移位寄存器的结构示意图；
[0038]图2为图1所不移位寄存器的电路结构图；
[0039]图3为用于驱动图2所不电路结构的移位寄存器的时序图；
[0040]图4为本发明实施例提供的另一种移位寄存器的结构示意图；
[0041]图5为图4所不移位寄存器的电路结构图；
[0042]图6为用于驱动图5所示电路结构的移位寄存器的第一种时序图；
[0043]图7为用于驱动图5所示电路结构的移位寄存器的第二种时序图。
【具体实施方式】
[0044]下面结合说明书附图对本发明实施例的实现过程进行详细说明。需要注意的是，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
[0045]实施例一
[0046]如图1所示，本发明实施例提供一种移位寄存器，包括:
[0047]输入模块101，与提供触发信号STV的触发信号线、提供第一时钟信号CK1的第一时钟信号线和第一节点A电连接，用于控制触发信线提供的触发信号STV是否输出到第一节点A ；
[0048]控制模块102，与第一节点A、第二节点B、第一时钟信号线、提供第二时钟信号CK2
的第二时钟信号线和提供导通信号VP的导通信号线电连接，用于控制导通信号线提供的导通信号VP是否输出到第二节点B ;
[0049]输出模块103，与第一节点A、第二节点B、提供高电平信号VGH的高电平信号线、提供低电平信号VGL的低电平信号线和输出驱动信号OUT的驱动信号输出线电连接，用于响应于第一节点A和第二节点B的信号，选择高电平信号线提供的高电平信号VGH或低电平信号线的低电平信号VGL作为驱动信号OUT并提供至驱动信号输出线。
[0050]本实施例中，通过输入模块101控制触发信号STV是否输出到第一节点A、通过控制模块102控制导通信号VP是否输出到第二节点B，从而使输出模块103响应于第一节点A和第二节点B的信号选择高电平信号VGH或低电平信号VGL作驱动信号OUT并输出，以调节输出模块103的输出信号相比触发信号STV进行了移位并具有相同脉冲宽度，输出信号的脉冲宽度随触发信号STV的脉冲宽度改变而改变，实现移位寄存器的输出信号的脉冲宽度灵活调节。
[0051]当然，对于输入模块101、控制模块102和输出模块103，均具有各自具体的电路结构，并共同组成该移位寄存器的电路结构，例如:
[0052]优选的，输入模块101包括第一晶体管；
[0053]第一晶体管的栅极电连接第一时钟信号线，第一晶体管的漏极电连接第一节点，第一晶体管的源极电连接触发信号线。
[0054]优选的，控制模块102包括第二晶体管、第三晶体管、第四晶体管、第五晶体管；
[0055]第二晶体管的栅极电连接第一节点，第二晶体管的源极电连接第一时钟信号线，第二晶体管的漏极电连接控制模块102内部的第三节点；
[0056]第三晶体管的栅极电连接第一时钟信号线，第三晶体管的源极、第四晶体管的源极和第一电容的第一端电连接导通信号线，第三晶体管的漏极、第一电容的第二端和第五晶体管的栅极电连接第三节点；
[0057]第四晶体管的栅极电连接第二时钟信号线，第四晶体管的漏极电连接第五晶体管的源极；
[0058]第五晶体管的漏极电连接第二节点。
[0059]优选的，输出模块103包括第六晶体、第七晶体管、第八晶体管、第二电容和第三电容；
[0060]第六晶体管的栅极电连接第一节点，第六晶体管的源极、第七晶体管的源极和第二电容的第一端电连接高电平信号线，第六晶体管的漏极、第七晶体管的栅极和第二电容的第二端电连接第二节点；
[0061]第七晶体管的漏极、第八晶体管的漏极和第三电容的第一端电连接驱动信号输出线；
[0062]第八晶体管的栅极和第三电容的第二端电连接第一节点。
[0063]通过上述输入模块101、控制模块102和输出模块103各自相应的具体电路，从实现由输入模块101控制触发信号STV是否输出到第一节点A、通过控制模块102控制导通信号VP是否输出到第二节点B，从而使输出模块103响应于第一节点A和第二节点B的信号选择高电平信号VGH或低电平信号VGL作驱动信号OUT并输出，以调节输出模块103的输出信号相比触发信号STV进行了移位并具有相同脉冲宽度，输出信号的脉冲宽度随触发信号STV的脉冲宽度改变而改变，实现移位寄存器的输出信号的脉冲宽度灵活调节。
[0064]为了更详细说明图1所示的移位寄存器，参见图2，提供了该移位寄存器的具体的电路结构示意图，该移位寄存器包括:第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一电容C1、第二电容C2和第三电容C3 ；
[0065]第一晶体管T1的栅极电连接第一时钟信号线，第一晶体管T1的漏极电连接第一节点，第一晶体管T1的源极电连接触发信号线STV ;
[0066]第二晶体管T2的栅极电连接第一节点，第二晶体管T2的源极电连接第一时钟信号线，第二晶体管T2的漏极电连接控制模块内部的第三节点；
[0067]第三晶体管T3的栅极电连接第一时钟信号线，第三晶体管T3的源极、第四晶体管T4的源极和第一电容的第一端电连接导通信号线，第三晶体管T3的漏极、第一电容的第二端和第五晶体管T5的栅极电连接第三节点；
[0068]第四晶体管T4的栅极电连接第二时钟信号线，第四晶体管T4的漏极电连接第五晶体管T5的源极；
[0069]第五晶体管T5的漏极电连接第二节点；
[0070]第六晶体管T6的栅极电连接第一节点，第六晶体管T6的源极、第七晶体管T7的源极和第二电容的第一端电连接高电平信号线，第六晶体管T6的漏极、第七晶体管