专利名称：制造半导体装置的方法
技术领域：
概括而言，本发明涉及一种制造半导体装置的方法。更具体而言，本发明涉及一种形成图案的方法，其可以克服制造半导体装置的光刻法(lithography)的分辨率限制。
背景技术：
最近已进行双重曝光法来形成半导体装置的精细图案，以克服曝光设备的分辨率限制。此常规方法描述如下。
参见图1a和1b，在半导体基板11上依序形成底层12、第一硬掩模层13、第一抗反射膜14、第一光致抗蚀剂膜15。使用第一曝光掩模16将整个表面的第一区域加以曝光，并且将曝光的光致抗蚀剂膜15显影以形成第一光致抗蚀剂图案15’。硬掩模层13通常是非晶碳层和无机硬掩模层所构成的双层。
参见图1c和1d，以第一光致抗蚀剂图案15’作为掩模来蚀刻第一抗反射膜14，藉此形成第一抗反射图案14’。在以第一抗反射图案14’作为掩模来蚀刻第一硬掩模层13之后，形成第一硬掩模图案13’。
参见图1e和1f，在第一硬掩模图案13’上依序形成第二硬掩模层17、第二抗反射膜18、第二光致抗蚀剂膜19。使用第二曝光掩模20将整个表面的第二区域以与第一区域交错的方式加以曝光，并且将曝光的光致抗蚀剂膜19显影以形成第二光致抗蚀剂图案19’。第二硬掩模层17优选具有不同于第一硬掩模层13的蚀刻选择性。
参见图1g和1h，以第二光致抗蚀剂图案19’作为掩模来蚀刻第二抗反射膜18，藉此形成第二抗反射图案18’。再以第二抗反射图案18’作为掩模来蚀刻第二硬掩模层17，遂形成第二硬掩模图案17’。
参见图1i，以第一和第二硬掩模图案13’、17’作为掩模来蚀刻底层12，藉以获得精细的图案12’。
然而，在上述的常规方法中，光致抗蚀剂膜、抗反射膜、硬掩模层必须分别涂覆和蚀刻两次，以便形成精细的图案。因此，整体工艺变得复杂，导致总生产率下降。
发明内容
在此揭示的是制造半导体装置的方法，其包括在包含硅(Si)的光致抗蚀剂膜上进行O2等离子体处理步骤。揭示的方法的优点在于除了光致抗蚀剂膜以外，涂覆和蚀刻步骤只需要进行一次，故简化和减少了常规工艺的整体时间和成本。
为了更完全地了解本发明，应该参考以下详细说明和所附图式。虽然揭示的方法容许有各种形式的具体实施方式
，但是图式所示范的(之后将会叙述)是本发明的特定具体实施方式
；要理解的是本揭示内容乃示范性的，而并非要将本发明限制于在此所述和示范的特定具体实施方式
。
图1a到1i是示范形成半导体装置的常规方法的截面图解；图2a到2h是示范形成半导体装置的本发明方法的截面图解。
主要组件符号说明11半导体基板12底层12’底层图案13第一硬掩模层13’第一硬掩模图案14第一抗反射膜14’第一抗反射图案15第一光致抗蚀剂膜15’第一光致抗蚀剂图案16第一曝光掩模17第二硬掩模层17’第二硬掩模图案18第二抗反射膜
18’第二抗反射图案19第二光致抗蚀剂膜19’第二光致抗蚀剂图案20第二曝光掩模110半导体基板120底层120’底层图案130硬掩模层130’硬掩模图案140抗反射膜140’抗反射图案150第一光致抗蚀剂膜150’第一光致抗蚀剂图案155包含SiO2的第一光致抗蚀剂图案160第一曝光掩模190第二光致抗蚀剂膜190’第二光致抗蚀剂图案200第二曝光掩模具体实施方式
在此揭示的是制造半导体装置的方法，其包括在半导体基板上依序形成底层、硬掩模层、抗反射膜、包含Si的第一光致抗蚀剂膜。此方法也包括使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影而形成第一光致抗蚀剂图案，以及在第一光致抗蚀剂图案上进行O2等离子体处理。此方法还包括在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，以及使用第二曝光掩模将与第一光致抗蚀剂图案交错的区域加以曝光和显影，而形成第二光致抗蚀剂图案。此方法也包括以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，藉此形成抗反射图案，并且以抗反射图案作为掩模来蚀刻硬掩模层而形成硬掩模图案，以及以硬掩模图案作为掩模来蚀刻底层，藉此形成底图案。
根据所揭示的方法，第一光致抗蚀剂图案是使用包含硅元素的光致抗蚀剂膜所形成。然后，进行O2等离子体处理以氧化第一光致抗蚀剂图案里的硅，如此则第一光致抗蚀剂图案就不会在形成第二光致抗蚀剂膜之后的后续显影步骤中显影。硅存在的含量范围占第一光致抗蚀剂膜总重量的重量百分比大约为10wt％到大约40wt％，优选大约20wt％到大约30wt％。
在揭示的方法中，第二光致抗蚀剂膜可以使用与第一光致抗蚀剂膜相同或不同的材料来形成。不同的材料意指任何不含硅元素的光致抗蚀剂组成物，而不像第一光致抗蚀剂膜。第二光致抗蚀剂膜可以使用常规的光致抗蚀剂组成物来形成而无限制。
同时，对于包含硅元素的光致抗蚀剂组成物而言，可以使用任何常规的有机光致抗蚀剂组成物，其包括能够交联(cross-linking)的光致抗蚀剂聚合物、光酸产生剂、有机溶剂，而无限制。包含Si的光致抗蚀剂组成物还可以包括交联剂，以便在热处理时活化交联反应。
在此之后，揭示的制造半导体装置的方法会参考图2a到2h详细描述，图2a到2h是示范本方法的截面图解。
参见图2a和2b，在半导体基板110上依序形成底层120、硬掩模层130、第一抗反射膜140、第一光致抗蚀剂膜150。使用第一曝光掩模160将整个表面的第一区域加以曝光，以及将曝光的光致抗蚀剂膜150显影以形成第一光致抗蚀剂图案150’。第一光致抗蚀剂膜150包含硅(Si)，其含量范围优选占第一光致抗蚀剂膜150总重量的重量百分比为大约10wt％到大约40wt％。硬掩模层130通常是非晶碳层和无机硬掩模层所构成的双层。此外，曝光步骤的光源可以是任何能够提供光线波长小于400纳米的来源。具体而言，光源最好是选自由ArF(193纳米)、KrF(248纳米)、EUV(extreme ultraviolet、远紫外线)、VUV(vacuum ultraviolet、真空紫外线)、电子束、X射线、离子束所构成的组。在这些之中，优选为ArF、KrF或VUV，最优选则是ArF。曝光步骤通常是以大约每平方厘米70毫焦耳到大约每平方厘米150毫焦耳的曝光能量范围来进行，优选大约每平方厘米100毫焦耳，视光致抗蚀剂膜的类型而定。
参见图2c，在第一光致抗蚀剂图案150’上进行O2等离子体处理，以氧化当中包含的硅，藉此形成包含SiO2的第一光致抗蚀剂图案155。
参见图2d和2e，在包含SiO2的第一光致抗蚀剂图案155上形成第二光致抗蚀剂膜190。使用第二曝光掩模200将整个表面的第二区域加以曝光(其交错于第一区域)，以及将曝光的光致抗蚀剂膜190显影以形成第二光致抗蚀剂图案190’。尽管有此蚀刻步骤，由于Si因O2等离子体处理而氧化成SiO2，故第一光致抗蚀剂图案155仍在。
参见图2f和2g，以第一和第二光致抗蚀剂图案155、190’作为掩模来蚀刻抗反射膜140，藉此形成抗反射图案140’。在以抗反射图案140’作为掩模来蚀刻硬掩模层130之后，形成硬掩模图案130’。
参见图2h，以硬掩模图案130’作为掩模来蚀刻底层120，以及移除硬掩模图案130’，藉以获得精细的图案120’。
如上所述，揭示的制造半导体装置的方法包括在形成包含Si的光致抗蚀剂膜之后进行O2等离子体处理步骤。
权利要求
1.一种制造半导体装置的方法，此方法包括(a)在半导体基板上依序形成底层、硬掩模层、抗反射膜、包含Si的第一光致抗蚀剂膜；(b)使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影，而形成第一光致抗蚀剂图案；(c)在第一光致抗蚀剂图案上进行O2等离子体处理；(d)在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，以及使用第二曝光掩模将相对于第一光致抗蚀剂图案的交错区域加以曝光和显影，而形成第二光致抗蚀剂图案；(e)以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，藉此形成抗反射图案；以及(f)以抗反射图案作为掩模来蚀刻硬掩模层而形成硬掩模图案，并且以硬掩模图案作为掩模来蚀刻底层，藉此形成底图案。
2.根据权利要求1所述的方法，其中第一光致抗蚀剂膜包括硅，其含量范围占第一光致抗蚀剂膜总重量的重量百分比为10wt％到40wt％。
3.根据权利要求1所述的方法，其中光源选自由ArF(193纳米)、KrF(248纳米)、EUV(extreme ultraviolet、远紫外线)、VUV(vacuum ultraviolet、真空紫外线)、电子束、X射线、离子束所构成的组。
4.根据权利要求3所述的方法，其中光源是ArF(193纳米)。
5.根据权利要求1所述的方法，其中硬掩模层是非晶碳层和无机硬掩模层所构成的双层。
6.根据权利要求1所述的方法，其中曝光步骤是以每平方厘米70毫焦耳到每平方厘米150毫焦耳的曝光能量来进行。
7.根据权利要求6所述的方法，其中曝光能量是每平方厘米100毫焦耳。
8.根据权利要求1所述的方法，其中第二光致抗蚀剂膜是使用与第一光致抗蚀剂膜相同或不同的材料所形成。
9.一种制造半导体装置的方法，此方法包括(a)在半导体基板上依序形成底层、抗反射膜、包含Si的第一光致抗蚀剂膜；(b)使用第一曝光掩模将第一光致抗蚀剂膜加以曝光和显影，而形成第一光致抗蚀剂图案；(c)在第一光致抗蚀剂图案上进行O2等离子体处理；(d)在O2等离子体处理的第一光致抗蚀剂图案上形成第二光致抗蚀剂膜，并且使用第二曝光掩模将相对于第一光致抗蚀剂图案的交错区域加以曝光和显影，而形成第二光致抗蚀剂图案；(e)以第一和第二光致抗蚀剂图案作为掩模来蚀刻抗反射膜，藉此形成抗反射图案；以及(f)以抗反射图案作为掩模来蚀刻底层，而形成底图案。
全文摘要
本发明提供了一种制造半导体装置的方法，其包括在形成包含Si的光致抗蚀剂膜之后进行O
文档编号G03F7/40GK1992155SQ200610151548
公开日2007年7月4日 申请日期2006年9月11日 优先权日2005年12月28日
发明者李晟求, 郑载昌 申请人:海力士半导体有限公司