掩模结构的制作方法
【专利摘要】本发明提供一种掩模结构，包括一基底；一吸收层，形成于基底上；以及一图案化反射层，形成于吸收层上。掩模结构还可包括一缓冲层、一导电涂层、或前述的组合。缓冲层可形成于吸收层及反射层之间，导电涂层可形成于基底的一背侧上。本发明的掩模结构较容易对反射层进行瑕疵检测及修复，使得循环时间及制造成本得以降低。
【专利说明】掩模结构
【技术领域】
[0001]本发明涉及光学元件，且特别是涉及一种掩模结构。
【背景技术】
[0002]光刻工艺为半导体工业中制造集成电路(ICs)的重要技术之一。通常，利用光刻工艺在基底(像是半导体晶片)上的光致抗蚀剂层上创造一个图案，并通过随后的步骤，像是蚀刻或其他步骤，将此图案作为形成在基底上的集成电路(IC)布局。光刻工艺中所使用的光波长决定了图案的尺寸，以及集成电路(IC)布局的特征尺寸。一般来说，特征尺寸与光刻工艺中所使用的光波长成比例。随着半导体装置对较小集成电路(IC)特征及较高集成度的需求持续成长，光波长需要调降。目前，以利用深紫外光区域(利用193nm的深紫外光)波长的光刻工艺来创造较小的集成电路(IC)特征。然而，若要创造更小的集成电路(IC)特征，就要使用更短的波长。因此，为了克服光刻工艺中所形成图案的限制解析度，已开始发展下一代的光刻工艺，且极紫外光(extreme ultrav1let lithography;EUVL)(利用13.5nm EUV光)为被看好的候选者。
[0003]因为EUV光在许多材料中具有良好吸收能力，在EUVL及传统光刻工艺中使用可见光或UV光之间主要的不同在于:EUV是依靠光反射原理，因为它几乎不可能使用折射光学元件，像是镜头(lenses)及透射掩模(transmiss1n mask)。在EUVL中，所使用的掩模包括一光学反射结构及一吸收图案，其对应于将形成在晶片上的图案，且当EUV光投射到掩模上，吸收图案会吸收一部分的光，而光学反射结构则将剩余的光反射至晶片上以形成图案。然而，目前可用的EUV掩模的性能并不能满足各方面的需求。因此，需要针对EUV掩模进行改良。
【发明内容】
[0004]为克服现有技术的缺陷，本发明提供一种掩模结构，包括:一基底；一吸收层，形成于基底上；以及一反射层，形成于吸收层上，其中反射层具有一图案。
[0005]本发明在此描述的掩模结构提供许多优点。其中一个优点包括，较容易对反射层进行瑕疵检测及修复，使得循环时间及制造成本得以降低。另一个优点包括与现存技术的兼容性，因此根据本发明制造掩模结构时，极少或几乎不用对工艺及机器进行修改。
【专利附图】
【附图说明】
[0006]图1为一传统EUV掩模结构的剖面图。
[0007]图2A为根据本发明绘制一 EUV掩模结构的剖面图。
[0008]图2B为根据本发明绘制一 EUV掩模空白结构的剖面图。
[0009]其中，附图标记说明如下:
[0010]10、15 ?基底
[0011]20、25?反射层
[0012]30、35?吸收层
[0013]45?缓冲层
[0014]55?导电涂层
[0015]100、200 ?EUV 掩模结构
【具体实施方式】
[0016]为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
[0017]在本说明书中，像是“在基底的上”、“在层上方”、或“在膜上”等词句，仅简单地表示与基层表面的相对位置关系，忽略中间层的存在。因此，这些词句不仅可以表示层与层的直接接触，也可以表示一或多个迭层的非接触状态。
[0018]图1显示一传统EUV掩模结构100的剖面图。在图1中，EUV掩模结构100包括一反射层20，形成于基底10上。一吸收图案30，对应于将形成在晶片上的图案，形成于反射层20上。对形成在晶片上的图案的性质来说，吸收图案30及反射层20的品质是很重要的。如果反射层20和/或吸收图案30有瑕疵，例如:吸收图案30具有不正确的形状或反射层包括无意间并入的杂质，则转移至晶片上的图案可能被扭曲而形成一个有瑕疵的晶片。因为吸收图案30形成于EUV掩模结构100的顶部，故有利对吸收层30的瑕疵检测及修复。瑕疵可以经由像是沉积工艺或蚀刻工艺而修复。然而，因反射层20位于吸收层30与基底10之间，因此很难检测其中的瑕疵，即使在检测到瑕疵之后，也很难进行修复。因此，如果EUV掩模结构的反射层中具有瑕疵，却没有在它被用来图案化晶片之前被辨认出来的话，将会生产出具有瑕疵的晶片，那么就需要再进行一个新的EUV掩模结构工艺及晶片图案化的循环。所以，无法辨认具有瑕疵的掩模结构将会增加循环时间并增加生产的制造成本。因此，需要发展出一种EUV掩模，其反射层20中的瑕疵可以被轻易的检测及修复。
[0019]参照图2，根据本发明所公开的一改良EUV掩模结构将在以下做详细的描述。了解的是，此处根据本发明所公开的掩模结构不只可用在EUVL，原则上也可用在所有投射光刻工艺中。
[0020]图2显示根据本发明所公开的EUV掩模结构200的侧面图。了解的是，为了便于示意说明，掩模结构200已被简化，且取决于实际需求，掩模结构200可包括额外的层或元件以提升其性能。
[0021]如图2所示，掩模结构200可包括一吸收层35，形成于基底15上；以及一反射层25，形成于吸收层上；其中反射层25具有一图案。因此，当光(像是EUV光)照射至掩模结构200上时，将有部分的光被图案化的反射层25反射，部分的光则根据图案被吸收层35所吸收。因此，当具有图案的反射光投射至晶片上之后，理想中相同的图案将会被转移至晶片上。
[0022]较佳地，基底15具有极佳的光滑度、平坦度，且对用来形成掩模空白(blank)结构或掩模结构的蚀刻剂或清洗液具有抵抗能力。较佳地，基底15可为一具有低热膨胀系数(coefficient of thermal expans1n;CTE)的基底。例如，基底 15 可具有一低于 3Oppb/K的热膨胀系数(CTE)(于22±3°C )。在一些实施例中，基底15可包括石英或二氧化硅。基底15的尺寸是根据掩模结构200的需要而适当地决定。吸收层35可包括TaN、TaBN,TaGeN、或TaBON。或者，也可利用其他合适的材料来形成吸收层35，只要所使用的材料可吸收入射的EUV光。
[0023]反射层25并未特别限定，只要其具有可作为掩模结构的反射层的特性，此掩模结构像是EUV掩模结构。反射层25可用来作为掩模结构所需的一个关键性质为高光反射率。在一较佳的实施例中，反射层25可为一图案化多层堆叠，其具有数次交替堆叠的相对高折射率层及相对低折射率层，以达到高光反射率。在更佳的实施例中，反射层25可为一图案化多层堆叠，其具有交替的硅层及钥层，其中钥层作为相对高折射率层，硅层作为相对低折射率层。然而，多层堆叠包括可交替使用的其他材料，像是钌/硅多层堆叠、钥/铍多层堆叠、钥化合物/硅化合物多层堆叠、硅/钥/钌多层堆叠、硅/钥/钌/钥多层堆叠、硅/钌/钥/钌多层堆叠等等。层的厚度及重复单元数目取决于多层堆叠材料及反射层25所需要的光反射率而适当的挑选。反射层25可具有一足以反射EUV光的厚度。例如，反射层25可具有280-350纳米的厚度。
[0024]缓冲层45可视需要形成于吸收层35及反射层25之间。在一些实施例中，缓冲层45可包括，但不限定于，二氧化硅、铬、或氮化铬。
[0025]在一些实施例中，掩模结构200尚可包括一导电涂层55，形成于基底15的一背侧上，以允许静电的夹持(electrostatic chucking)。导电涂层55可包括铬、氮化铬、或其他合适的材料。
[0026]大致上，任何本领域技术人员所熟知的合适方法都可用以形成掩模结构200。例如，吸收层35、缓冲层45、与反射层25等多层可首先依上述顺序沉积在基底15上，以产生图2B所示的结构。图2B所示的结构可作为一掩模空白(blank)结构。然后，可图案化反射层25以形成掩模结构200。了解的是，可进行其他的步骤并形成掩模结构200的额外层。
[0027]图2B中的反射层25可通过一沉积工艺及随后的图案化工艺而形成。在一些实施例中，沉积工艺可包括，但不限定于，物理气相沉积、化学气相沉积、离子束沉积、原子层沉积、或前述的组合。例如，美国专利号U.S.Pat.N0.7326502公开将离子束沉积及原子层沉积结合，以在基底上沉积薄膜多层结构的方法，可用来形成反射层25，在此并入全文作为参考。在一些实施例中，图案化工艺可包括传统的光刻工艺及蚀刻工艺。
[0028]相较于图1所示的传统EUV掩模结构100，图2A中掩模结构200的吸收层及反射层相对于基底的位置是颠倒的。将反射层25置于顶部，使得对瑕疵的检测及修复比起传统EUV掩模结构变得更容易。虽然现在较难对位于反射层25及基底15之间的吸收层进行瑕疵检测及修复，但是相较于反射层中的瑕疵，吸收层中的瑕疵对于晶片上图案的不利影响较小，因为吸收层只吸收但不反射入射光，因此这些瑕疵可被忽略。
[0029]因此，本发明在此描述的掩模结构提供许多优点。其中一个优点包括，较容易对反射层进行瑕疵检测及修复，使得循环时间及制造成本得以降低。另一个优点包括与现存技术的兼容性，因此根据本发明制造掩模结构时，极少或几乎不用对工艺及机器进行修改。
[0030]虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
【权利要求】
1.一种掩模结构,包括: 一基底; 一吸收层，形成于该基底上；以及 一图案化的反射层，形成于该吸收层上。
2.如权利要求1所述的掩模结构，其中该基底包括石英或二氧化硅。
3.如权利要求1所述的掩模结构，其中该反射层为一图案化多层堆叠，其具有一相对高折射率材料及一相对低折射率材料的交替层。
4.如权利要求3所述的掩模结构,其中该多层堆叠包括一钌/娃多层堆叠、一钥/铍多层堆叠、一钥化合物/硅化合物多层堆叠、一硅/钥/钌多层堆叠、一硅/钥/钌/钥多层堆叠、或一硅/钌/钥/钌多层堆叠。
5.如权利要求1所述的掩模结构，还包括一缓冲层，位于该吸收层及该反射层之间。
6.如权利要求5所述的掩模结构，其中该缓冲层包括二氧化硅、铬、或氮化铬。
7.如权利要求1所述的掩模结构，还包括一导电涂层，形成于该基底的一背侧上。
8.如权利要求7所述的掩模结构，其中该导电涂层包括铬、或氮化铬。
9.如权利要求1项所述的掩模结构，其中该吸收层包括TaN、TaBN,TaGeN、或TaBON。
【文档编号】G03F1/24GK104049454SQ201310185789
【公开日】2014年9月17日 申请日期:2013年5月17日 优先权日:2013年3月13日
【发明者】倪玉梅, 黄浚彦, 范倍诚 申请人:南亚科技股份有限公司