阵列基板及其制造方法和显示装置制造方法
【专利摘要】本发明提供一种阵列基板，所述阵列基板包括多行栅线和多列数据线，所述多行栅线和多列数据线互相交叉将所述阵列基板划分成多个像素单元，所述像素单元包括薄膜晶体管、像素电极和与所述像素电极对应的公共电极，其中，在每行所述像素单元中，所述公共电极与限定该行像素单元的相邻两行所述栅线中的上一行相连，所述像素电极与限定该行像素单元的相邻两行所述栅线中的下一行相连。本发明还提供一种包括所述阵列基板的显示装置和所述阵列基板的制造方法。在本发明所提供的阵列基板中，公共电极与栅线相连，可以利用栅线为公共电极供电，从而省略了为公共电极供电的公共电极线，降低了阵列基板上配线部所占的面积，从而提高了阵列基板的开口率。
【专利说明】阵列基板及其制造方法和显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，具体地，涉及一种阵列基板、包括所述阵列基板的显示装置和所述阵列基板的制造方法。
【背景技术】
[0002]显示装置的阵列基板包括多条公共电极线、多条栅线和多条数据线，该多条栅线和多条数据线互相交叉将所述阵列基板划分成多个像素单元，每个所述像素单元内均设置有薄膜晶体管、像素电极和与该像素电极对应的公共电极，公共电极线与公共电极相连，以为该公共电极供电。
[0003]阵列基板的开口率指除去每一个像素单元的配线部(包括栅线、数据线和公共电极线)和薄膜晶体管(通常采用黑色矩阵隐藏)后的光线通过部分的面积和每一个像素整体的面积之间的比例(即，有效的透光区域与全部面积的比例)。开口率越高，光线通过的效率越闻。
[0004]随着对高清显示装置的需求日益增大，如何提高像素的开口率成为本领域亟待解决的技术问题。
【发明内容】
[0005]本发明的目的在于提供一种阵列基板、包括所述阵列基板的显示装置和所述阵列基板的制造方法，所述阵列基板具有较大的开口率。
[0006]为了实现上述目的，作为本发明的一个方面，提供一种阵列基板，所述阵列基板包括多行栅线和多列数据线，所述多行栅线和多列数据线互相交叉将所述阵列基板划分成多个像素单元，所述像素单元包括薄膜晶体管、像素电极和与所述像素电极对应的公共电极，其中，在每行所述像素单元中，所述公共电极与限定该行像素单元的相邻两行所述栅线中的上一行相连，所述像素电极与限定该行像素单元的相邻两行所述栅线中的下一行相连。
[0007]优选地，所述公共电极的一部分和与所述公共电极相连的栅线的至少一部分搭接。
[0008]优选地，所述公共电极位于与所述公共电极相连的栅线上方。
[0009]优选地，所述公共电极位于所述像素电极和所述栅线的上方，所述公共电极通过第一过孔和与所述公共电极相连的栅线相连。
[0010]优选地，所述阵列基板包括栅绝缘层，所述栅绝缘层至少覆盖所述栅线以及所述公共电极和与所述栅线相连的部分。
[0011]作为本发明的另一个方面，提供一种显示装置，所述显示装置包括阵列基板，其中，所述阵列基板为本发明所提供的上述阵列基板。
[0012]优选地，所述显示装置包括栅极驱动器和源极驱动器，所述栅线与所述栅极驱动器电连接，所述数据线与所述源极驱动器电连接，所述栅极驱动器提供的低电平与所述源极驱动器提供的电平之间的差值在-4.5V至4.5V之间。[0013]作为本发明的再一个方面，提供一种阵列基板的制造方法，所述阵列基板包括多行栅线和多列数据线，所述多行栅线和多列数据线互相交叉将所述阵列基板划分成多个像素单元，每个所述像素单元都包括薄膜晶体管、像素电极和与所述像素电极对应的公共电极，其中，所述制造方法包括:
[0014]形成包括栅线的图形；和
[0015]形成包括公共电极的图形；和
[0016]形成包括像素电极的图形，以使得每行所述像素单元中，所述公共电极与限定该行像素单元的相邻两行所述栅线中的上一行相连，所述像素电极与限定该行像素单元的相邻两行所述栅线中的下一行相连。
[0017]优选地，所述形成包括栅线的图形的步骤在所述形成包括公共电极的图形的步骤之前进行，以使所述公共电极位于与所述公共电极相连的栅线上方。
[0018]优选地，所述公共电极的一部分和与所述公共电极相连的栅线的至少一部分搭接。
[0019]优选地，所述形成包括栅线的图形的步骤和所述形成包括像素电极的图形的步骤同时进行，所述制造方法还包括:
[0020]形成第一过孔，所述第一过孔穿过所述薄膜晶体管的钝化层和所述薄膜晶体管的栅绝缘层到达所述栅线；
[0021]进行所述形成包括公共电极的图形的步骤，使所述公共电极通过所述第一过孔与所述栅线相连。
[0022]在本发明所提供的阵列基板中，公共电极与栅线相连，可以利用栅线为公共电极供电，从而省略了为公共电极供电的公共电极线，降低了阵列基板上配线部所占的面积，从而提高了阵列基板的开口率。此外，省略公共电极线还可以降低制造阵列基板时所需的金属总量，降低了阵列基板的成本。
【专利附图】
【附图说明】
[0023]附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本发明，但并不构成对本发明的限制。在附图中:
[0024]图1 (a)至图1 (f)是展示本发明所提供的一种实施方式的阵列基板的制造方法的图解，其中，图1 (f)中所示的是本发明所提供的阵列基板；
[0025]图2是展示本发明所提供的一种实施方式的阵列基板的制造方法的流程图；
[0026]图3是展示本发明所提供的另一种实施方式的阵列基板的制造方法的流程图；
[0027]图4是图1 (f)中所示的阵列基板的A-A剖视图；
[0028]图5是本发明所提供的另一种实施方式的阵列基板的剖视图。
[0029]附图标记说明
[0030]10:栅线11:栅极
[0031]20:公共电极21:第一过孔
[0032]30:栅绝缘层40:数据线
[0033]50:有源层 60:源极
[0034]70:漏极71:第二过孔[0035]80:钝化层 90:像素电极
[0036]91:第三过孔
【具体实施方式】
[0037]以下结合附图对本发明的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本发明，并不用于限制本发明。
[0038]作为本发明的一个方面，如图1 (f)、图4和图5所示，提供一种阵列基板，该阵列基板包括多行栅线10和多列数据线40，多行栅线10和多列数据线40互相交叉将所述阵列基板划分成多个像素单元，每个所述像素单元内均设置有薄膜晶体管、像素电极90和与该像素电极90对应的公共电极20，其中，在每行像素单元中，公共电极20与限定该行像素单元的相邻两行栅线中的上一行相连，像素电极90分别与限定该行像素单元的相邻两行栅线中的下一行相连。例如，如图1 (f)中所示，相邻的第N-1行栅线和第N行栅线共同限定了第K行像素单元，公共电极与第N-1行栅线相连，像素电极与第N行栅线相连。
[0039]如上所述，公共电极20与栅线10相连，可以利用栅线10为公共电极20供电，从而省略了为公共电极20供电的公共电极线，降低了阵列基板上配线部所占的面积，从而提高了阵列基板的开口率。
[0040]此外，省略公共电极线还可以降低制造阵列基板时所需的金属总量，降低了阵列基板的成本。
[0041]容易理解的是，像素电极90并非直接与栅线相连，而是通过薄膜晶体管与栅线相连。具体地，栅线10与薄膜晶体管的栅极11 一体成型，薄膜晶体管的有源层通过栅绝缘层与栅极11相连，薄膜晶体管的漏极形成在薄膜晶体管的有源层上，而像素电极与薄膜晶体管的漏极相连，因此，像素电极通过薄膜晶体管与栅线相连。
[0042]应当理解的是，所述阵列基板上的多个像素单元根据多条栅线和多条数据线分为多行和多列，为了使阵列基板的结构更加简单，并使所述阵列基板更易于加工，优选地，位于同一行的公共电极20连接在同一条栅线10上。
[0043]在本发明所提供的阵列基板中，相邻两行栅线10限定同一行像素单元。由于在每个像素单元中，施加在像素电极90的电压与施加在公共电极20上的电压是不同的，因此，在同一个像素单元中，像素电极90和公共电极20分别与不同的栅线相连。例如，如图1
(b)和图1 (f)所示，第K行像素单元中，公共电极20与第N-1行栅线电连接，而像素电极90与第N行栅线连接。应当理解的是，此处所述的像素电极90与第N行栅线连接指的是，像素电极90通过薄膜晶体管的漏极和栅极与第N行栅线连接。
[0044]在对第N行栅线进行扫描时，设置在该第N行栅线上的薄膜晶体管打开，数据线40为像素电极90提供第一电压，而此时第N-1行栅线上的电压为第二电压，从而为公共电极20提供第二电压。当利用本发明所提供的阵列基板的显示装置为液晶显示器时，第一电压和第二电压之间的电压差应当可以驱动液晶分子转动；当利用本发明所提供的阵列基板的显示装置为电致变色显示器时，第一电压和第二电源支架内的电压差应当可以驱动电致变色材料变色。
[0045]在本发明中，对薄膜晶体管的结构没有特殊的限制，例如，所述薄膜晶体管可以具有顶栅结构，也可以具有底栅结构。在图1(f)、图4和图5中所示的实施方式中，所述薄膜晶体管具有底栅结构。即，薄膜晶体管的栅极11位于该薄膜晶体管的有源层50下方。众所周知的是，栅极11与栅线一体成型，即，在形成栅线10的同时形成栅极11。
[0046]实现像素电极与栅线电连接的方式在本领域中是众所周知的，例如，在图1 (a)至图1 (f)中所提供的实施方式中，像素电极90通过薄膜晶体管与栅线电连接。
[0047]在本发明所提供的阵列基板中，可以通过多种实施方式将公共电极与栅线电连接，例如，如图1 (b)和图4中所示，可以将公共电极20与栅线10直接搭接，S卩，公共电极20的一部分与栅线10的至少一部分搭接。将公共电极20与栅线10直接搭接的优点在于，可以减少寄生电阻的产生。在图4中所示的实施方式中，像素电极90可以位于公共电极20的上方。
[0048]在本发明中，对栅线10与公共电极20之间在阵列基板的厚度方向的相对位置关系并没有特殊限定，例如，可以将公共电极20设置在栅线10的下方，或者如图1 (a)至图1Cf)以及图4和图5中所示，可以将公共基板20设置在栅线10的上方。应当理解的是，此处所述的“上、下”均是指图4和图5中的上下方向。
[0049]为了将所述薄膜晶体管的栅极11与有源层绝缘隔开，所述阵列基板可以包括栅绝缘层30，该栅绝缘层30至少覆盖栅线10以及公共电极20与栅线10相连的部分。在本发明所提供的实施方式中，为了节约材料，栅绝缘层30只覆盖了栅线10以及公共电极20与栅线10相连的部分。但是，在其他实施方式中，栅绝缘层30可以覆盖整个基板。
[0050]当然，也可以采用其他方式将公共电极20与栅线10电连接，例如，可以通过设置第一过孔21的方式将公共电极20与栅线电连接(如图5所示)，只要可以利用栅线10为公共电极20供电即可。在这种情况中，公共电极20可以位于像素电极90的上方。第一过孔21穿过所述薄膜晶体管的钝化层80和栅绝缘层30到达栅线10。
[0051]具体地，如图5中所示，像素电极90和栅线10位于同一层，像素电极90和栅线10的上方设置有栅绝缘层30，栅绝缘层30上设置有薄膜晶体管的有源层50源极和漏极70，漏极70通过第二过孔71与像素电极90相连，漏极70的上方设置有钝化层80，公共电极20位于像素电极90的上方，第一过孔21穿过钝化层80和栅绝缘层30到达栅线10，公共电极20通过第一过孔21与栅线10相连。
[0052]作为本发明的另一个方面，提供一种显示装置，该显示装置包括阵列基板，其中，该阵列基板为本发明所提供的上述阵列基板。
[0053]由于所述阵列基板具有较大的开口率，因此，本发明所提供的显示装置具有较清晰的显示效果。
[0054]相应地，本发明所述的显示装置包括栅极驱动器和源极驱动器，栅线10与所述栅极驱动器电连接，数据线40与所述源极驱动器电连接。因此，栅极驱动器直接为公共电极供电，省略了额外的为公共电极供电的电路结构，从而进一步简化了所述显示装置的结构。
[0055]在本发明中，对显示装置的类型并没有特殊的限制，例如，所述显示装置可以是液晶显示装置，也可以是电致变色显示装置等。当所述显示装置为液晶显示装置时，为了为显示装置中的液晶提供驱动电压，优选地，所述栅极驱动器提供的负电压VGL与所述源极驱动器提供的电压之间的差值在-4.5V至4.5V之间。即，当所述栅极驱动器提供的低电平负电压为-5V时，源极驱动器提供的电压可以在-0.5V?-9.5V之间选择。
[0056]下面结合图1 (f)描述本发明所提供的显示装置的驱动原理。如图1 (f)中所示，第N行栅线10可以将第K行像素单元的薄膜晶体管打开，从而为第K行像素单元充电，第N+1行栅线可以将第K+1行像素单元的薄膜晶体管打开，从而为第K+1行像素单元充电。当为第K行像素单元充电时，除了第N行栅线的电压为高电压VGH外，其他栅线的电压均为低电压VGL ;第K行像素单元中公共电极的电压等于第N-1行中栅线的电压，即，低电压VGL。第N行栅线的电压为高电压VGH，可以打开薄膜晶体管，所述源极驱动器为像素电极进行充电。充电完毕后，施加给液晶上的电压(像素电极和公共电极间的电压差)维持直至下一帧本行像素单元再次充电。
[0057]在利用所述显示装置进行显示时，每个像素单元显示的内容都不能突变，这就要求像素电容(由像素电极和公共电极形成)及存储在像素电容两端压差不能突变。在本发明所提供的显示装置中，当第K行像素单元充电时，第K+1行像素单元受到如下影响:第K+1行公共电极的电压随第N行栅线的电压变化，由低电压VGL变为高电压VGH，但是只有在第N行栅线的电压变化时，第K+1行的像素单元才会受到影响，并且由于电容的特性(即，电容两端的电压发生变化时发生充电或放电过程，但此过程需要一定的时间)，而栅线上的高电压持续时间极短，电容尚未来得及放电，或者放电量极小，可以忽略不计，因此，即便像素单元的像素电容两端压差发生扰动也只扰动极短的时间，大部分时间，像素电容压差是不扰动的。以1366X768的分辨率为例，不扰动时间与扰动时间的比值为767:1，因此，对像素的显示影像可以忽略。
[0058]如图1 (a)至图1 (f)和2中所示，作为本发明的再一个方面，还提供一种阵列基板的制造方法，该阵列基板包括多行栅线10和多列数据线40，该多行栅线10和多列数据线40互相交叉将所述阵列基板划分成多个像素单元，每个所述像素单元都包括薄膜晶体管、像素电极90和与该像素电极90对应的公共电极20，其中，如图1 (a)、图1 (b)、图1 (f)和图2所示，所述制造方法包括:
[0059]形成包括栅线10的图形(如图1 (a)所示)；和
[0060]形成包括公共电极20的图形(如图1 (b)所示)；和
[0061]形成包括像素电极90的图形(如图1 (f)所示)，以使得在每行像素单元中，公共电极20与限定该行像素单元的相邻两行栅线中的上一行相连，像素电极90与限定该行像素单元的相邻两行栅线10中的下一行相连。
[0062]如上文中所述，将公共电极20与栅线10相连，从而利用栅线10为公共电极20提供电压可以省去公共电极线，节约了金属的用量，降低了阵列基板的成本。并且减少了阵列基板上配线，提高了阵列基板的开口率。
[0063]容易理解的是，在本发明所提供的制造方法还在形成包括栅线的图形之前进行的提供基板的步骤，栅线、公共电极、像素电极、数据线、薄膜晶体管都设置在基板上。
[0064]在本发明中，对各个步骤的先后顺序并没特殊限定，可以根据所需的阵列基板的具体结构来决定上述各个步骤的顺序。例如，在本发明所提供的【具体实施方式】中，栅线10直接形成在基板上，公共电极20位于与该公共电极相连的栅线的上方，像素电极90位于公共电极20的上方，在这种实施方式中，可以一次进行所述形成包括栅线的图形的步骤、所述形成包括公共电极的图形的步骤和所述形成包括像素电极的图形的步骤。
[0065]可以利用mask工艺进行所述形成包括栅极的图形的步骤、所述形成包括公共电极的图形的步骤和所述形成包括像素电极的图形的步骤。例如，所述形成包括栅极的图形的步骤可以包括首先形成栅极的金属的膜层，然后通过构图工艺形成包括栅线10的图形。
[0066]可以通过沉积、涂敷、溅射等多种方式形成所述“形成栅极的金属的膜层”。
[0067]构图工艺包括光刻胶涂敷、曝光、显影、刻蚀和光刻胶剥离等工艺。
[0068]当然，也可以采用打印、印刷等其他方式形成在基板上形成包括栅线的图形。
[0069]实施形成包括公共电极的图形的步骤的工艺与实施所述形成包括栅极的图形的步骤的工艺类似，这里不再赘述。
[0070]应当理解的是，在所述形成包括栅极的图形的步骤中形成的包括栅线10的图形还包括薄膜晶体管的栅极11。
[0071]如上文中所述，可以通过多种方式将公共电极20与栅线10相连，例如，为了降低寄生电阻简化制造工艺，可以将公共电极20的一部分和与该公共电极20相连的栅线10的至少一部分搭接(如图4所示)。栅线10直接形成在公共电极20上之后，栅线10直接与公共电极相连，无需第一过孔，因此简化了所述阵列基板的制造工艺。或者，可以先形成公共电极20，再形成栅线10，只要确保栅线10的至少一部分与公共电极20的一部分搭接即可。
[0072]在上述实施方式中，如图1 (d)至图1 (f)以及图2所示，在形成包括有源层50的图形的步骤之后，可以进行如下步骤:
[0073]形成包括数据线40和所述薄膜晶体管的源极60和漏极70的图形；
[0074]形成钝化层80，该钝化层80可以覆盖整个基板；
[0075]形成第三过孔91，该第三过孔91穿过钝化层80到达漏极70。
[0076]在本发明所提供的附图中，像素电极90位于最上层，因此，最后进行所述形成包括像素电极的图形的步骤。形成包括像素电极90的图形，像素电极90通过所述第三过孔91与漏极70连接。
[0077]为了将薄膜晶体管的有源层50和栅极11隔开，如图1 (C)所示，所述制造方法还包括:形成栅绝缘层30，该栅绝缘层30至少覆盖栅线10和公共电极20上与栅线10相连的部分。
[0078]同样如图1 (C)所示，在具有底栅结构的薄膜晶体管中，所述制造方法还可以包括在形成栅绝缘层30之后进行的:形成包括有源层50的图形。容易理解的是，该有源层50形成在栅绝缘层30上。
[0079]或者，作为本发明的另一种实施方式，可以通过第一过孔21将公共电极与栅线10相连(如图5所示)。在这种情况中，如图3所示，所述形成包括栅线10的图形的步骤和所述形成包括像素电极90的图形的步骤同时进行，所述制造方法包括:
[0080]形成第一过孔21，该第一过孔21穿过所述薄膜晶体管的钝化层80和所述薄膜晶体管的栅绝缘层30到达栅线10 ；
[0081]进行所述形成包括公共电极20的图形的步骤，使公共电极20通过第一过孔21与栅线10相连。
[0082]应当理解的是，所述薄膜晶体管包括与栅线10形成为一体的栅极11、有源层50、位于栅极11和有源层50之间的栅绝缘层30、与有源层50相连的源极和漏极70。公共电极20依次穿过钝化层80和栅绝缘层30与栅线10相连。
[0083]具体地，在所述形成第一过孔21的步骤之前，本发明所提供的制造方法还可以包括以下步骤:[0084]形成栅绝缘层30，该栅绝缘层至少覆盖栅线10 ；
[0085]形成包括所述薄膜晶体管的有源层50的图形；
[0086]形成第二过孔71，该第二过孔71穿过栅绝缘层30到达像素电极90 ；
[0087]形成包括数据线40和所述薄膜晶体管的源极和所述薄膜晶体管的漏极70的图形，使得所述薄膜晶体管的漏极70通过第二过孔71与像素电极90相连；
[0088]形成钝化层80，所述形成钝化层80的步骤在所述形成包括所述薄膜晶体管的源极和所述薄膜晶体管的漏极70的图形之后进行。
[0089]在制造图5中所示的阵列基板的制造方法中，在形成栅线10和像素电极90之前的提供基板的步骤，栅线10、薄膜晶体管、数据线40、像素电极90和公共电极20均设置在基板上。
[0090]如上文中所述，作为本发明的一种实施方式，所述薄膜晶体管可以具有底栅结构，当然，所述薄膜晶体管也可以具有顶栅结构。当然，在具有顶栅结构的薄膜晶体管中，有源层形成在栅绝缘层的下方。
[0091]实施形成包括数据线40和所述薄膜晶体管的源极60和漏极70的图形的步骤和实施形成包括像素电极的图形的步骤的具体工艺与实施形成包括栅线的图形的步骤的具体工艺类似，这里不再赘述。
[0092]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【权利要求】
1.一种阵列基板，所述阵列基板包括多行栅线和多列数据线，所述多行栅线和多列数据线互相交叉将所述阵列基板划分成多个像素单元，所述像素单元包括薄膜晶体管、像素电极和与所述像素电极对应的公共电极，其特征在于，在每行所述像素单元中，所述公共电极与限定该行像素单元的相邻两行所述栅线中的上一行相连，所述像素电极与限定该行像素单元的相邻两行所述栅线中的下一行相连。
2.根据权利要求1所述的阵列基板，其特征在于，所述公共电极的一部分和与所述公共电极相连的栅线的至少一部分搭接。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述公共电极位于与所述公共电极相连的栅线上方。
4.根据权利要求1所述的阵列基板，其特征在于，所述公共电极位于所述像素电极和所述栅线的上方，所述公共电极通过第一过孔和与所述公共电极相连的栅线相连。
5.一种显示装置，所述显示装置包括阵列基板，其特征在于，所述阵列基板为权利要求1至4中任意一项所述的阵列基板。
6.根据权利要求5所述的显示装置，其特征在于，所述显示装置包括栅极驱动器和源极驱动器，所述栅线与所述栅极驱动器电连接，所述数据线与所述源极驱动器电连接，所述栅极驱动器提供的低电平与所述源极驱动器提供的电平之间的差值在-4.5V至4.5V之间。
7.—种阵列基板的制造方法，所述阵列基板包括多行栅线和多列数据线，所述多行栅线和多列数据线互相交叉将所述阵列基板划分成多个像素单元，每个所述像素单元都包括薄膜晶体管、像素电极和与所述像素电极对应的公共电极，其特征在于，所述制造方法包括: 形成包括栅线的图形；和 形成包括公共电极的图形；和 形成包括像素电极的图形，以使得每行所述像素单元中，所述公共电极与限定该行像素单元的相邻两行所述栅线中的上一行相连，所述像素电极与限定该行像素单元的相邻两行所述栅线中的下一行相连。
8.根据权利要求7所述的制造方法，其特征在于，所述形成包括栅线的图形的步骤在所述形成包括公共电极的图形的步骤之前进行，以使所述公共电极位于与所述公共电极相连的栅线上方。
9.根据权利要求7或8所述的制造方法，其特征在于，所述公共电极的一部分和与所述公共电极相连的栅线的至少一部分搭接。
10.根据权利要求7所述的制造方法，其特征在于，所述形成包括栅线的图形的步骤和所述形成包括像素电极的图形的步骤同时进行，所述制造方法还包括: 形成第一过孔，所述第一过孔穿过所述薄膜晶体管的钝化层和所述薄膜晶体管的栅绝缘层到达所述栅线； 进行所述形成包括公共电极的图形的步骤，使所述公共电极通过所述第一过孔与所述栅线相连。
【文档编号】G02F1/1343GK103472635SQ201310401531
【公开日】2013年12月25日 申请日期:2013年9月5日 优先权日:2013年9月5日
【发明者】刘荣铖 申请人:合肥京东方光电科技有限公司, 京东方科技集团股份有限公司