显示基板及其制造方法和显示装置与流程

本发明涉及显示技术领域，特别涉及一种显示基板及其制造方法和

显示装置。

背景技术：

随着显示技术的发展，低温多晶硅技术(lowtemperaturepoly-silicon，简称ltps)的应用也越来越广泛。

在ltps显示基板的结构中，衬底基板和有源层之间需要设置缓冲层。缓冲层可包括sinx层和sio2层。其中，有源层的材料为多晶硅。

但是，现有技术中的缓冲层存在如下问题：在制造有源层的工艺过程中，需要对非晶硅(a-si)进行晶化处理以形成多晶硅(p-si)，由于缓冲层中的sinx层和sio2层的导热系数均较高，因此缓冲层的保温效果较差，导致对非晶硅进行晶化处理后的保温时间较短，形成的晶粒尺寸较小，晶界较多，从而增大了薄膜晶体管导通时的漏电流，进而导致薄膜晶体管的阈值电压不稳定，降低了薄膜晶体管的电性能。

技术实现要素：

本发明提供一种显示基板及其制造方法和显示装置，用于提高薄膜晶体管的电性能。

为实现上述目的，本发明提供了一种显示基板，包括衬底基板和位于衬底基板之上的缓冲层，所述缓冲层包括第一子缓冲层和第二子缓冲层，所述第一子缓冲层位于所述衬底基板之上，所述第二子缓冲层上设置有薄膜晶体管；

所述缓冲层还包括位于所述第一子缓冲层和所述第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，一层所述第三子缓冲层与所述第一子缓冲层相邻层设置，一层所述第四子缓冲层与所述第二子缓冲层相邻层设置，所述第三子缓冲层的导热系数小于所述第一子缓冲层的导热系数，所述第四子缓冲层的导热系数小于所述第二子缓冲层的导热系数。

可选地，所述第三子缓冲层的致密度小于所述第一子缓冲层的致密度。

可选地，所述第四子缓冲层的致密度小于所述第二子缓冲层的致密度。

可选地，所述第三子缓冲层的材料和所述第一子缓冲层的材料相同。

可选地，所述第四子缓冲层的材料和所述第二子缓冲层的材料相同。

可选地，所述缓冲层包括第一子缓冲层、第二子缓冲层和位于所述第一子缓冲层和所述第二子缓冲层之间的一层第三子缓冲层和一层第四子缓冲层。

可选地，所述缓冲层的厚度范围为至

为实现上述目的，本发明提供了一种显示装置，包括上述显示基板。

为实现上述目的，本发明提供了一种显示基板的制造方法，包括：

在衬底基板之上形成缓冲层，所述缓冲层包括第一子缓冲层、第二子缓冲层和位于所述第一子缓冲层和所述第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，一层所述第三子缓冲层与所述第一子缓冲层相邻层设置，一层所述第四子缓冲层与所述第二子缓冲层相邻层设置，所述第一子缓冲层位于所述衬底基板之上，所述第三子缓冲层的导热系数小于所述第一子缓冲层的导热系数，所述第四子缓冲层的导热系数小于所述第二子缓冲层的导热系数；

在所述第二子缓冲层上形成薄膜晶体管。

可选地，所述缓冲层包括第一子缓冲层、第二子缓冲层和位于所述第一子缓冲层和所述第二子缓冲层之间的一层第三子缓冲层和一层第四子缓冲层；所述在衬底基板之上形成缓冲层包括：

在所述衬底基板之上沉积所述第一子缓冲层；

在所述第一子缓冲层之上沉积所述第三子缓冲层；

在所述第三子缓冲层之上沉积所述第四子缓冲层；

在所述第四子缓冲层之上沉积所述第二子缓冲层。

本发明的有益效果：

本发明所提供的显示基板及其制造方法和显示装置的技术方案中，缓冲层包括第一子缓冲层、第二子缓冲层和位于第一子缓冲层和第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，第三子缓冲层的导热系数小于第一子缓冲层的导热系数，第四子缓冲层的导热系数小于第二子缓冲层的导热系数，通过增设第三子缓冲层和/或第四子缓冲层，提高了缓冲层的保温效果，延长了有源层制造过程中晶化处理的保温时间，使得结晶时形成的晶粒尺寸较大，晶界较多，从而降低了薄膜晶体管导通时的漏电流，提高了薄膜晶体管阈值电压的稳定性，提高了薄膜晶体管的电性能。

附图说明

图1为本发明实施例一提供的一种显示基板的结构示意图；

图2为本发明实施例三提供的一种显示基板的制造方法的流程图；

图3为实施例三中形成第一子缓冲层的示意图；

图4为实施例三中形成第三子缓冲层的示意图；

图5为实施例三中形成第四子缓冲层的示意图；

图6为实施例三中形成第二子缓冲层的示意图；

图7为实施例三中形成非晶硅膜层的示意图；

图8为实施例三中形成多晶硅膜层的示意图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的显示基板及其制造方法和显示装置进行详细描述。

图1为本发明实施例一提供的一种显示基板的结构示意图，如图1所示，该显示基板包括衬底基板1和位于衬底基板1之上的缓冲层2，缓冲层2包括第一子缓冲层21和第二子缓冲层22，第一子缓冲层21位于衬底基板1之上，第二子缓冲层22上设置有薄膜晶体管。

缓冲层2还包括位于第一子缓冲层21和第二子缓冲层22之间的至少一层第三子缓冲层23和/或至少一层第四子缓冲层24，一层第三子缓冲层23与第一子缓冲层21相邻层设置，一层第四子缓冲层24与第二子缓冲层22相邻层设置，第三子缓冲层23的导热系数小于第一子缓冲层21的导热系数，第四子缓冲层24的导热系数小于第二子缓冲层22的导热系数。

第一子缓冲层21和第二子缓冲层22之间可设置有至少一层第三子缓冲层23，或者，第一子缓冲层21和第二子缓冲层22之间可设置有至少一层第四子缓冲层24，或者，第一子缓冲层21和第二子缓冲层22之间可设置有至少一层第三子缓冲层23和至少一层第四子缓冲层24。

本实施例中，第一子缓冲层21和第二子缓冲层22之间可设置有至少一层第三子缓冲层23和至少一层第四子缓冲层24。优选地，第一子缓冲层21和第二子缓冲层22之间可设置有一层第三子缓冲层23和一层第四子缓冲层24。换言之，缓冲层2包括第一子缓冲层21、第二子缓冲层22和位于第一子缓冲层21和第二子缓冲层22之间的一层第三子缓冲层23和一层第四子缓冲层24。其中，第一子缓冲层21位于衬底基板1之上，第三子缓冲层23位于第一子缓冲层21之上，第四子缓冲层24位于第三子缓冲层23之上，第二子缓冲层22位于第四子缓冲层24之上。可选地，实际应用中，第一子缓冲层21和第二子缓冲层22之间可设置多层第三子缓冲层23，多层第三子缓冲层23的导热系数可以相同或者不同，但均需满足第三子缓冲层23的导热系数小于第一子缓冲层21的导热系数的要求，此种情况不再具体画出。可选地，在实际应用中，第一子缓冲层21和第二子缓冲层22之间可设置多层第四子缓冲层24，多层第四子缓冲层24的导热系数可以相同或者不同，但均需满足第四子缓冲层24的导热系数小于第二子缓冲层22的导热系数的要求，此种情况不再具体画出。

本实施例中，薄膜晶体管包括栅极、有源层和源漏极，其中，有源层位于第二子缓冲层22之上，源漏极位于有源层之上，栅极位于源漏极的上方，即该薄膜晶体管为顶栅结构的薄膜晶体管。在实际应用中薄膜晶体管还可以采用其他结构，此处不再一一列举。其中，栅极、有源层和源漏极在图1中均未示出。本实施例中，衬底基板1可以为玻璃基板。本实施例中，显示基板可以为ltps阵列基板。

本实施例中，第三子缓冲层23的致密度小于第一子缓冲层21的致密度；第四子缓冲层24的致密度小于第二子缓冲层22的致密度。

本实施例中，第一子缓冲层21可采用导热系数大且致密度高的材料制成，采用上述材料制成的第一子缓冲层21的膜质好。优选地，第一子缓冲层21的材料可以为sinx，采用sinx制成的第一子缓冲层21可有效阻挡衬底基板1中的杂质离子扩散。

本实施例中，第二子缓冲层22可采用导热系数大且致密度高的材料制成，采用上述材料制成的第二子缓冲层22的膜质好。优选地，第二子缓冲层21的材料可以为sio2，采用sio2制成第二子缓冲层22，可减小第二子缓冲层22与有源层接触的界面处的缺陷电荷以及第二子缓冲层22的体缺陷电荷。

本实施例中，第三子缓冲层23的导热系数小于第一子缓冲层21的导热系数，第三子缓冲层23的导热系数较小，因此第三子缓冲层23的保温效果较好，有效延长了有源层形成时对非晶硅进行晶化处理后低温多晶硅结晶过程中的保温时间。进一步地，第三子缓冲层23的致密度小于第一子缓冲层21的致密度，第三子缓冲层23的致密度较小，进一步提高了第三子缓冲层23的保温效果，从而进一步延长了有源层形成时对非晶硅进行晶化处理后低温多晶硅结晶过程中的保温时间。综上所述，与第一子缓冲层21相比，第三子缓冲层23的膜质较疏松。

优选地，第三子缓冲层23的材料和第一子缓冲层21的材料相同。本实施例中，第一子缓冲层21的材料为sinx，第三子缓冲层23的材料为sinx。

本实施例中，第四子缓冲层24的导热系数小于第二子缓冲层22的导热系数，第四子缓冲层24的导热系数较小，因此第二子缓冲层22的保温效果较好，有效延长了有源层形成时对非晶硅进行晶化处理后低温多晶硅结晶过程中的保温时间。进一步地，第四子缓冲层24的致密度小于第二子缓冲层22的致密度，第四子缓冲层24的致密度较小，进一步提高了第四子缓冲层24的保温效果，从而进一步延长了有源层形成时对非晶硅进行晶化处理后低温多晶硅结晶过程中的保温时间。综上所述，与第二子缓冲层22相比，第四子缓冲层24的膜质较疏松。优选地，第四子缓冲层24的材料和第二子缓冲层22的材料相同。本实施例中，第二子缓冲层21的材料为sio2，第四子缓冲层24的材料为sio2。

本实施例中，优选地，缓冲层2的厚度范围为至例如，第一子缓冲层21的厚度范围为至第三子缓冲层23的厚度范围为至第四子缓冲层24的厚度范围为至第二子缓冲层22的厚度范围为至缓冲层2采用上述厚度范围可保持合适的应力。

本实施例提供的显示基板的技术方案中，缓冲层包括第一子缓冲层、第二子缓冲层和位于第一子缓冲层和第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，第三子缓冲层的导热系数小于第一子缓冲层的导热系数，第四子缓冲层的导热系数小于第二子缓冲层的导热系数，通过增设第三子缓冲层和/或第四子缓冲层，提高了缓冲层的保温效果，延长了有源层制造过程中晶化处理的保温时间，使得结晶时形成的晶粒尺寸较大，晶界较多，从而降低了薄膜晶体管导通时的漏电流，提高了薄膜晶体管阈值电压的稳定性，提高了薄膜晶体管的电性能。

本发明实施例二提供了一种显示装置，该显示装置包括实施例一提供的显示基板。

本实施例中，显示装置还包括与显示基板相对设置的对置基板，其中，显示基板为阵列基板，对置基板为彩膜基板，显示基板和对置基板之间设置有液晶层。优选地，显示装置为ltps显示装置。

本实施例提供的显示装置的技术方案中，缓冲层包括第一子缓冲层、第二子缓冲层和位于第一子缓冲层和第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，第三子缓冲层的导热系数小于第一子缓冲层的导热系数，第四子缓冲层的导热系数小于第二子缓冲层的导热系数，通过增设第三子缓冲层和/或第四子缓冲层，提高了缓冲层的保温效果，延长了有源层制造过程中晶化处理的保温时间，使得结晶时形成的晶粒尺寸较大，晶界较多，从而降低了薄膜晶体管导通时的漏电流，提高了薄膜晶体管阈值电压的稳定性，提高了薄膜晶体管的电性能。

本发明实施例三提供了一种显示基板的制造方法，该方法包括：在衬底基板之上形成缓冲层，所述缓冲层包括第一子缓冲层、第二子缓冲层和位于所述第一子缓冲层和所述第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，一层所述第三子缓冲层与所述第一子缓冲层相邻层设置，一层所述第四子缓冲层与所述第二子缓冲层相邻层设置，所述第一子缓冲层位于所述衬底基板之上，所述第三子缓冲层的导热系数小于所述第一子缓冲层的导热系数，所述第四子缓冲层的导热系数小于所述第二子缓冲层的导热系数；在所述第二子缓冲层上形成薄膜晶体管。

下面通过一个具体的例子对实施例三中显示基板的制造方法进行详细描述，具体地，所述缓冲层包括第一子缓冲层、第二子缓冲层和位于所述第一子缓冲层和所述第二子缓冲层之间的一层第三子缓冲层和一层第四子缓冲层。图2为本发明实施例三提供的一种显示基板的制造方法的流程图，如图2所示，该方法包括：

步骤101、在所述衬底基板之上沉积所述第一子缓冲层。

图3为实施例三中形成第一子缓冲层的示意图，如图3所示，在衬底基板1之上沉积第一子缓冲层21。

对第一子缓冲层21的描述可参见上述实施例一，此处不再赘述。

步骤102、在第一子缓冲层之上沉积所述第三子缓冲层。

图4为实施例三中形成第三子缓冲层的示意图，如图4所示，在第一缓冲层21之上沉积第三子缓冲层23。

对第三子缓冲层23的描述可参见上述实施例一，此处不再赘述。

步骤103、在第三子缓冲层之上沉积第四子缓冲层。

图5为实施例三中形成第四子缓冲层的示意图，如图5所示，在第二子缓冲层22之上沉积第四子缓冲层24。

对第四子缓冲层24的描述可参见上述实施例一，此处不再赘述。

步骤104、在第四子缓冲层之上沉积第二子缓冲层。

图6为实施例三中形成第二子缓冲层的示意图，如图6所示，在第四子缓冲层24之上沉积第二子缓冲层22。

对第二子缓冲层22的描述可参见上述实施例一，此处不再赘述。

步骤105、在第二子缓冲层之上形成有源层。

具体地，本步骤可包括：

步骤1051、在第二子缓冲层之上沉积非晶硅膜层。

图7为实施例三中形成非晶硅膜层的示意图，如图7所示，在第二子缓冲层22之上沉积非晶硅膜层3。

步骤1052、对非晶硅膜层进行晶化处理形成多晶硅膜层。

图8为实施例三中形成多晶硅膜层的示意图，如图8所示，对非晶硅膜层3进行脱氢处理以及激光准分子退火处理形成多晶硅膜层4，该多晶硅膜层为低温多晶硅膜层。由于第三子缓冲层23和第四子缓冲层24的膜质较为疏松，使得缓冲层导热慢，保温效果好，从而延长了形成多晶硅膜层4的结晶过程中的保温时间，有利于多晶硅膜层4形成大尺寸晶粒。

步骤1053、对多晶硅膜层进行构图工艺形成有源层。

其中，构图工艺可包括光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离。

步骤106、在有源层上形成源漏极。

步骤107、在源漏极的上方形成栅极。

本实施例提供的显示基板的制造方法的技术方案中，缓冲层包括第一子缓冲层、第二子缓冲层和位于第一子缓冲层和第二子缓冲层之间的至少一层第三子缓冲层和/或至少一层第四子缓冲层，第三子缓冲层的导热系数小于第一子缓冲层的导热系数，第四子缓冲层的导热系数小于第二子缓冲层的导热系数，通过增设第三子缓冲层和/或第四子缓冲层，提高了缓冲层的保温效果，延长了有源层制造过程中晶化处理的保温时间，使得结晶时形成的晶粒尺寸较大，晶界较多，从而降低了薄膜晶体管导通时的漏电流，提高了薄膜晶体管阈值电压的稳定性，提高了薄膜晶体管的电性能。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。