专利名称：集成电路的测试装置的制作方法
技术领域：
本发明涉及集成电路领域，特别涉及一种集成电路的测试装置。
背景技术：
现场可编程门阵列(Field Programable Gate Array,FPGA)为在集成电路设计及芯片测试过程中经常用到的现场可编程门阵列器件，它具有集成度高、体积小、可重复下载配置的特点。设计者通过使用硬件描述语言，把想要构造的电路功能通过程序在上位机中进行设计输入、仿真，然后生成配置文件下载至FPGA中实现相应功能，电路级的设计可通过FPGA方便、快速地实现，同时FPGA又可以多次的重复下载配置以及在线修改，为专用集成电路的研发、芯片测试环节节省时间成本，降低了开发难度。因此基于FPGA的测试测试平台被专用集成电路研发人员及芯片测试测试人员广泛使用。目前，基于FPGA的测试验证平台分别针对各个细分领域，有超高速接口的原型验证板，也有大容量的原型验证板；其中，单片、双片以及多片的FPGA原型验证板产品都有很多。两片及两片以上的多片FPGA实验平台中大都是作为原型验证板而设计的，其中一片FPGA为主控FPGA，其他为从属FPGA，现有的实验平台中侧重于板上FPGA之间的相互连接，导致主控FPGA预留的用于用户I/O 口数量有限，导致在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试。
发明内容
鉴于此，本发明提供了一种的集成电路的测试装置，提供了大量用户接口，解决了主控FPGA预留的用于用户I/O 口数量有限，在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试的问题。为了实现上述目的，本发明采用了以下技术手段一种集成电路的测试装置，包括主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。优选的，所述从属FPGA包括一组或两组预设数量引脚的引脚单元。优选的，所述装置，还包括与所述引脚单元相连的接口单元，用于与待测集成电路子板可拆卸的相连。优选的，所述从属FPGA通过高速接口与所述主控模块相连。优选的,所述预设数量包括300。
优选的，所述主控模块包括主控FPGA，用于发送所述控制命令，接收所述测试数据；与所述主控FPGA相连的，用于向所述主控FPGA和所述从属FPGA提供配置文件的存储单兀；与所述主控FPGA相连的，用于向所述待测集成电路子板供电的子板电源。优选的，所述子板电源包括电流采集监控单元，用于对待测集成电路子板的工作电流进行检测，并将检测数据回传至主控FPGA。优选的，所述主控FPGA与所述从属FPGA共用一个JTAG配置文件下载通道，并通过System ACE配置下载方式下载所述配置文件。优选的，所述存储单元，还用于储存待测集成电路子板的测试数据。优选的，所述装置还包括用于与远程计算机进行通信的串口模块、USB模块和网口模块。本发明利用上述技术手段，得到以下有益效果本发明提供一种集成电路测试装置，本装置将待测集成电路子板与从属FPGA相连，因从属FPGA中除去与主控模块相连的引脚和自身的时钟引脚与电源引脚之外，还有大量的用户可配置引脚，可用于与待测集成电路子板相连，本装置利用从属FPGA传送主控模块发送的控制命令，待测集成电路子板依据控制命令进行测试，并将测试数据经从属FPGA回传至主控模块，从而实现对待测集成电路子板的测试，解决了导致主控FPGA预留的用于用户I/O 口数量有限，导致在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试的问题。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例公开的集成电路测试装置结构图；图2为本发明实施例公开的又一集成电路测试装置结构示意图；图3为本发明实施例公开的集成电路测试装置的从属FPGA的结构示意图；图4为本发明实施例公开的又一集成电路测试装置结构示意图；图5为本发明实施例公开的集成电路测试装置的主控模块的结构图结构示意图；图6为本发明实施例公开的集成电路测试装置的配置模块的结构示意图；图7为本发明实施例公开的集成电路测试装置中主控模块与DDR3SDRAM之间的结构示意图；图8为本发明实施例公开的集成电路测试装置中电流采集控制单元的结构示意图；图9为本发明实施例公开的集成电路测试装置中电源模块的结构示意图；图10为本发明实施例公开的集成电路测试装置中时钟模块的结构示意图11为本发明实施例公开的又一集成电路测试装置结构示意图；图12为本发明实施例公开的集成电路测试装置的USB模块的结构示意图；图13为本发明实施例公开的集成电路测试装置的串口模块的结构示意图；图14为本发明实施例公开的集成电路测试装置主要器件的PCB板布局示意图。
具体实施例方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如图1所示，本发明提供了一种集成电路的测试装置，包括主控模块100，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个与所述主控模块及待测的集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至所述主控模块的从属FPGA 200。本发明提供的集成电路检测装置，包括主控模块和从属FPGA，主控模块与从属FPGA通过全双工差分高速接口(Rocket Input/Output)相连，从属FPGA与待测集成电路子板相连，从属FPGA的数量可以为一个或者多个，其数量可随具体的使用情况而定，具体的，若主控模块有I个，则与主控模块相连的从属FPGA的数量最多有4个，当主控模块的数量有多个，而且各个主控模块之间无连接关系的情况下，若主控模块的数量有N个，则从属FPGA的数量最多可有4*N个，若各个主控模块之间有连接关系，则从属FPGA的数量随具体的电路情况而定。在主控模块的数量为一个情况下，若从属FPGA的数量为4个，则主控模块与从属FPGA的连接关系如图2所示，为了方便的详细的介绍本装置，本发明以下实施例中将以图2所示的连接关系为例，详细的介绍本装置的具体情况。基于本装置待测集成电路子板连接的情况下，集成电路子板为数字集成电路子板，本装置中主控模块运行嵌入式操作系统与测试程序，并依据程序的控制发送控制命令，控制命令的数量可为一个或多个，主控模块将不同的控制命令下发至对应的从属FPGA，从属FPGA接收与之对应的控制命令，并利用控制命令对待测集成电路子板进行测试，待测集成电路子板将测试数据回传至从属FPGA，从属FPGA再将测试数据回传到主控模块，主控模块对测试数据进行判断，从而完成对待测集成电路子板的测试过程。本发明提供一种集成电路测试装置，本装置将待测集成电路子板与从属FPGA相连，从属FPGA中除去必须与主控模块相连的引脚、自身的时钟引脚与电源引脚之外，所有用户可配置引脚均用于外扩接口及与待测集成电路子板相连，本装置利用从属FPGA传送主控模块发送的控制命令，待测集成电路子板依据控制命令进行测试，并将测试数据经从属FPGA回传至主控模块，实现对待测集成电路子板的测试，解决了导致主控FPGA预留的用于用户I/O 口数量有限，导致在集成电路的测试装置外接用户接口数量较多的集成电路子板时遇到了接口瓶颈，进一步导致难于对接口数量较多的集成电路子板进行测试的问题。当从属FPGA的数量为两个或者两个以上的时候，可以连接多个待测集成电路子板，可以实现将多个集成电路子板进行并行或串行测试的问题。
进一步的，如图3所示，所述从属FPGA 200包括，一组或两组预设数量引脚的引脚单元201，所述从属FPGA还包括与所述弓I脚单元相连的接口单元202，用于与待测集成电路子板可拆卸的相连。从属FPGA中除去与主控模块相连的引脚和自身的时钟与电源所用掉的引脚，还有大量的引脚是空闲的为用户提供的引脚，本装置可提取预设数量的引脚作为一组引脚单元，引脚单元的数量随着预设数量增加而减少，因从属FPGA提供出的引脚数量一定，大约为600多个，当预设数量的数值较大时，可提供的引脚单元的个数便减少。因不同的集成电路子板的引脚数量一般不同，但一般不会超过300个，因此引脚单元的数量最大值可为300，因当接口单元的引脚数量为300，即可满足不同的待测集成电路子板进行测试，而不会因为接口单元中引脚数量不够，导致对引脚数量较多的待测电路子板进行测试时，产生困难的情况。如图4所示，当引脚单元的预设数量为300时，每个从属FPGA最多可提供两组预设数量的引脚单元，I个主控模块最多与4个从属FPGA相连，所以当引脚单元的预设数量为300时，最多可以提供8个引脚单元，与引脚单元相对的接口单元最多也有8个，总共可以提供的接口数量为2400个，若将来生产的一个集成电路子板的引脚数量超过300甚至达到2000时，都可以采用本测试装置对待测集成电路子板进行测试，而不会因为接口瓶颈的问题限制待测集成电路子板与待测装置之间的连接。本装置将引脚单元与待测集成电路子板相连，为了使本装置可多次对不同的待测集成电路子板进行测试，本装置将从属FPGA引脚单元中的用户引脚通过接口单元将引脚引出，以便于待测集成电路子板通过接口单元与从属FPGA可拆卸的相连，接口单元可采用插件或杜邦线与待测集成电路子板相连；当需对其他待测集成电路子板进行测试时，仅需拆卸原集成电路子板，将需测试的集成电路子板进行可拆卸的连接即可。本装置中可将引脚单元的预设数量包括300，接口单元可选用的是SAMTEC公司的高密度、高可靠、高速的SEAM-50-02. 0-L-08-2-A-K-TR,该插件有8行，每行50个引脚，共计400个引脚，其中300个引脚用来与待测集成电路子板相连，其余100个引脚用于和电源、地进行转接。待测集成电路子板可通过接口单元可拆卸的连接，方便了测试过程中繁琐的引脚连接，从而节省了测试人员的工作量。引脚单元的引脚数量也可为其他数量，也可以随着用户的使用情况而定，在此不作限定。如图5所示，所述主控模块100包括主控FPGA 101，用于发送所述控制命令，接收所述测试数据；主控模块内部包括主控单元，主控单元为主控模块内部起主要作用的模块，主控单元可为FPGA、DSP、单片机等处理芯片，FPGA具有丰富的逻辑处理单元、大量可配置I/O接口、系统可重构等方面较其他处理芯片有较强的优势，因此在对集成电路子板进行测试时，主控模块内部的主控部分多采用FPGA，使用主控FPGA发送控制命令和接受测试数据。主控FPGA，可选用 Xilinx 公司的 XC5VFX100T-FF1136，从属 FPGA 可选用 Xilinx公司的 XC5VLX110T-FF1136，Xilinx XC5VFX100T-FF1136 拥有逻辑单元 102400 个，内嵌PowerPC440 内核 2 个，RocketI/0 16 个,用户 I/O (Input/Output) 680 个，芯片封装尺寸35x35 (mm)，XC5VLX110T-FF1136 拥有逻辑单元 110592 个，Rocket I/O 16 个，用户 I/O 680个，芯片尺寸35x35 (mm)，Rocketl/Ο模块是Xilinx特有的一种高速串行模块，提供高速的单路传输，速率可达到100Mb/s 6. 5Gb/s，并支持多种高速串行通信协议，每两个RocketI/O组成一组Rocket I/O对，它们共享高速串行时钟、复位控制、电源控制和动态重配置等许多重要资源，从而减少了资源占有的面积和功耗。如图5所示，主控模块包括与所述主控FPGA相连的，用于向所述主控FPGA和所述从属FPGA提供配置文件的存储单元102 ；在装置上电后，首先进行的是为主控FPGA和从属FPGA提供配置文件，本装置采用配置模块为主控FPGA和从属FPGA提供配置文件。如图6所示，配置模块300包括控制配置单元301和存储单元102，控制配置单元一端通过微处理器(Micro Processor Unit，MPU)接口 600与主控FPGA相连，一端与存储单元相连，主控FPGA和从属FPGA采用菊花链式的在方式相连，例如图6所示，本装置有一个主控FPGA和四个从属FPGA，在装置的配置文件下载的菊花链上，主控FPGA作为菊花链的链头与配置控制单元相连，其余四个从属FPGA在菊花链上依次连接在主控FPGA的后面，由菊花链上的最后一个从属FPGA连接回配置控制单元。本发明控制配置单元可为，用来作为存储单元的控制器以及存储单元与主控FPGA之间传输通道，存储单元用来存储配置文件，存储单元可存储不同的配置文件。具体的，本发明中所述主控FPGA与所述从属FPGA共用一个JTAG(Joint Test Action Group,联合测试行动小组)配置文件下载通道，并通过系统高级配置环境(System AdvancedConfiguration Environment, SystemACE)配置方式下载所述配置文件，System ACE 是Xilinx公司开发的，用以满足面向多个FPGA的系统对高效空间、预置、高密度配置需求的解决方案。本装置采用System ACE配置下载方式进行配置文件的下载，系统上电或复位后，根据控制配置单元的控制，选择存储单元中的相应地址的配置文件，将配置文件传输至对应的FPGA中，主控FPGA通过控制配置单元可通过微处理器(Micro Processor Unit,MPU)接口对存储单元进行读写操作。装置的存储模块有两部分，一部分为存储单元，本发明使用数据存储设备(CompactFlash，CF卡)作为存储单元，用来存储系统配置下载文件，同时作为普通存储介质来储存待测集成电路子板的测试数据。另一部分为随机存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory, DDR3 SDRAM),如图7所示，DDR3 SDRAM 700与主控FPGA相连，主要用来缓存主控FPGA的处理数据，使系统灵活高效地运行，其中主控FPGA向DDR3 SDRAM发送时钟信号CLK、地址信号ADDR及控制信号C0NTR，两者通过数据信号DATA进行信息交互。如图5所示，主控模块包括与所述主控FPGA相连的，用于向所述待测集成电路子板供电的子板电源103，所述子板电源包括电流采集监控单元800，用于对待测集成电路子板的工作电流进行检测，并将检测数据回传至主控FPGA。本装置通过接口单元为每个外接集成电路子板提供子板电源，子板电源包括多个独立的电源，每个子板电源中包括一组电流采集监控单元，用于检测子板的实时电流，将监测到的电流以电压形式传送给主控FPGA，经主控FPGA分析判断是否关断相应子板电源，保证了特殊情况下测试的完备性。如图8所示，电流采集监控单元800由电流检测放大器801、检流电阻802和模数转换器803组成，电源采集监控单元由MAXIM公司的低功耗、高边电流检测放大器(MAX4173)和TI公司的数模转换器(ADC121S101)组成，在MAX4173电流采集端通过连接检流电阻将被测电流转换为电压形式，再经过MAX4173芯片内部的放大器放大，以电压形式输出，经过ADC121S101转换为数字信号传送给主控FPGA，监测电流以电压形式传送给主控FPGA后，经主控FPGA分析判断是否关断相应子板电源。如图9所示，本装置中有多组电源模块900，外部输入电源经过多组非隔离式电源模块901 (Non-1solated Power Module)后转换为若干个具有大功率的电压输出，然后再经过多组线性低压差稳压器902 (Linear low dropoutregulator, Linear LD0)转换为多组稳定的电压输出。电源模块中包括两种电源芯片，一种为TI公司的非隔离式电源模块，这种非隔离式电源模块有很高的功率转换效率，能提供较大的电源功率，同时又方便调节输出范围，可供系统整体稳压电源使用或需要大功率的器件使用；另一种电源芯片是LinearLDO，相比于非隔离式电源模块，有更高的电源精度，但输出功率不会太大，适用于精密电路供电。根据本发明装置的需要，外部电源输入端选用12V/10A的电源(Power)供给，经过多组非隔离式电源模块后分别转换为5V、3. 3V、1. 5V、1. OV为系统提供整体稳压电源，同时有一部分再经过多组线性LDO后转换为3. 3V、2. 5V、1. 8V、1. 2V、1. 0V、0. 75V，为一些精密的电路系统供电。这里非隔离式电源模块选用TI公司的PTH08T240W以及PTH08T220W，LDO 选用 TI 公司的 TPS74401 及 TPS512300DRCT。如图10所示，本装置有三个时钟模块，第一个是有源晶振1001连接主控FPGA与从属FPGA的时钟输入脚作为系统时钟，可根据需要安装不同频率的有源晶振，第二个是EEPROM可编程时钟发生器1002，为板级器件提供单端时钟，为FPGA提供差分时钟信号，第三个是差分时钟发生器1003，用来给Rocket 1/0传输通道提供差分时钟驱动，具体的，本发明的系统中的三个时钟模块，有源晶振连接主控FPGA和从属FPGA时钟输入脚作为系统时钟，可根据需要安装100MHz或60MHz的有源晶振；采用EEPROM可编程时钟发生器IDT5V9885，为板级器件提供了 12MHz、25MHz、33MHz等单端时钟，12MHz可以为USB控制器提供时钟，25MHz给以太网收发器提供时钟，33MHz给控制配置器提供时钟，同时为主控FPGA和从属FPGA提供200MHz的差分时钟信号；还有一个时钟模块是用25MHz无源晶振，采用驱动差分时钟发生器ICS844021I产生的125MHz差分时钟，用来给Rocket 1/0传输通道提供差分时钟驱动。如图11所示，本装置还包括用于与远程计算机进行通信的用户1/0模块1101、串口模块1102、USB模块1103和网口模块1104。主控FPGA连接用户1/0模块、USB模块、串口模块、网口模块等外设接口模块，用户可方便地与远程系统平台进行信息交互。如图12所示，USB模块1103包括USB控制器1113和两个USB主机接口 1123，方便系统作为主机时与其他USB接口与设备进行数据传输，其中主控FPGA向USB控制器发送地址信号ADDR和控制信号C0NTR，并通过数据信号DATA与USB控制器进行数据交互。如图13所示，串口模块1102中有一个RS232 口可让系统与外界进行简单的数据传输，便于调试，而为节省板级空间，将RS232信号通过USB-UART (USB-UniversalAsynchronous Receiver/Transmitter,异步接收/发送装置)桥接控制器芯片1301转换为USB接口 1302。USB控制器芯片选用的是Cypress公司的CY7C67300，SB-UART桥接控制器芯片选用的是Silicon Lab公司的CP2103。如图14所示，为本装置包括主控FPGA和4个从属FPGA及8个接口单元主要器件的PCB布局，其中数字I表示的为主控FPGA，数字2表示的为从属FPGA，数字3表示的为接口单元，其中主控FPGA在系统平台中心位置，4片从属FPGA均匀、对称分布在主控FPGA的四周，每一片从属FPGA的两个接口单元相互垂直对称分布在相应从属FPGA的两侧。4片从属FPGA和8个接口单元组成了 4组结构相同的PCB布局，即I片从属FPGA加2个接口单元的组合单元，这四个组合单元以主控FPGA为中心，对称分布在主控FPGA的四周。上述布局既节省了板级空间，又对称美观，利于该装置的后期使用。本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
权利要求
1.一种集成电路的测试装置，其特征在于，包括 主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令； 至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。
2.如权利要求1所述的装置，其特征在于，所述从属FPGA包括 一组或两组预设数量引脚的引脚单元。
3.如权利要求1所述的装置，其特征在于，还包括 与所述引脚单元相连的接口单元，用于与待测集成电路子板可拆卸的相连。
4.如权利要求1所述的装置，其特征在于，所述从属FPGA通过高速接口与所述主控模块相连。
5.如权利要求2所述的装置，其特征在于，所述预设数量包括300。
6.如权利要求1所述的装置，其特征在于，所述主控模块包括 主控FPGA，用于发送所述控制命令，接收所述测试数据； 与所述主控FPGA相连的，用于向所述主控FPGA和所述从属FPGA提供配置文件的存储单元； 与所述主控FPGA相连的，用于向所述待测集成电路子板供电的子板电源。
7.如权利要求6所述的装置，其特征在于，所述子板电源包括 电流采集监控单元，用于对待测集成电路子板的工作电流进行检测，并将检测数据回传至主控FPGA。
8.如权利要求6所述的装置，其特征在于，所述主控FPGA与所述从属FPGA共用一个JTAG配置文件下载通道，并通过System ACE配置下载方式下载所述配置文件。
9.如权利要求6所述的装置，其特征在于，所述存储单元，还用于储存待测集成电路子板的测试数据。
10.如权利要求1所述的装置，其特征在于，还包括 用于与远程计算机进行通信的串口模块、USB模块和网口模块。
全文摘要
本发明提供一种集成电路的测试装置，包括主控模块，用于运行嵌入式操作系统与测试程序，并发送控制命令；至少一个，与所述主控模块及待测集成电路子板相连的，用于依据所述控制命令获取所述待测集成电路子板的测试数据，并将所述测试数据回传至和所述主控模块的从属FPGA。本装置将待测集成电路子板与从属FPGA相连，从属FPGA与主控模块通过高速接口相连，从属FPGA的引脚除去时钟引脚与电源引脚外，有大量可配置用户引脚，用于与待测集成电路子板相连，避免了主控FPGA直接连接集成电路子板方式，导致提供至用户的接口数量有限，而无法对引脚数量较多的集成电路子板进行测试的问题。
文档编号G01R31/28GK103064006SQ20121057691
公开日2013年4月24日 申请日期2012年12月26日 优先权日2012年12月26日
发明者谢朝辉, 赵明琦, 王德坤, 刘海南, 黑勇, 周玉梅 申请人:中国科学院微电子研究所