将测试结构集成到集成电路中的系统及方法

专利名称：：将测试结构集成到集成电路中的系统及方法
技术领域：
：本发明涉及在逐个部件(例如芯片)的基础上采集制造过程数据的领域，以及更具体地，涉及提供一种采集用来进行详细的产品分析的器件数据的方法，其中该产品分析被进一步用来调整制造过程。
背景技术：
：由于半导体制造复杂且精确的性质，所以关键是要保证生产线中的所有过程都符合所要求的规范。这保证了最高的产品产出率。为了保持生产线的健康状态(H0L)，监控制造过程并修正缺陷是关键的。某种测试在制造期间在线进行以实时调整制造过程，而其他测试则在制造之后进行。切口(kerf)测试是一种常见的测试并且给晶片上的一组单元片(die)提供有关过程、电压、及温度(PVT)的信息。其他测试包括1/0接收器/驱动器电平测试、性能筛选环形振荡器(PSR0)测试、以及MUX扫描测试(也称为“快速”(atspeed)测试)。切口测试的问题是它不提供特定于晶片上的每个单元片的详细的信息，并且此外，还不能提供有关每个芯片内的某些器件的电参数的信息；尤其是具有较小制造批量的定制设计、与标准器件不同的器件尺寸、以及其他的特定产品性质。由于在线测试是费时及昂贵的，因而重要的是在最短时间内进行充分的测试。一般地，通过采样一组切口进行测试以获得总体H0L测量结果。对于定制电路，例如专用集成电路(ASIC)，通过采样所进行的测试不提供晶片上每个单元片内的器件参数的精确评定。将器件参数保持在规范内对于提高产出率以及确保客户要求和交付期望得到满足是关键的。
发明内容基于以上所确定的问题，所需要的是一种用于准确测试定制电路的方法，使得足够的反馈能够被传达到生产线以保证最高的可能产出率。还需要测试过程不花费额外的时间，也不占用过多的硅片空间以免影响成本。测试过程必须可适于在不提供非必要的测试结构开销的情况下满足特定的测试要求。本发明是典型地以回填的方式将测试结构集成到物理的集成电路设计中(即，集成到网表中)的系统及方法。测试结构及相应的系统对电路及其在关联单元片上的器件进行精确的电测量及物理测量。测试结构100被显示于图1中并且包括具有用于激活一个或多个被测器件(DUT)结构170和180的解码器的逻辑控制器110，给一个或多个DUT结构170或180提供所需逻辑电平或所需电压的解码电平转换器(DLT)120，以及在测试系统不运行时将集成电路隔离的保护电路。4测试结构100可以在单或双电源模式下工作。在单电源模式下，在晶片最终测试(WFT)和/或模块最终测试(MFT)过程中，每个DUT170和/或180的电流(Ion)的测量结果被计算出并被记录。在双电源模式下，例如，控制块190控制到DUT170和/或180栅极的电压，以及给DUT170和/或180的源极和/或漏极提供功率。然后，计算并记录阈值电压(Vt)、I。n以及每个DUT170和/或180的有效电流(Ieff)的测量结果。测试结构100是专用集成电路(ASIC)中的器件性能监视器。宏(macro)代表ASIC芯片上所使用的所有器件类型以及设计点。例如，测试结构100可以与存在的电子芯片标识宏(ECID:使用于IBM)结合或者布置于性能筛选环形振荡器(PSR0)附近，布置为独立宏，或者非邻接地布置使得控制块190被布置于芯片上与DUT170或180物理分离的位置。测试结构100提供了几个独特的用户定义的器件测试。所有测试包括芯片上器件的测量及记录可应用参数，例如有关一FET阵列的平均I。n、Vt、及I6ff。测试考虑了空间变化。本说明书中的每个DUT170和/或180指的是nFET或pFET器件，但并不限定于nFET或pFET器件。DUT170和/或180还可以是导线、电阻器、电容器、电感器、以及其他电路元件。另外，跨芯片变化(ACV)数据能够通过将多个测试结构100布置于单个芯片上来抽取并分析。在发布检查期间，特定IC芯片上的所有器件类型及设计点都被确定并与出现于测试结构100中的那些相匹配。如果测试结构100包含不是IC设计的一部分的DUT170和/或180，那么该测试结构100将不包含于该设计中。测试结构100不应驱使独特的掩蔽要求(maskrequirement)。只有与IC相兼容的测试结构100将被选择。描述了在芯片上和在测试结构100中都有什么的信息将被传达给制造及测试工程师。测试结构100可以集成到设计中并且耦合到包含具有很低电阻的要求(保证<10欧姆)的至少一个fatwireI/O的存在的ECID宏。fatwireI/O在测试时被连接到将用于精确电压力(voltageforce)及电流测量活动的精密测量单元(PMU)。每一芯片所需的测试结构100的数量、类型、位置、及布线的确定在芯片设计过程中进行。客户指示、内在规则、以及历史数据提供了选择、综合、以及布置测试结构100的要求。这些要求包括但不限于可利用的回填、与fatwireI/O的距离、与关键逻辑宏(例如用来保证产品性能的PSR0)的邻近度、测试结构100的连续性、为分析所需的测试数据、以及用于本设计的测试结构100间的最小距离。本领域技术人员能够意识到许多在IC的设计及制造中所必须坚持及遵守的要求和规范。将测试结构100集成到客户设计(例如网表)中的过程包括识别设计中的分立元件以及对照测试结构100的库，每个测试结构100都具有可变的DUT170和180。与不同的分立元件相匹配的测试结构100被保存于列表中。该列表还根据要求进行优先级排序，这些要求包括但不限于客户指示、内在规则、以及历史数据。包括可利用的fatwireI/O及其他元件的数据结构连同测试结构100在单元片上的可能布置块(例如，区域)一起被用来处理并且将测试结构100的优先级排序后的列表尽可能地分配给最优元件及布置区域。可布置的测试结构100被综合到网表中并且使用布置及布线工具进行布置。进行最终设计检查以确保符合DFM规则。将引起失败的测试结构100从网表中去除，该网表被重新综合及检查。该过程重复进行直到所有的DFM测试通过。最终网表被记录为数据结构随后被发布去制造(即定稿交付(tape-out))，例如作为⑶SII文档。图1是测试结构的系统级框图。图2是逻辑控制的框图。图3是解码电平转换器(DLT)的框图。图4是pFETDLT(pDLT)的示意图。图5是nFETDLT(nDLT)的示意图。图6是电源/保护/隔离(SPI)电路的示意图。图7是隔离电路的详细示意图。图8a是用于在测试过程中选择pFET结构的SPI控制电路的逻辑图。图8b是用于在测试过程中选择nFET结构的SPI控制电路的逻辑图。图9显示了本发明的测试结构集成系统的系统框图。图10是一种将本发明的测试结构集成到网表中的方法的流程图。图11是对测试结构的匹配列表进行优先级排序的步骤的详细实例。图12-17显示了用于对在根据本发明的一种实施方案的集成电路设计中的测试结构进行优先级排序和分配的可能的内在规则或客户指示的实例。图18是根据本发明的一种实施方案的包括逻辑、用于耦连测试结构的元件、以及用于布置测试结构的可利用的芯片区域的网表的实例布局。图19是将测试结构分配到芯片上的可布置区域(例如，布置块)的一种实例方法的流程图。图20示出了将测试结构分配到芯片上的布置块的一种替代方法的一个实例的流程图。图21示出了进一步详述将测试结构分配到芯片上的布置块的方法的流程图。图22示出了确定每个测试结构的最优(optimal)及最佳适配(bestfit)布置块的一种方法的流程图。图23是示出每个测试结构的可能的布置分配位置的表格。图24示出了制作最终测试结构分配表格的一种方法的流程图。图25是每个可布置测试结构的最终布置块的表格。图26显示了用于执行本发明的功能的包含计算机可读媒体的计算机系统的框图。具体实施例方式图1显示了本发明的测试结构100。测试结构100包括控制块190，其中该控制块190还包括逻辑控制110、一组解码电平转换器(DLT)120a-d(在该实例中示出了4个DLT)、耦连到SPI控制电路130的pFETSPI电路140、以及耦连到SPI控制电路160的nFETSPI电路150。测试结构100还包括代表一种器件类型(在该实例中是一pFET阵列)的DUT170以及代表第二种器件类型(在该实例中是一nFET阵列)的DUT180。DTL170和180的每个都耦连到控制块190。在工作时，控制块190运行相应的DUT170和/或180并且将产生的测试数据提6供给测试装置(没有示出)。测试结构100的每个元件在后面的附图中进一步讨论。图2显示了逻辑控制110，该逻辑控制110包括耦连到锁存器L1的控制信号C1，锁存器L1还连接到了解码器210的焊垫(pad)Sl。控制信号C2耦连到锁存器L2，锁存器L2的输出被耦连到解码器210的焊垫SO。使能信号EN被耦连到第三锁存器L3，第三锁存器L3的输出耦连到解码器210的衬垫EN。解码器210还包括一系列输出端D0-D3，一系列输出端D0-D3的每一个分别被耦连到DLT120a-d。逻辑控制110使能(enable)每个DUT170或180以便被单独地激活用于测试。解码器210为了说明性的目的在图2中显示为2:4解码器，但是不必限定于2:4解码器。由于DUT170和DUT180试验被分开，解码器210起着2:8解码器的作用，以每个解码器的输出来控制DUT170和DUT180。典型的解码大小是4:16或5:32，这将取得控制32到64个DUT的能力。如果EN为低，则解码器210输出D0-D3将为低，这保证了所有DUT170和DUT180的栅极关断。图3显示了DLT120a的详图。DLT120a是DLT120b_d中任一个的示例并且从而将用来以实例的方式解释DLT120的功能性及结构。DLT120a包括来自解码器210的输出D3的输入信号I，pFET电平转换器310，以及nFET电平转换器320。pFET电平转换器310还包括输入焊垫I、耦连到DUT170的输出焊垫P、第二输入焊垫HP、以及第三输入焊垫LP。nFET电平转换器320包括激活/关闭DLT120a的输入焊垫I、耦连到DUT180输出焊垫N、第二输入焊垫HN、以及第三输入焊垫LN。pFET电平转换器310和nFET电平转换器320被分别在图4和图5中进行了详细的显示。在工作时，到DLT120a的输入I来自解码器210。当与DLT120a的I引脚连接的解码器210的输出信号D3为高时，则DLT120a的P禾PN输出是活动的(即N=1，且P=0)，这使得关联的DUT170栅极以及关联的DUT180栅极接通。至DLT120a的电源电压输入显示于下面的表格1中,<table>tableseeoriginaldocumentpage7</column></row><table>表格1单及双电源模式的HP、LP、HN及LN的值在表格1中，“单”电源代表DUT170和DUT180输入来自单电压电源(SOP、SON)，单电压电源(SOP、SON)将简单的逻辑1和0分别驱动到DUT170和DUT180。在表格1中，“双”代表输入来自两个不同的电压源，其中nFET电平转换器320上的HN接收信号S1而pFET电平转换器310上的LP同样接收信号S1。在双电源模式中，S1分别从输出P和N发送到DUT170和180的栅极。S1能够被扫描以确定DUT170和DUT180的转换电压(Vth)及FET电流(I0N)。一般地，DLT120使能逻辑控制110以控制驻于不同的电压领域的DUT170和180。DLT120提供了一种用于在两个电压域之间通信的方法，两个电压域包括向控制逻辑110提供的Vdd以及用来为DLT120产生S0的测试结构“Supply/VDD/GND”。DLT120的目的是给DUT170和DUT180提供精确的逻辑电平和/或模拟栅极电压以便进行器件电平测试。就BE0L表征来说，使用的不是nFET电平转换器320就是pFET电平转换器310，这取决于用来控制DUT120的FET的类型。DUT试验的均衡化(相等的n试验和p试验)优化测试结构的使用。图4显示了pFET电平转换器310的详细示意图，其中该pFET电平转换器310包括pFETPl-P5、nFETm_N2、以及输入为I的第一反相器。该反相器串行连接到第二SOP供电反相器。HP和LP根据测试的类型进行驱动，如表格1所示。输出P被发送到DUT170。pFET电平转换器310的输入由第一反相器所反相以在启用时获得相反的输出状态，这是与DUT170关联的pFET所要求的。在单电源应用中，例如将SOP施加到HP，pFET电平转换器310的输出具有与输入相反的逻辑电平。在双电源应用中，S1被施加到LP。GND由S1替代以允许电压扫描通过在图4中显示为FETN2和P5的通过门到DUT170栅极。图5显示了nFET电平转换器320的详细示意图，nFET电平转换器320包括pFETP1-P5、nFETm-N2、输入为I的反相器，并且由SON或S1供电。HN和LN根据测试类型来驱动，如表格1所示。输出N被发送到DUT180。nFET电平转换器320具有未被反相的输入。nFET电平转换器320的电源可以来源于整个测试结构的电源(SON)的派生电源，或者来源于独立电源(SI)。S1控制DUT180的模拟栅极电压。图6是包括保护电路610、电源电路620、以及隔离电路630的SPI电路140的示意框图。隔离电路630还包括具有“Supply/VDD/GND”电源的电平转换器640、使能输入I、以及耦连到电源电路620的pFET的输出P。隔离电路630的详细示意图被显示于图7中并在下文进行描述。图7的电平转换器640包括pFETP1-P4、nFETN1-N3,以及具有输入I的Vdd供电反相器。隔离电路630对DUT进行电隔离使得实际ASIC电路在测试期间不受影响，在测试结构不工作时也不受到来自DUT170的任何泄漏电流的影响。电平转换器640将电源电压(Supply/VDD/GND)直接传递到图6的电源电路620中的电源pFET的相应栅极。由于测试结构分开了nFET和pFETDUT，所以它给每个DUT提供了专用的SPI结构。每次只有SPI电路140或150中的一个被激活。这通过选择合适的SPI电路140或150以分别使用SPI控制电路130或SPI控制电路160激活来完成。尽管图6显示了SPI电路140，它应当是包括SPI电路150在内的任意SPI电路的一个示例，因此对SPI电路150将不再进行更详细的讨论。图8a显示了SPI控制电路130的逻辑图以及图8b显示了SPI控制电路160的逻辑图。SPI控制电路130还包括Enable(使能)信号、Efuse_pr0g信号、selPfet信号、以及具有来自Enable和selPfet的输入的NAND栅极，其中NAND栅极来自芯片上的锁存器(没有示出)。Enable及EfuSe_prog信号还被耦连到保护电路610。NAND的输出直接馈入SPI电路140的I输入。通过每次只选择一个SPI电路(使用selPfet及Enable)，对通过未使用的SPI电路150的电流进行门控以减小偶发泄漏。EfUse_pr0g存在以保护非测试结构ASIC电路(没有示出)。由于测试结构与ASIC电路共享Supply/VDD/GND引脚，因而存在的EfUse_pr0g信号被使用以将测试结构与其他ASIC操作隔离开，反之亦然。电源电压通过电源电路620获得。电源电路620包括将输出信号发送给DUT170的大电源PFET。电源pFET的栅极被耦连到隔离电路630的输出端，源极被连接到Supply/VDD/GND，并且漏极被连接到保护电路610的输出端。电源pFET是充分大的以确保它在测试结构测量过程中具有最小的电压降(<50mV)，但是足够稳固以处理高电压，其中该电源pFET可以是3.0V或3.0V以上。当高电压被施加到Supply/VDD/GND(fatwireI/O)的时候，SPI保护电路610保护电源电路620的电源pFET以免过大的源极-漏极和栅极-漏极电位差。在高电压施加期间，Supply=3.0v并且测试结构是不运行的，即所有的DUT170和180都被关断。当Enable=0且Efuse_prog=1时，VDD被强制通过保护电路610并达到电源电路620的电源pFET的漏极上。保证电源pFET上的最大电位差决不大于Supply减VDD之差。模拟已完成从而验证了该电压电平不会破坏电源pFET。在单电源模式的工作中，在晶片或模块的最终测试(WFT、MFT)期间，测试器(没有示出)通过测量背景电流(IBG)和DUT170及DUT180中的每一个的DUT电流(IMEAS)的方式计算电流。IQN等于1^与1^；之间的差值(即IQN=IMEAS-IBe)。测试器记录了DUT170和DUT180两者的数据。表格2显示了用于控制测试结构DUT的单模式工作的真值表。输入单模式selPfetC1C2SOPSONP0PIP2P3NON1N2N3000SOP0GNDsoSOSOPSONGNDGNDGND001SOP0SOGNDsoSOPGNDSONGNDGND010SOP0SOSOGNDSOPGNDGNDSONGND011SOP0sosoSOGNDGNDGNDGNDSON1000SONGNDsosoSOPSONGNDGNDGND1010SONSOGNDsoSOPGNDSONGNDGND1100SONsoSOGNDSOPGNDGNDSONGND1110SONsosoSOGNDGNDGNDGNDSON表格2单电源模式的实例真值表测试结构还可配置为单独地控制DUT170和180栅极电压。双电源模式测试使得除了1测量能力以外还具有阈值电压Vt测量能力。在双电源模式中，有效电流(Irff)能够被计算出。Ieff是比单独的I更好的器件性能指标。为了实现双电源模式，专用焊垫S1必须导线引出。S1在图3中分别显示为LN和HP。表格3显示了双电源模式的实例真值表。9<table>tableseeoriginaldocumentpage10</column></row><table>表格3双电源模式的实例真值表测试结构100可以布置于ASIC设计内的不同的位置上以测试相同芯片的不同区域。替代的DUT170/180结构同样可以被结合到设计中使得每个测试结构能够测试与其相近的特定的DUT结构。单一测试结构100同样可以被设计用来测试在特定的芯片位置内的DUT170和/或180结构的多种类型，例如导线、电阻器、电容器、电感器等。以下的图表提供将测试结构100集成到电路设计中的实例。以下的实例为了说明性的目的进行显示而没有意指将本发明限定于仅仅那些所示出的结构。本领域技术人员将会意识到在本发明的范围及精神之内的其他结构。图9显示了用于将测试结构100集成到集成电路网表910中的系统900。系统900包括根据集成电路网表910生成匹配测试结构列表915的测试结构库920。优先级规范930数据库提供了用于由匹配测试结构列表915生成优先级排序后的匹配测试结构列表925的优先级排序信息。元件及布置块940数据库提供信息以便由优先级排序后的匹配测试结构列表925生成测试结构分配列表935。未使用测试结构945的数据库接收所有在优先级排序后的匹配测试结构列表925中但不在测试结构分配列表935中的测试结构100。系统900还包括布置/设计规则955数据库以最终完成测试结构100的布局及集成从而形成用于制造IC的数据结构950。例如，数据结构950可以是⑶SII文档。数据结构950包括与集成电路网表910的至少一个元件耦连的至少一个优先级排序后的匹配测试结构100。图10显示操作系统900将测试结构100集成到网表910中的方法1000。在步骤1010中，方法1000识别可以是用于测试的潜在候选者的客户网表910中的分立元件或器件。在步骤1020中，方法1000将在步骤1010中所确定的分立器件与包含于测试结构库920中的测试结构100进行比较并且生成匹配测试结构列表915，匹配测试结构列表915包括含有DUT170和/或DUT180的测试结构100的列表，其中DUT170和/或DUT180匹配网表910中的分立器件中的至少一个。在步骤1030中，方法1000通过对匹配测试结构列表915进行优先级排序生成优先级排序后的匹配测试结构列表925。方法1000使用保存于优先级规范930数据库(详情请参见图11)的优先级排序算法和优先级排序数据以对位于匹配测试结构列表915中的测试结构100进行优先级排序并且生成优先级排序后的匹配测试结构列表925。在网表910中的最高优先级的分立器件、元件、核、IP、宏等将是第一个具有所分配的测试结构100的，并且对应的测试结构100相应地被优先级排序了。在步骤1040中，方法1000将测试结构100从优先级排序后的匹配测试结构列表925(从最高优先级的测试结构100开始)分配给由元件及布置块940数据库所提供的网表910中的元件(例如，fatwire)。步骤1040持续进行直到或者1.网表910没有更多能够被分配测试结构100的元件，或者2.没有更多的测试结构100来分配，或者3.没有可利用的物理空间(布置块)将另一个测试结构100插入网表910中。步骤1040被详细描述于图19-22中。在步骤1050中，方法1000以被列入优先级排序后的匹配测试结构列表925中但在步骤1040中没有被分配给设计元件的测试结构100填充未使用测试结构945数据库。在步骤1060中，方法1000使用布置/设计规则955与综合工具将所选择的测试结构100集成到网表910中以生成数据结构950。将测试结构100布置到客户网表910中的几个实例被显示于图12-18中。在步骤1070中，方法1000对数据结构950执行最终检查算法以确保针对工艺性要求的设计得以满足(例如，发布工艺规则、DRC、LVS、导线负载检查等)。如果有任一设计检查规则失败，方法1000则使必要的布局和布线改变以确保符合规范，例如DFM规则、产品规范、功能设计要求。如果不能给特定的测试结构100找到解决方案，则将它从数据结构950中去除并且放置到未使用测试结构945中。在步骤1080中，方法1000判定数据结构950是否通过了所有测试。若是，则方法1000记录最终数据结构950并退出。若否，则方法1000进行到步骤1090。在步骤1090中，方法1000去除引起失败的测试结构100并进行到步骤1050。方法1000重复进行直到所有检查算法通过。图11显示了方法1000的优先级排序步骤1030的详细示例图。测试结构匹配列表915显示了与网表910中的器件和/或元件对应的一列匹配测试结构TS1、TS2、TS3、TS10、TS25、以及TS50。多种优先级排序算法1100对列表915进行优先级排序以生成优先级排序后的匹配测试结构列表925。优先级排序算法1100使用了从优先级规范930输入的数据。优先级规范930包括规则和指示1140，例如，进一步包括内在规则1110和客户指示1120。优先级规范930还包括历史数据1130。本领域技术人员将会意识到还存在许多能够被用来对列表915进行优先级排序的其他数据点。在该实例中，优先级排序后的匹配测试结构列表925显示了按以下顺序优先级排序的测试结构100:TS3、TS50、TS2、TS1、TS10、及TS25。因此，TS3在该实例中是最高优先级的测试结构100并且将是第一个在步骤1040中由方法1000布置到网表910内的。在TS3的布置之后是TS50，等等。图12-17显示在设计950内的测试结构100布局的实例。图12_17只是布局结构的几个实例并且不应该被看作是限制。如本领域技术人员所能够意识到的，测试结构100可以被布置于集成电路设计的任何地方使得所有设计规则都得以满足以及测试结构100的用途得以实现。另外，所需测量的类型将规定最优布局或者在集成电路设计中的布局。图12显示了通过保持于电源的布线限制范围之内来提供布线优先级排序的一个实例布局结构，通过约束金属布线距离将IR降有效地减到最小。这是一个实例布局结构，在该实例布局结构中内在规则和指示1140规定了测试结构100a、b、及c需要分别耦连到元件1200a、1200b、及1200c使得金属布线距离最小化，从而最小化IR降。测试结构100被耦连到Supply/Vdd/GND轨线上的元件1200，如图1所示。图13显示了一个布局实例，在该布局实例中内在规则和指示1140规定了用于布局的扇出结构使得测试结构100a和100c必须被耦连到元件1200a而测试结构100b和100d必须被耦连到元件1200b。在该实例中，扇出最优化保持了客户芯片1300泄漏限定、电容性负载及平衡负载。图14显示了一个布局结构实例，在该布局结构实例中内在规则和指示1140规定了针对多个宏1410a_d的邻近度要求使得测试结构lOOa-d的每个位于其各自宏1410附近。例如，宏1410可以是PSR0。这种结构被使用以便例如使筛选方法和AC-DC相关有效。图15显示了一个布局结构实例，在该布局结构实例中内在规则和指示1140规定了逻辑1500必须包括DUT170a-c和DUT180a-d并且此外控制块190可以被布置于逻辑1500之内或逻辑1500之外。图15还是非邻接的测试结构100的一个实例。图16是用于邻接(contiguous)及非邻接(non-contiguous)的测试结构100两者的一个布局结构实例，在该布局结构实例中DUT170a-c和DUT180a_d可以布置于逻辑1600之内和/或逻辑1600之外并且控制块190必须邻近于逻辑1600布置以控制DUT170a-c和DUT180a_d。测试结构100a是必须邻近于元件1620布置的邻接的测试结构。元件1620例如可以是切口。图17显示了一个布局结构实例，在该布局结构实例中内在规则和指示1140规定了特定DUT170必须布置于逻辑块1700之内。控制块190具有邻近度要求以便控制DUT170。图18显示了与元件及布置块940结合的网表910布局的一个实例。网表910布局包括元件1200a、1200b、及1200c，多个布置块1800，以及多个逻辑宏1810-1890。布置块1800是有效的硅的区域，该区域足够大以容纳邻接和/或非邻接的测试结构100。来自优先级排序后的匹配测试结构列表925的测试结构100在方法1000的步骤1040中被分配到一个或多个布置块1800。所生成的布置选项表格2300被显示于图23中。没有示出的其他实例结构包括将足够的测试结构100布置于客户芯片中使得测试结构100的特定布局提供系统的跨芯片变化测量。将测试结构100布置在具有严格计时要求的宏附近使得能够验证ASST测试结果以及验证AC测试结果。将DUT170和/或DUT180布置在客户芯片上的宏边界之内提供了包括类似回填的受控物理环境并且符合配线密度及器件几何构型。还有另一个布置实例包括将一个测试结构100布置在切口附近而将另一个测试结构100布置在宏附近以量化芯片到切口、切口到宏、以及芯片到宏的DC偏移量。由本发明所提供的重要的过程改进是在测试过程中从测试结构收集的参量数据被反馈到生产线中以调整为使芯片参数符合规范所需的应响应的过程步骤。例如，迄今为止未监控的关键的过程参数是N-P歪斜(skew)，它是Nfet至Pfet的与它们的正常阈值电压的偏差的量度。使用本发明，Nfet与Pfet歪斜能够通过改变生产线上的过程之一(例如植入过程)的方式被调整为校正器件之间的歪斜偏差来校正歪斜。12图19是方法1000的步骤1040的详细描述。在步骤1910中，方法1000判定是否优先级排序后的测试结构列表925中的所有测试结构100都已经被分配了布置块1800。若是，则方法1000进行到步骤1940，若否，则方法进行到步骤1920。在步骤1920中，方法1000从列表925中选择最高优先级的且未分配的测试结构100并进行到步骤1930。例如，方法1000从列表925中选择TS3。在步骤1930中，方法1000分析每个元件1200并为每个元件1200将所选择的测试结构100分配到合适的布置块1800。例如，方法1000分析元件1200a并分配布置块1800a、1800b、及1800i作为TS3的最优布置区域并将数据记录在布置选项表格2300(参见图23)中。方法1000继续进行到元件1200b并在布置选项表格2300中将布置块1800b、1800c'、及1800d'分配给TS3。由此1800b是最优布置块并且1800c'和1800d'是最佳适配布置块。方法1000进行到分析元件1200c。它在布置选项表格2300中将布置块1800k、1800f、1800g'分配给TS3，由此1800k和1800f是最优布置块并且1800g'是最佳适配布置块。由于没有更多的元件1200，方法1000返回到步骤1910。在步骤1940中，方法1000生成测试结构分配列表935并进行到步骤1950。步骤1940在图24中作了更详细的解释。在步骤1950中，方法1000判定是否所有的测试结构100都是可布置的。若是，则方法1000进行到用于综合的步骤1060。若否，则方法1000进行到步骤1050以将不可布置的测试结构100保存在未使用测试结构945数据库中。图20是替代步骤1040。在步骤1910a中，方法1000判定是否所有的元件1200都已经被分配。若是，则方法1000进行到步骤1940，若否，则方法1000进行到步骤1920a。在步骤1920a中，方法1000选择下一个未分配元件1200并进行到步骤1930a。在步骤1930a中，方法1000为每个测试结构100将合适的布置块1800分配给所选择的元件1200。例如，方法1000选择元件1200a和TS3。方法1000然后在布置选项表格2300中为TS3和元件1200a分配布置块1800a、1800b、及1800i。然后，方法1000选择TS50并在布置选项表格2300中分配1800a'、1800j'作为最佳适配布置块1800。方法1000然后选择TS2并在布置选项表格2300中分配最佳适配布置块1800a'、1800j'U800i'。最后，方法1000选择TS1但是在元件1200a处没有满足针对TS1的要求的布置块1800可用于分配，所以没有布置块1800被输入到布置选项表格2300中。方法1000返回步骤1910。图21显示了步骤1930或1930a的详细流程图。在步骤2110中，方法1000判定所选择的测试结构是否是邻接的。若是，则方法1000进行到步骤2200。若否，则方法1000进行到步骤2120。在步骤2120中，方法1000判定所选择的测试结构100是否对特定元件、逻辑块、核、宏等具有邻近度要求(典型地创建于客户指示1120中)。若是，则方法1000进行到步骤2140，若否，则方法1000进行到步骤2130。在步骤2130中，方法1000分析每个布置块1800以判定它是否满足所选择的测试结构100和设计元件1200的尺寸及布线能力要求；若是，则方法1000将所选择的布置块1800在布置选项表格2300中标记为可能的布置块1800选项。方法1000返回步骤1910。在步骤2140中，方法1000分析每个布置块1800以判定它是否满足所选择的测试结构100和设计元件1200的邻近度、尺寸、及布线能力要求；若是，方法1000将所选择的布13置块1800在布置选项表格2300中标记为最优布置块1800选项。方法1000返回步骤1910。图22是步骤2200的流程图，其中该步骤2200将布置块1800选项分配给非邻接的测试结构100。在步骤2210中，方法1000判定所选择的测试结构100的控制块190是否具有邻近度要求；若是，则方法1000进行到步骤2230，若否，则方法1000进行到步骤2220。在步骤2220中，方法1000分析每个布置块1800以判定它是否满足所选择的测试结构控制块190与所选择的元件1200的尺寸及布线能力要求；如果满足，则将所选择的布置块1800在布置选项表格2300中标记为可能的布置块1800'。当所有的布置块1800都被分析过以后，方法1000进行到决策步骤2240。在步骤2230中，对于每个布置块1800，方法1000分析它是否满足所选择的测试结构控制块190与所选择的元件1200的邻近度、尺寸、以及布线能力要求；如果满足，则将所选择的布置块1800在布置选项表格2300中标记为最优布置块1800。当所有的布置块1800都被分析过以后，方法1000进行到决策步骤2235。在步骤2235中，方法1000判定是否给测试结构100的所选择的控制块190找到了最优布置块1800；若是，则方法1000进行到步骤2235，若否，则方法1000进行到步骤2220。在步骤2240中，方法1000判定与所选择的测试结构100关联的DUT170和/或180是否具有邻近度要求；若是，则方法1000进行到步骤2250，若否，则方法1000进行到步骤2260。在步骤2250中，对于每个布置块1800，方法1000分析它是否满足所选择的测试结构100的DUT170和/或180的邻近度、尺寸、以及布线能力要求；如果满足，则将所选择的布置块1800在布置选项表格2300中标记为最优布置块1800。当所有的布置块1800都被分析过之后，方法1000进行到步骤2255。在步骤2255中，方法1000判定是否给测试结构100的所选择的DUT170和/或180找到了最优布置块1800；若是，则方法1000返回步骤1910，若否，方法1000进行到步骤2260。在步骤2260中，方法1000分析每个布置块1800以判定它是否满足所选择的DUT170和/或180以及所选择的元件1200的尺寸及布线能力要求；如果满足，则将所选择的布置块1800在布置选项表格2300中标记为最佳适配的可能布置块1800'。当所有的布置块1800都被分析过之后，方法1000返回步骤1910。图23显示了布置选项表格2300的一个实例。对于每个可应用的测试结构100与每个可应用的元件1200，最优布置块1800及最佳适配布置块1800'被记录在布置选项表格2300中。图24显示了步骤1940的详细流程图。在决策步骤2410中，方法1000判定是否所有的邻接及非邻接的测试结构100都能够被分配到最优布置块1800；若是，则方法1000进行到步骤2420，若否，则方法1000进行到步骤2430。在步骤2430中，方法1000判定在允许测试结构100共享公共的最优布置块1800的情况下是否所有的邻接及非邻接的测试结构都被分配到了布置块1800。若是，方法1000进行到步骤2450，若否，方法1000进行到步骤2440。在步骤2440中，方法1000从最高优先级测试结构100开始将尽可能多的邻接及非邻接的测试结构100分配到其各自的最优布置块1800。然后，将所有剩余的测试结构100分配到其各自的最佳适配布置块1800'。方法1000进行到步骤2460。在步骤2460中，方法1000判定是否所有测试结构100都被分配到了至少一个布置块1800或1800'。若是，则方法1000进行到步骤2470，若否，则方法1000进行到步骤1050以将不可布置的测试结构100保存到未使用测试结构945数据库中。在步骤2420中，方法1000使用对应的最优布置块1800生成测试结构分配列表935并进行到步骤1060。在步骤2450中，方法1000使用对应的最优布置块1800及共享的布置块1800生成测试结构分配列表935。方法1000进行到步骤1060。在步骤2470中，方法1000使用最优布置块1800、共享的布置块1800、以及最佳适配布置块1800'生成测试结构分配列表935。方法1000进行到步骤1060。图25是针对元件1200a-c、测试结构TS3、TS50、DUT170a_d、TS2、及TS1的一个实例测试结构分配列表935。在该实例中，TS1不能被布置从而将被添加到未使用测试结构945数据库中。TS2将与TS3共享布置块1800b，并且DUT170d将被隔断(例如，处于断开状态的FET或其他某种低泄漏结构)。图26示出了能够用来实现在此所描述的系统及方法的通用计算机系统的框图。该系统及方法可以被编码为在可移动或硬媒体上由通用计算机使用的一组指令。图26是用于实施本发明的通用计算机的示意框图。图26显示了具有至少一个微处理器或中央处理单元(CPU)2605的计算机系统2600。CPU2605通过系统总线2620与以下设备互连随机存取存储器(RAM)2610、只读存储器(ROM)2615、用于连接可移动和/或程序存储设备2655与海量数据和/或程序存储设备2650的输入/输出(I/O)适配器2630、用于连接键盘2665和鼠标2660的用户接口2635、用于连接数据端口2645的端口适配器2625以及用于连接显示设备2670的显示适配器2640。ROM2615包含用于计算机系统2600的基本操作系统。可移动数据和/或程序存储设备2655的实例包括磁媒体，例如软盘驱动器、磁带驱动器、便携式闪存驱动器、zip驱动器，以及光媒体，例如CDROM或DVD驱动器。海量数据和/或程序存储设备2650的实例包括硬盘驱动器和非易失性存储器(例如闪存)。除了键盘2665和鼠标2660以外，其他用户输入设备，例如轨迹球、手写板、压力垫、麦克风、光笔以及位置感应屏显示器也可以被连接到用户接口2635。显示设备2670的实例包括阴极射线管(CRT)和液晶显示器0XD)。计算机程序可以由本领域技术人员创建并保存于计算机系统2600或者数据和/或可移动程序存储设备2665中以简化本发明的实施。在工作时，所创建用以运行本发明的计算机程序的信息被装载到适当的可移动数据和/或程序存储设备2655中，通过数据端口2645馈入或者使用键盘2665输入。用户通过操纵由计算机程序所执行的功能以及利用任一上述数据输入装置提供其他数据输入来控制程序。显示设备2670给用户提供了精确控制计算机程序以及执行在此所描述的期望任务的一种手段。以上描述和附图应当仅看作实现本发明的特征和优点的说明性的示例实施方案。本领域技术人员应该意识到，对具体布局设计以及用于执行测试和分析的系统及其设备的修改和替换在没有脱离本发明的精神和范围的情况下都能够进行。因此，本发明不应被看作限制于上述描述及附图。权利要求一种方法，包括步骤识别在库中的第一测试结构；该第一测试结构具有与集成电路(IC)设计中的至少一种器件匹配的第一被测器件(DUT)；以及修改该集成电路设计以包含该第一测试结构。2.根据权利要求1的方法，还包括生成多个测试结构的列表的步骤，每个测试结构包括与集成电路设计中的多种器件中的至少一种相匹配的至少一个DUT。3.根据权利要求2的方法，还包括使用至少一种优先级排序算法以及多个客户指示、多个历史数据、或多个内在规则中的至少一个由多个测试结构的列表生成包含多个优先级排序后的测试结构的优先级排序后的列表的步骤。4.根据权利要求3的方法，其中修改集成电路设计的步骤包括判定区域是否在该集成电路中可用于优先级排序后的测试结构中的至少一个。5.根据权利要求4的方法，还包括判定预定的元件是否在集成电路中可用于耦连于该至少一个优先级排序后的测试结构的步骤。6.根据权利要求5的方法，还包括将该至少一个优先级排序后的测试结构分配给预定的元件的步骤。7.根据权利要求2的方法，还包括将在所述列表中但没有在所述集成电路设计中的所述多个测试结构中的至少一个测试结构保存在数据库中的步骤。8.根据权利要求3的方法，其中修改的步骤包括使用多种布置算法以将该至少一个优先级排序后的测试结构布置到设计中。9.根据权利要求8的方法，还包括步骤编译所修改的设计；以及执行多个设计检查算法。10.根据权利要求9的方法，还包括调整所修改的设计以满足多个规范的步骤。11.根据权利要求10的方法，还包括以下步骤制造与所修改的设计对应的集成电路；以及在制造测试期间使用测试结构测量该至少一个器件的参数。12.根据权利要求11的方法，其中该至少一个器件是性能筛选环形振荡器(PSRO)。13.一种用于测试单独电路芯片参数的系统，包括包含至少一个器件以及至少一个元件的IC设计；包含至少一个测试结构的库；包含与该至少一个器件相匹配的至少一个测试结构的第一列表；第二列表，包含多个优先级排序后的匹配测试结构并且由第一列表和包含优先级规范的第一数据库导出；从第二列表和包含多个元件的第二数据库产生的第三列表；以及包含与该至少一个元件耦连的至少一个优先级排序后的匹配测试结构的修改的IC设计。14.根据权利要求13的系统，其中第一数据库包括多个用户指示、多个历史数据、或多个内在规则中的至少一个。15.根据权利要求13的方法，还包括用于将该至少一个优先级排序后的匹配测试结构布置到IC设计中的至少一种布置算法。16.根据权利要求15的方法，其中IC设计的回填区域包括优先级排序后的匹配测试结构。17.根据权利要求13的方法，还包括第三数据库，第三数据库包含没有在第三列表中的匹配测试结构。18.根据权利要求13的方法，其中所述元件提供了到所述测试结构的访问使得在IC中的测试结构的参数是可测量的。19.一种计算机可读程序产品，包括具有用于修改IC设计的计算机可用程序代码的计算机可读媒体，该计算机程序产品包括用于识别库中的第一测试结构的计算机可用程序代码；具有与集成电路(IC)设计中的至少一个器件相匹配的第一被测器件(DUT)的第一测试结构；以及用于修改IC设计以包括所述第一测试结构的计算机可用程序代码。20.根据权利要求19的计算机程序产品，还包括用于按优先级排序包含多个匹配测试结构的列表的计算机可用程序代码；以及用于将最高优先级匹配测试结构分配给IC设计中的至少一个元件的计算机可用程序代码。全文摘要一种用于执行专用器件测试以及采集集成电路(例如ASIC)上的参量数据的系统及方法(1000)，使得在不要求过多测试时间、额外的硅、或特别测试器件的情况下对每个芯片进行单独地测试。该测试系统包括集成到IC设计内的未使用回填空间中的器件测试结构(920)，其中该器件测试结构(920)测试与所选择的包含于IC中的一组器件相同的一组虚拟器件(940)。器件测试结构(920)根据客户要求和设计要求(1010)由库(920)中选出。所选择的测试结构还被优先级排序(1030)并按照优先级顺序(1040)分配给设计中的设计元件。布置算法(1060)使用设计、布局、及制造要求来将所选择的测试结构布置到设计的最终布局中以进行制造(950)。文档编号G06F17/50GK101828118SQ200880013291公开日2010年9月8日申请日期2008年4月11日优先权日2007年4月25日发明者N·哈比卜,R·麦克马洪,T·佩里申请人:国际商业机器公司