专利名称：存储器容量切换方法及应用该方法的半导体装置的制作方法
技术领域：
本发明涉及具备存储器的半导体装置中能进行存取的存储器的容量的切换方法及应用该方法的半导体装置。
近年来，在一个芯片上装有DRAM和CPU、逻辑电路等的半导体装置的开发很活跃。
在这种半导体装置中，一般来说，DRAM的容量是固定的。另一方面，这种半导体装置的用户所需要的DRAM的容量，根据使用领域及使用方法的不同是多种多样的。因此，按照各个用户所需要的容量，开发和制造了装有相当于用户所需要的容量的容量的DRAM的半导体装置。
再有，在制造DRAM时，为了防备发生不良的存储单元冗余的情况，一般来说，预先形成了备用的存储单元，在发生了不良的存储单元的情况下，利用冗余电路，即用备用的存储单元来替换不良的存储单元。但是，这种替换的目的不在于改变存储器的容量，其目的始终在于将存储器的容量作成预先确定的规定容量。
在现有的半导体装置中，如上所述，由于DRAM的容量是固定的，故按照各个用户所需要的容量，开发和制造了装有相当于用户所需要的容量的容量的DRAM的半导体装置。因而，存在半导体装置的开发周期变长及制造成本也变高的课题。
本发明是为了解决上述的课题而进行的，其目的在于得到在具备存储器的半导体装置中能进行存取的存储器的容量的切换方法及应用该方法的半导体装置。
与本发明有关的存储器容量切换方法中，通过将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，利用控制电路并根据容量切换信号的值来切换下述的半导体装置中能进行存取的存储器的容量，其中，该半导体装置在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路和根据容量切换信号来切换能进行存取的存储器的容量的控制电路。
与本发明有关的存储器容量切换方法中，容量切换信号发生电路具备焊区(pad)和PMOS晶体管，其中，该焊区可连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上，根据是否将焊区连接到低电位侧基准电源，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
与本发明有关的存储器容量切换方法中，容量切换信号发生电路具备焊区和电阻，其中，该焊区可连接到低电位侧基准电源，该电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源，根据是否将焊区连接到低电位侧基准电源，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
与本发明有关的存储器容量切换方法中，在将焊区连接到低电位侧基准电源的情况下，利用组装时的布线(wiring)来进行该连接。
与本发明有关的存储器容量切换方法中，容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线，根据将第1熔丝切断，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
与本发明有关的存储器容量切换方法中，容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源，根据将第1熔丝或第2熔丝切断，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
与本发明有关的存储器容量切换方法中，在切断熔丝的情况下，利用激光修整(trimming)时的激光来进行该切断。
与本发明有关的半导体装置在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路和根据容量切换信号来切换能进行存取的存储器的容量的控制电路。
与本发明有关的半导体装置中，容量切换信号发生电路具备焊区和PMOS晶体管，其中，该焊区可连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上。
与本发明有关的半导体装置中，容量切换信号发生电路具备焊区和电阻，其中，该焊区可连接到低电位侧基准电源，该电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源。
与本发明有关的半导体装置中，容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线。
与本发明有关的半导体装置中，容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源。
与本发明有关的半导体装置中，控制电路具备第1AND电路，用于将构成n(n是大于2的整数)位长的存储器地址信号的第m-1(m是小于n的整数)位为止的信号反转后输入；NOT电路，用于输入构成n位长的存储器地址信号的第m位的信号；OR电路，用于输入NOT电路的输出和由容量切换信号发生电路发生的容量切换信号；第2AND电路，用于输入第1AND电路的输出和OR电路的输出；以及三态缓冲器，在第2AND电路的输出的值为「1」时将存储器地址信号作为内部存储器地址信号输出。
图1是示出本发明的实施例1的半导体装置的构成图。
图2是示出本发明的实施例1的半导体装置中的容量切换信号发生电路和控制电路的详细情况的构成图。
图3是示出构成存储器地址信号的信号值与进行存取的存储区的关系的图表。
图4是将由容量切换信号发生电路发生的容量切换信号的值设定为「1」的方法的说明图。
图5是将由容量切换信号发生电路发生的容量切换信号的值设定为「0」的方法的说明图。
图6是将由容量切换信号发生电路发生的容量切换信号的值设定为「1」时的存储区映像(map)。
图7是将由容量切换信号发生电路发生的容量切换信号的值设定为「0」时的存储区映像(map)。
图8是示出本发明的实施例2的半导体装置中的容量切换信号发生电路的详细情况的构成图。
图9是示出本发明的实施例3的半导体装置中的容量切换信号发生电路的详细情况的构成图。
图10是示出本发明的实施例4的半导体装置中的容量切换信号发生电路的详细情况的构成图。
以下说明本发明的一个实施例。
实施例1图1是示出本发明的实施例1的半导体装置的构成图。在图1中，1是半导体装置，2是DRAM等的内部存储器(存储器)，3是执行在内部存储器2中安装的程序及在设置在半导体装置1的外部的外部存储器中安装的程序的CPU核心，4是发生容量切换信号的容量切换信号发生电路，5是控制电路，该电路根据由CPU核心3输出的存储器地址信号和由容量切换信号发生电路4发生的容量切换信号来控制进行存取的存储器，并且根据由容量切换信号发生电路4发生的容量切换信号切换能进行存取的内部存储器2的容量，6是输入输出接口，7是第1数据总线，用于在内部存储器2和CPU核心3之间进行数据的读出写入，8是第2数据总线，用于通过输入输出接口6在外部存储器和CPU核心3之间进行数据的读出写入。
在本实施例1的半导体装置中，在一个芯片上形成了内部存储器2、CPU核心3、容量切换信号发生电路4、控制电路5和输入输出接口6、第1、第2数据总线7、8。
图2是示出本发明的实施例1的半导体装置中的容量切换信号发生电路和控制电路的详细情况的构成图。
在容量切换信号发生电路4中，11是可连接到低电位侧基准电源的焊区，12是低电位侧基准电源，13是高电位侧基准电源，14是连接焊区11和控制电路5的信号线，15是PMOS晶体管，该PMOS晶体管的栅极连接到低电位侧基准电源12，其源极连接到高电位侧基准电源13，其漏极连接到信号线14，16是缓冲器，该缓冲器设置在信号线14中，由串联连接的第1、第2NOT电路16a、16b构成。
在控制电路5中，21是第1AND电路，用于将构成从CPU核心3输出的n(n是大于2的整数)位长的存储器地址信号的第m-1(m是小于n的整数)位为止的信号反转后输入；22是第3NOT电路(NOT电路)，用于输入构成从CPU核心3输出的n位长的存储器地址信号的第m位的信号；23是OR电路，用于输入第3NOT电路22的输出和由容量切换信号发生电路4发生的容量切换信号；24是第2AND电路，用于输入第1AND电路21的输出和OR电路23的输出；25是第1三态缓冲器(三态缓冲器)，用于在第2AND电路24的输出的值为「1」时，将存储器地址信号作为内部存储器地址信号输出。
此外，26是第4NOT电路，用于输入第2AND电路24的输出，27是第2三态缓冲器，用于在第4NOT电路26的输出的值为「1」时，将存储器地址信号作为外部存储器地址信号输出。
此外，28是存储器存取控制信号生成电路，用于在输入从CPU核心3输出的存储器存取开始信号时，输出存储器存取控制信号，29是第3AND电路，用于输入从存储器存取控制信号生成电路28输出的存储器存取控制信号和第2AND电路24的输出，并在第2AND电路24的输出的值为「1」时，将存储器存取控制信号作为内部存储器存取控制信号来输出，30是第4AND电路，用于输入从存储器存取控制信号生成电路28输出的存储器存取控制信号和第4NOT电路26的输出，并在第4NOT电路26的输出的值为「1」时，将存储器存取控制信号作为外部存储器存取控制信号来输出。
其次，说明其工作情况。但是，在以下的说明中，关于下述情况进行说明从CPU核心3输出的存储器地址信号是24位长的的信号，到构成存储器地址信号的第3位为止的信号反转后输入到第1AND电路21中，第4位的信号输入到第3NOT电路22中。此外，关于用24位长的地址信号对16M字节的存储区进行存取的情况进行说明。此外，关于内部存储器2在物理上具有2M字节的容量的情况进行说明。
图3是示出构成存储器地址信号的信号值与进行存取的存储区的关系的图表。如图3中所示，构成存储器地址信号的第1～第4位的信号的值都是「0」时，进行存取的存储区是0地址以上和不到1M地址的存储区，第1～第3位的信号的值都是「0」，第4位的信号的值是「1」时，进行存取的存储区是1M地址以上和不到2M地址的存储区，第1和第2位的信号的值都是「0」，第3位的信号的值是「1」时，进行存取的存储区是2M地址以上和不到4M地址的存储区，第1位的信号的值是「0」，第2位的信号的值是「1」时，进行存取的存储区是4M地址以上和不到8M地址的存储区，第1位的信号的值是「1」时，进行存取的存储区是8M地址以上和不到16M地址的存储区。再有，在图3中，符号*表示信号的值是「1」或「0」的哪一个都可以的情况。此外，所谓1M地址是220地址，对于1个地址分配1个字节的存储区。
图4、图5是将由容量切换信号发生电路发生的容量切换信号的值设定为「1」或「0」的方法的说明图。在图4、图5中，17是连接到低电位侧基准电源的引线端子。此外，在图5中，18是将焊区11连接到引线端子17上的引线(wire)。
由于其栅极连接到低电位侧基准电源12的PMOS晶体管15变成导通状态，只起到电阻的功能，故如图4中所示，在不将焊区11连接到引线端子17上的情况下，将由容量切换信号发生电路4发生的容量切换信号的值设定为「1」。另一方面，如图5中所示，通过将焊区11连接到引线端子17上，在将焊区11连接到低电位侧基准电源12上的情况下，将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」。
在将焊区11连接到引线端子17上的情况下，如果通过组装时的布线来进行该连接，则不增加将焊区11连接到引线端子17上的工序，就能在半导体装置1的制造工序中将由容量切换信号发生电路4发生的容量切换信号的值设定为「1」或「0」。
以下，关于将由容量切换信号发生电路4发生的容量切换信号的值设定为「1」的情况进行说明。
在构成存储器地址信号的第1～第3位的信号的值都是「0」时，第1AND电路21的输出的值为「1」。由于容量切换信号的值为「1」，故OR电路23的输出的值为「1」。由于第1AND电路21的输出的值和OR电路23的输出的值都是「1」，故第2AND电路24的输出的值为「1」。由于第2AND电路24的输出的值为「1」，故第4NOT电路26的输出的值为「0」。
在构成存储器地址信号的第1～第3位的信号的值都是「0」时，由于第2AND电路24的输出的值为「1」，第4NOT电路26的输出的值为「0」，故存储器地址信号作为内部存储器地址信号从第1三态缓冲器25输出到内部存储器2，存储器存取控制信号作为内部存储器存取控制信号从第3AND电路29输出到内部存储器2。如果内部存储器地址信号和内部存储器存取控制信号输入到内部存储器2，则数据通过第1数据总线7在内部存储器2和CPU核心3之间进行读出写入。
在构成存储器地址信号的第1～第3位的信号的值都是「1」时，第1AND电路21的输出的值为「0」。由于第1AND电路21的输出的值为「0」，故第2AND电路24的输出的值为「0」。由于第2AND电路24的输出的值为「0」，故第4NOT电路26的输出的值为「1」。
在构成存储器地址信号的第1～第3位的信号的值都是「1」时，由于第2AND电路24的输出的值为「0」，第4NOT电路26的输出的值为「1」，故存储器地址信号作为外部存储器地址信号从第2三态缓冲器27通过输入输出接口6输出到外部存储器，存储器存取控制信号作为外部存储器存取控制信号从第4AND电路30通过输入输出接口6输出到外部存储器。如果将外部存储器地址信号和外部存储器存取控制信号输入到外部存储器，则数据通过第2数据总线8和输入输出接口6在外部存储器和CPU核心3之间进行读出写入。
这样，在将由容量切换信号发生电路4发生的容量切换信号的值设定为「1」的情况下，如图6的存储器映像中所示，将0地址以上不到2M地址的存储区分配给内部存储器2，将2M地址以上不到16M地址的存储区分配给外部存储器。即，在将由容量切换信号发生电路4发生的容量切换信号的值设定为「1」的情况下，能进行存取的内部存储器的容量是2M字节，能进行存取的外部存储器的容量是14M字节。半导体装置1作为具备有2M字节的容量的内部存储器2的装置来工作。
以下，关于将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」的情况进行说明。
在构成存储器地址信号的第1～第4位的信号的值都是「0」时，第1AND电路21的输出的值为「1」，第3NOT电路22的输出的值为「1」。由于容量切换信号的值虽然为「0」，但第3NOT电路22的输出的值为「1」，故OR电路23的输出的值为「1」。由于第1AND电路21的输出的值和OR电路23的输出的值都是「1」，故第2AND电路24的输出的值为「1」。由于第2AND电路24的输出的值为「1」，故第4NOT电路26的输出的值为「0」。
在构成存储器地址信号的第1～第4位的信号的值都是「0」时，由于第2AND电路24的输出的值为「1」，第4NOT电路26的输出的值为「0」，故存储器地址信号作为内部存储器地址信号从第1三态缓冲器25输出到内部存储器2，存储器存取控制信号作为内部存储器存取控制信号从第3AND电路29输出到内部存储器2。如果内部存储器地址信号和内部存储器存取控制信号输入到内部存储器2，则数据通过第1数据总线7在内部存储器2和CPU核心3之间进行读出写入。
在构成存储器地址信号的第1～第3位的信号的值都是「0」，第4位的信号的值是「1」时，第1AND电路21的输出的值为「1」，第3NOT电路22的输出的值为「0」。由于容量切换信号的值和第3NOT电路22的输出的值都是「0」，故OR电路23的输出的值为「0」。由于虽然第1AND电路21的输出的值为「1」，但OR电路23的输出的值为「0」，故第2AND电路24的输出的值为「0」。由于第2AND电路24的输出的值为「0」，故第4NOT电路26的输出的值为「1」。
在构成存储器地址信号的第1～第3位的信号的值都是「0」，第4位的信号的值是「1」时，由于第2AND电路24的输出的值为「0」，第4NOT电路26的输出的值为「1」，故存储器地址信号作为外部存储器地址信号从第2三态缓冲器27通过输入输出接口6输出到外部存储器，存储器存取控制信号作为外部存储器存取控制信号从第4AND电路30通过输入输出接口6输出到外部存储器。如果将外部存储器地址信号和外部存储器存取控制信号输入到外部存储器，则数据通过第2数据总线8和输入输出接口6在外部存储器和CPU核心3之间进行读出写入。
在构成存储器地址信号的第1～第3位的信号的值都是「1」时，第1AND电路21的输出的值为「0」。由于第1AND电路21的输出的值为「0」，故第2AND电路24的输出的值为「0」。由于第2AND电路24的输出的值为「0」，故第4NOT电路26的输出的值为「1」。
在构成存储器地址信号的第1～第3位的信号的值都是「1」时，由于第2AND电路24的输出的值为「0」，第4NOT电路26的输出的值为「1」，故存储器地址信号作为外部存储器地址信号从第2三态缓冲器27通过输入输出接口6输出到外部存储器，存储器存取控制信号作为外部存储器存取控制信号从第4AND电路30通过输入输出接口6输出到外部存储器。如果将外部存储器地址信号和外部存储器存取控制信号输入到外部存储器，则数据通过第2数据总线8和输入输出接口6在外部存储器和CPU核心3之间进行读出写入。
这样，在将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」的情况下，如图7的存储器映像中所示，将0地址以上不到1M地址的存储区分配给内部存储器2，将1M地址以上不到16M地址的存储区分配给外部存储器。即，在将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」的情况下，能进行存取的内部存储器的容量是1M字节，能进行存取的外部存储器的容量是15M字节。半导体装置1作为具备有1M字节的容量的内部存储器2的装置来工作。
从以上的说明中可理解，在控制电路5中根据从CPU核心3输出的存储器地址信号和由容量切换信号发生电路4发生的容量切换信号来控制进行存取的存储器。即，在容量切换信号的值为「1」的情况下，构成存储器地址信号的第1～第3位的信号的值都是「0」时，对内部存储器2进行存取，构成存储器地址信号的第1～第3位的信号的值都是「1」时，对外部存储器进行存取。此外，在容量切换信号的值为「0」的情况下，构成存储器地址信号的第1～第4位的信号的值都是「0」时，对内部存储器2进行存取，构成存储器地址信号的第1～第4位的信号的值都是「1」时，对外部存储器进行存取。
此外，在控制电路5中根据由容量切换信号发生电路4发生的容量切换信号来切换能进行存取的内部存储器2的容量。即，在容量切换信号的值为「1」的情况下，能进行存取的内部存储器2的容量是2M字节，在容量切换信号的值为「0」的情况下，能进行存取的内部存储器2的容量是1M字节。
如以上所述，按照本实施例1，由于通过将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」或「1」，根据容量切换信号的值利用控制电路5来切换能进行存取的内部存储器2的容量，故没有必要依据各种特定的容量要求来开发、制造半导体装置。因而，能得到缩短半导体装置的开发周期以及降低制造成本的效果。
此外，按照本实施例1，由于根据是否将焊区11连接到引线端子17上，将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」或「1」，故可得到能够容易地将由容量切换信号发生电路4发生的容量切换信号的值设定为「0」或「1」的效果。
再者，按照本实施例1，由于控制电路5具备第1AND电路21，用于将构成从CPU核心3输出的n(n是大于2的整数)位长的存储器地址信号的第m-1(m是小于n的整数)位为止的信号反转后输入；第3NOT电路22，用于输入构成从CPU核心3输出的n位长的存储器地址信号的第m位的信号；OR电路23，用于输入第3NOT电路22的输出和由容量切换信号发生电路4发生的容量切换信号；第2AND电路24，用于输入第1AND电路21的输出和OR电路23的输出；以及第1三态缓冲器25，用于在第2AND电路24的输出的值为「1」时，将存储器地址信号作为内部存储器地址信号输出，故通过改变m的值可得到能够改变能进行存取的内部存储器2的容量的切换容量的效果。
实施例2在实施例2至实施例4中，只是容量切换信号发生电路与实施例1不同。因此，以下只就容量切换信号发生电路的结构、工作进行说明。
图8是示出本发明的实施例2的半导体装置中的容量切换信号发生电路的详细情况的构成图。在图8中，31是容量切换信号发生电路，32是电阻，其一端连接到信号线14，其另一端连接到高电位侧基准电源13。其它的构成要素与图2中附以同一符号而示出的要素是相同的或同等的。
如上所述，按照本实施例2，由于只是将实施例1的半导体装置中的PMOS晶体管15替换为电阻32，故可得到与实施例1同样的效果。
实施例3图9是示出本发明的实施例3的半导体装置中的容量切换信号发生电路的详细情况的构成图。在图9中，41是容量切换信号发生电路，42是可切断的第1熔丝，其一端连接到信号线14，其另一端连接到低电位侧基准电源12,43是PMOS晶体管，该PMOS晶体管的栅极连接到低电位侧基准电源12，其源极连接到高电位侧基准电源13，其漏极连接到信号线14。其它的构成要素与图2中附以同一符号而示出的要素是相同的或同等的。
在这样的容量切换信号发生电路41中，由于栅极连接到低电位侧基准电源12的PMOS晶体管43成为导通状态，只起到电阻的功能，故通过切断第1熔丝42，将由容量切换信号发生电路41发生的容量切换信号的值设定为「1」。另一方面，在不切断第1熔丝42的情况下，将由容量切换信号发生电路41发生的容量切换信号的值设定为「0」。
在切断第1熔丝42的情况下，如果例如用多晶硅布线来构成第1熔丝42，利用激光修整(trimming)时的激光来进行该切断，则不增加切断第1熔丝42的工序，就能在半导体装置的制造工序中将由容量切换信号发生电路41发生的容量切换信号的值设定为「1」或「0」。
如上所述，在本实施例3中，与实施例1的情况相同，能得到缩短半导体装置的开发周期以及降低成本的效果。再者，通过改变m的值可得到能够改变能进行存取的内部存储器2的容量的切换容量的效果。
此外，按照本实施例3，由于根据是否切断第1熔丝42，将由容量切换信号发生电路41发生的容量切换信号的值设定为「0」或「1」，故可得到能够容易地将由容量切换信号发生电路41发生的容量切换信号的值设定为「0」或「1」的效果。
实施例4图10是示出本发明的实施例4的半导体装置中的容量切换信号发生电路的详细情况的构成图。在图10中，51是容量切换信号发生电路，52是可切断的第2熔丝，其一端连接到信号线14，其另一端连接到高电位侧基准电源13。其它的构成要素与图9中附以同一符号而示出的要素是相同的或同等的。
在这样的容量切换信号发生电路51中，通过切断第1熔丝42，将由容量切换信号发生电路51发生的容量切换信号的值设定为「1」。另一方面，通过切断第2熔丝52，将由容量切换信号发生电路51发生的容量切换信号的值设定为「0」。
如上所述，在本实施例4中，与实施例1的情况相同，能得到缩短半导体装置的开发周期以及降低制造成本的效果。再者，通过改变m的值可得到能够改变能进行存取的内部存储器2的容量的切换容量的效果。
此外，由于根据切断第1熔丝42或是切断第2熔丝52，将由容量切换信号发生电路51发生的容量切换信号的值设定为「0」或「1」，故能得到容易地将由容量切换信号发生电路51发生的容量切换信号的值设定为「0」或「1」的效果。
再有，在实施例3、实施例4中，由于没有必要如实施例1、实施例2的情况那样，设置焊区11，故可使容量切换信号发生电路的面积比实施例1、实施例2的情况小。
如上所述，按照本发明，由于通过将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，利用控制电路并根据容量切换信号的值来切换下述的半导体装置中能进行存取的存储器的容量，其中，该半导体装置在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路和根据容量切换信号来切换能进行存取的存储器的容量的控制电路，故具有缩短半导体装置的开发周期以及降低制造成本的效果。
按照本发明，由于容量切换信号发生电路具备焊区和PMOS晶体管，其中，该焊区可连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上，根据是否将焊区连接到低电位侧基准电源，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，故具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于容量切换信号发生电路具备焊区和电阻，其中，该焊区可连接到低电位侧基准电源，该电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源，根据是否将焊区连接到低电位侧基准电源，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，故具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于在将焊区连接到低电位侧基准电源的情况下，利用组装时的布线来进行该连接，故具有能在半导体装置的制造工序中将由容量切换信号发生电路发生的容量切换信号的值设定为「1」或「0」的效果。
按照本发明，由于容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线，根据是否将第1熔丝切断，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，故具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源，根据将第1熔丝或第2熔丝切断，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，故具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于在切断熔丝的情况下，利用激光修整(trimming)时的激光来进行该切断，故具有能在半导体装置的制造工序中将由容量切换信号发生电路发生的容量切换信号的值设定为「1」或「0」的效果。
按照本发明，由于半导体装置在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路和根据容量切换信号来切换能进行存取的存储器的容量的控制电路，故通过将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，利用控制电路并根据容量切换信号的值来切换能进行存取的存储器的容量，其结果具有缩短半导体装置的开发周期以及降低制造成本的效果。
按照本发明，由于容量切换信号发生电路具备焊区和PMOS晶体管，其中，该焊区可连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上，故根据是否将焊区连接到低电位侧基准电源，可将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，其结果具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于容量切换信号发生电路具备焊区和电阻，其中，该焊区可连接到低电位侧基准电源，该电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源，故根据是否将焊区连接到低电位侧基准电源，可将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，其结果具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，该PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线，根据是否切断第1熔丝，将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，故具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源，故根据切断第1熔丝或第2熔丝，可将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，其结果具有能够容易地将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」的效果。
按照本发明，由于控制电路具备第1AND电路，用于将构成n(n是大于2的整数)位长的存储器地址信号的第m-1(m是小于n的整数)位为止的信号反转后输入；NOT电路，用于输入构成n位长的存储器地址信号的第m位的信号；OR电路，用于输入NOT电路的输出和由容量切换信号发生电路发生的容量切换信号；第2AND电路，用于输入第1AND电路的输出和OR电路的输出；以及三态缓冲器，在第2AND电路的输出的值为「1」时将存储器地址信号作为内部存储器地址信号输出，故具有通过改变m的值可改变能进行存取的内部存储器的容量的切换容量的效果。
权利要求
1．一种存储器容量切换方法，其特征在于通过将由容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」，利用控制电路并根据容量切换信号的值来切换下述的半导体装置中能进行存取的所述存储器的容量，其中，所述半导体装置在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路和根据容量切换信号来切换能进行存取的所述存储器的容量的控制电路。
2．如权利要求1所述的存储器容量切换方法，其特征在于容量切换信号发生电路具备焊区(pad)和PMOS晶体管，其中，所述焊区可连接到低电位侧基准电源，所述PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上，根据是否将所述焊区连接到所述低电位侧基准电源，将由所述容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
3．如权利要求1所述的存储器容量切换方法，其特征在于容量切换信号发生电路具备焊区和电阻，其中，所述焊区可连接到低电位侧基准电源，所述电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源，根据是否将所述焊区连接到所述低电位侧基准电源，将由所述容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
4．如权利要求2或权利要求3所述的存储器容量切换方法，其特征在于在将焊区连接到低电位侧基准电源的情况下，利用组装时的布线来进行该连接。
5．如权利要求1所述的存储器容量切换方法，其特征在于容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，所述PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线，根据是否将所述第1熔丝切断，将由所述容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
6．如权利要求1所述的存储器容量切换方法，其特征在于容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源，根据将所述第1熔丝或所述第2熔丝切断，将由所述容量切换信号发生电路发生的容量切换信号的值设定为「0」或「1」。
7．如权利要求5或权利要求6所述的存储器容量切换方法，其特征在于在切断熔丝的情况下，利用激光修整时的激光来进行该切断。
8．一种半导体装置，其特征在于在一个芯片上具备存储器、发生容量切换信号的容量切换信号发生电路以及根据容量切换信号来切换能进行存取的所述存储器的容量的控制电路。
9．如权利要求8所述的半导体装置，其特征在于容量切换信号发生电路具备焊区和PMOS晶体管，其中，所述焊区可连接到低电位侧基准电源，所述PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到把焊区与控制电路连接起来的信号线上。
10．如权利要求8所述的半导体装置，其特征在于容量切换信号发生电路具备焊区和电阻，其中，所述焊区可连接到低电位侧基准电源，所述电阻的一端连接到把焊区与控制电路连接起来的信号线上，其另一端连接到高电位侧基准电源。
11．如权利要求8所述的半导体装置，其特征在于容量切换信号发生电路具备可切断的第1熔丝和PMOS晶体管，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，所述PMOS晶体管的栅极连接到低电位侧基准电源，其源极连接到高电位侧基准电源，其漏极连接到与控制电路连接的信号线。
12．如权利要求8所述的半导体装置，其特征在于容量切换信号发生电路具备可切断的第1熔丝和可切断的第2熔丝，其中，第1熔丝的一端连接到与控制电路连接的信号线，其另一端连接到低电位侧基准电源，第2熔丝的一端连接到与控制电路连接的信号线，其另一端连接到高电位侧基准电源。
13．如权利要求8所述的半导体装置，其特征在于控制电路具备第1AND电路，用于将构成n(n是大于2的整数)位长的存储器地址信号的第m-1(m是小于n的整数)位为止的信号反转后输入；NOT电路，用于输入构成n位长的存储器地址信号的第m位的信号；OR电路，用于输入该NOT电路的输出和由容量切换信号发生电路发生的容量切换信号；第2AND电路，用于输入所述第1AND电路的输出和所述OR电路的输出；以及三态缓冲器，在该第2AND电路的输出的值为「1」时将存储器地址信号作为内部存储器地址信号输出。
全文摘要
存在半导体装置的开发周期变长及制造成本也变高的课题。通过将由容量切换信号发生电路4发生的容量切换信号的值设定为
或[1]，利用控制电路5并根据容量切换信号的值来切换下述的半导体装置1中能进行存取的存储器的容量，其中，所述半导体装置1在一个芯片上具备；内部存储器2、发生容量切换信号的容量切换信号发生电路4和根据容量切换信号来切换能进行存取的存储器的容量的控制电路5。
文档编号G06F15/76GK1227387SQ9811919
公开日1999年9月1日 申请日期1998年9月16日 优先权日1998年2月25日
发明者濑口祯浩 申请人:三菱电机株式会社