0与感测电极层420，以分离基板800上的多个运算晶片440，形成如图4所示的晶片封装体400。
[0106]由上述本发明实施例可知，本发明具有下列优点。本发明的晶片封装体的运算晶片并非设置于电容感测层中，因此不必使用繁复的制程进行打线以将运算晶片的讯号导出，此大幅节省制程的时间与机台的成本，此外本发明的电容感测层未经额外的加工，其具有良好的平坦性，可提升晶片封装体侦测时的准确度。
[0107]以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种晶片封装体，其特征在于，包含: 一基板，具有相对的一第一表面与一第二表面； 一电容感测层，位于该第二表面上，该电容感测层具有相对于该第二表面的一第三表面，并包含: 多个电容感测电极，位于该第二表面上；以及 多条金属导线，位于所述电容感测电极上；以及 一运算晶片，位于该第三表面上，并电性连接至所述电容感测电极。2.根据权利要求1所述的晶片封装体，其特征在于，还包含: 多个第一外部导电连结，位于所述金属导线上，并电性连接至该运算晶片；以及多个第二外部导电连结，位于所述金属导线上，其中该运算晶片位于所述第二外部导电连结上。3.根据权利要求2所述的晶片封装体，其特征在于，所述第一外部导电连结通过所述金属导线，以及所述第二外部导电连结电性连接至该运算晶片。4.根据权利要求2所述的晶片封装体，其特征在于，该电容感测层还包含: 多个第一导电垫，位于所述金属导线与所述第一外部导电连结之间；以及 多个第二导电垫，位于所述金属导线与所述第二外部导电连结之间。5.根据权利要求1所述的晶片封装体，其特征在于，该基板的材质为玻璃、蓝宝石、氮化招、或其组合。6.—种晶片封装体，其特征在于，包含: 一基板，具有相对的一第一表面与一第二表面； 一电容感测层，位于该第一表面下，该电容感测层具有相对于该第一表面的一第三表面，并包含: 多个电容感测电极，位于该第三表面上；以及 多条金属导线，位于所述电容感测电极上；以及 一运算晶片，位于该电容感测层上，并电性连接至所述电容感测电极。7.根据权利要求6所述的晶片封装体，其特征在于，还包含一穿孔自该第二表面朝该第一表面延伸，并暴露所述金属导线。8.根据权利要求7所述的晶片封装体，其特征在于，还包含: 一绝缘层，位于该第二表面上并延伸至该穿孔中覆盖该穿孔的孔壁； 一重布局线路层，位于该绝缘层上并延伸至该穿孔中接触所述金属导线； 一保护层，位于该重布局线路层上，该保护层具有多个第一开口以及多个第二开口以暴露该重布局线路层； 多个第一外部导电连结，位于所述第一开口中，并接触该重布局线路层；以及 多个第二外部导电连结，位于所述第二开口中，并接触该重布局线路层。9.根据权利要求8所述的晶片封装体，其特征在于，该运算晶片设置于该第二表面，并位于所述第二外部导电连结上。10.根据权利要求9所述的晶片封装体，其特征在于，所述第一外部导电连结通过该重布局线路层，以及所述第二外部导电连结电性连接至该运算晶片。11.根据权利要求6所述的晶片封装体，其特征在于，还包含一凹陷自该第二表面朝该第一表面延伸，并暴露所述金属导线，其中该运算晶片位于该凹陷中。12.根据权利要求11所述的晶片封装体，其特征在于，还包含: 一绝缘层，位于该第二表面上并延伸至该凹陷中覆盖该凹陷的孔壁； 一重布局线路层，位于该绝缘层上并延伸至该凹陷中接触所述金属导线； 一保护层，位于该重布局线路层上，该保护层具有多个第一开口以暴露该第二表面上的该重布局线路层； 多个第一外部导电连结，位于所述第一开口中，并接触该重布局线路层，其中所述第一外部导电连结电性连接至该运算晶片；以及 多个第二外部导电连结，位于该凹陷中，并接触该重布局线路层。13.根据权利要求12所述的晶片封装体，其特征在于，该运算晶片位于所述第二外部导电连结上。14.根据权利要求13所述的晶片封装体，其特征在于，所述第一外部导电连结通过该重布局线路层，以及所述第二外部导电连结电性连接至该运算晶片。15.根据权利要求13所述的晶片封装体，其特征在于，还包含一阻隔层覆盖该凹陷中的该运算晶片与所述第二外部导电连结。16.根据权利要求6所述的晶片封装体，其特征在于，该基板的材质为硅。17.一种晶片封装体的制造方法，其特征在于，包含: 提供一基板，其中该基板具有相对的一第一表面与一第二表面； 形成一电容感测层于该第二表面上，该电容感测层具有相对于该第二表面的一第三表面，包含: 形成多个电容感测电极于该第二表面上；以及 形成多条金属导线于所述电容感测电极上；以及 形成一运算晶片于该第三表面上以使该运算晶片电性连接至所述电容感测电极。18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，还包含形成多个第一外部导电连结与多个第二外部导电连结于所述金属导线上，其中该运算晶片形成于所述第二外部导电连结上。19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。20.根据权利要求18所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。21.一种晶片封装体的制造方法，其特征在于，包含: 提供一基板，其中该基板具有相对的一第一表面与一第二表面； 形成一电容感测层于该第一表面下，该电容感测层具有相对于该第二表面的一第三表面，包含: 形成多条金属导线于该第一表面下；以及 形成多个电容感测电极于所述金属导线下；以及 形成一运算晶片于该电容感测层上以使该运算晶片电性连接至所述电容感测电极。22.根据权利要求21所述的晶片封装体的制造方法，其特征在于，还包含: 形成一穿孔自该第二表面朝该第一表面延伸，以暴露所述金属导线。23.根据权利要求22所述的晶片封装体的制造方法，其特征在于，还包含: 形成一绝缘层于该第二表面上与该穿孔中； 移除部分该绝缘层以暴露所述金属导线； 形成一重布局线路层于该绝缘层上并延伸至该穿孔中接触所述金属导线； 形成一保护层于该重布局线路层上； 移除部分该保护层以形成多个第一开口以及多个第二开口，以暴露该重布局线路层； 形成多个第一外部导电连结于所述第一开口中；以及 形成多个第二外部导电连结于所述第二开口中，其中该运算晶片形成于所述第二外部导电连结上。24.根据权利要求23所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。25.根据权利要求23所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。26.根据权利要求21所述的晶片封装体的制造方法，其特征在于，还包含: 形成一凹陷自该第二表面朝该第一表面延伸，以暴露所述金属导线，其中该运算晶片形成于该凹陷中。27.根据权利要求26所述的晶片封装体的制造方法，其特征在于，还包含: 形成一绝缘层于该第二表面上与该凹陷中； 移除部分该绝缘层以暴露所述金属导线； 形成一重布局线路层于该绝缘层上并延伸至该凹陷中接触所述金属导线； 形成一保护层于该第二表面上的该重布局线路层上； 移除部分该保护层形成多个第一开口以暴露第二表面上的该重布局线路层； 形成多个第一外部导电连结于所述第一开口中；以及 形成多个第二外部导电连结于该凹陷中，其中该运算晶片形成于所述第二外部导电连结上。28.根据权利要求27所述的晶片封装体的制造方法，其特征在于，所述第一外部导电连结与所述第二外部导电连结于相同制程步骤中同时形成。29.根据权利要求27所述的晶片封装体的制造方法，其特征在于，还包含形成一阻隔层于该凹陷中以覆盖该运算晶片与所述第二外部导电连结。30.根据权利要求29所述的晶片封装体的制造方法，其特征在于，还包含沿着一切割道切割该基板与该电容感测层，以形成一晶片封装体。
【专利摘要】一种晶片封装体及其制造方法，该晶片封装体包含：一基板，具有相对的一第一表面与一第二表面；一电容感测层，位于第二表面上，电容感测层具有相对于第二表面的一第三表面，并包含多个电容感测电极位于该第二表面上以及与多条金属导线位于电容感测电极上；以及一运算晶片，位于第三表面上，并电性连接至电容感测电极。本发明不仅能够大幅节省制程的时间与机台的成本，且能够提升晶片封装体侦测时的准确度。
【IPC分类】G06K9/00
【公开号】CN105701443
【申请号】CN201510888887
【发明人】何彦仕, 张恕铭, 刘沧宇, 沈信隆
【申请人】精材科技股份有限公司
【公开日】2016年6月22日
【申请日】2015年12月7日
【公告号】US20160171273