半导体存储装置的制作方法

专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，存储单元阵列由和DRAM(动态随机存取存储器)相同的存储单元构成，而且，从半导体存储装置的外部看时，其动作规格和通用的SRAM(静态RAM)相同。本发明特别涉及一种适合于以手提电话和PHS(个人手提电话系统)等为代表的便携设待机半导体存储装置。
背景技术：
作为可随机存取的半导体装置，最具代表性的是SRAM和DRAM。和DRAM相比，SRAM一般速度快，只要供给电源并输入地址，就能捕捉该地址的变化，使内部的时序逻辑电路动作并进行读出·写入。这样，SRAM与DRAM比，只要提供单纯的输入信号波形就能动作，所以，生成这种输入信号波形的电路构成可以做到简单化。
另外，SRAM不需要象DRAM那样进行更新，以持续保持存储单元所存储的数据，所以使用容易，同时因不需要更新，还具有待机状态时的数据保持电流小的优点。因为有上述特征，所以SRAM被广泛应用于各种用途上。但是，SRAM一般是每一个存储单元需要6个晶体管，所以在谋求大容量化方面和DRAM比，除芯片尺寸变大外，还具有价格上不得不比DRAM贵的缺点。
另一方面，DRAM使用的地址，必须分2次分别提供行地址和列地址，所以需要用RAS(行地址选通)/CAS(列地址选通)作为规定这些地址的取入定时的信号，因此需要定期更新存储单元等，这样和SRAM比，除定时控制复杂外，更新控制电路等也显得格外的不必要。
另外，DRAM在没有从外部的存取时，也需要更新存储单元，所以存在消耗电流大的问题。但是，DRAM的存储单元可以由1个电容和1个晶体管构成，所以不加大芯片尺寸就能较容易地做到大容量化。因此，为构成相同存储容量的半导体存储装置时，DRAM要比SRAM便宜。
但是，以手提电话等为代表的便携设备采用的半导体存储装置在此前一直是以SRAM为主。这是因为，此前的手提电话只配置有简单的功能，不需要大容量的半导体存储装置，和DRAM比，在定时控制等方面使用容易，待机电流小，消耗功率低，所以适合于需要尽可能地延长连续通话时间、连续待听时间的手提电话等。
然而，现在功能配置非常丰富的手提电话已出现，能够实现电子邮件的收发功能、访问各种站点取得附近的餐馆等的城市信息等功能。不仅如此，最新的手提电话还配置有访问因特网上的WEB服务器，简略显示主页内容的功能，可以想象，将来可以和现在的桌式电脑一样自由访问因特网上的主页等。
为实现这种功能，象过去的手提电话那样只作单纯的文本显示已不能满足请求，给用户提供各种多媒体信息的图像显示就必不可缺。这样，就需要把从公众网等接收的大量数据暂时存储在手提电话内的半导体存储装置上。即，用于今后的便携设备上的半导体存储装置，其必须条件是要具备DRAM那样的大容量。而小型轻量又是便携设备的绝对条件，所以半导体存储装置的大容量化，不可避免地带来了机器本身的大型化·重量化。
如上所述，作为便携设待机半导体存储装置，从使用简便、消耗功率上考虑是SRAM比较适合，而从大容量化方面看则是DRAM比较适合。即，可以说分别吸收了SRAM及DRAM的优点的半导体存储装置，最适合今后的便携设备。这种半导体存储装置，使用和DRAM相同的存储单元，但从外部看又具有和SRAM基本相同的规格，被称为“虚拟SRAM”已被开始研究。
虚拟SRAM不必象DRAM那样，把地址分别分为行地址和列地址进行提供，另外，该区分所需的RAS、CAS定时信号也不再需要。
虚拟SRAM和通用SRAM相同，只需提供一次地址，就能以相当于时钟同步型半导体存储装置的时钟的芯片使能信号为触发，把地址存入内部，进行读出/写入。
虚拟SRAM不仅和通用SRAM具有完全的互换性，而且许多虚拟SRAM还具备从外部控制存储单元的更新所需的更新控制用端子，必须在虚拟SRAM的外部控制更新。这样和SRAM比，许多虚拟SRAM具有不容易使用，需要具备更新控制用多余电路的缺点。下面介绍的虚拟SRAM，不需要在虚拟SRAM外部控制更新，可以和通用SRAM在完全相同的规格下动作，但是这种虚拟SRAM还具有下述各种缺点。
首先，作为第1相关技术列举的是特开平4-243087号公报公开的半导体存储装置。该相关技术的虚拟SRAM自身不具有更新定时器，定时器设置在虚拟SRAM的外部。在更新时间经过后，有最初存取请求时，在虚拟SRAM的外部生成OE(输出使能)信号，根据该OE信号进行更新后，进行与该存取请求相对应的读出或写入。
但是，该第1相关技术的这种构成的消耗功率过大，有不适合以长时间使用为前提的电池驱动型手提电话等低功率消耗产品的问题。尽管如此，第1相关技术在芯片使能信号有效的时刻，虚拟SRAM锁存从外部输入的地址而动作。即，第1相关技术中每向虚拟SRAM存取时，都需要改变芯片使能信号，由于在贴片基板上布线的芯片使能信号的总线的充放电电流，使得消耗功率变大。
另外，在第1相关技术中，有从虚拟SRAM外部读出请求时，先进行更新后，再进行与该读出请求相对应的存储单元的读出。因此，存在读出动作的开始时间被延迟的问题，被延时时间为更新动作所需的时间。即，从确定地址的时刻到输出读出数据的时刻的地址存取时间(以下称“TAA”)增多。这个问题在写入时也会同样发生。例如，即使写入使能信号和写入数据在存储周期内的早期时间被提供，也有更新不结束写入动作不能开始的问题。
下面作为第2相关技术，列举的是专利第2529680号公报(特开昭63-206994号公报)公开的半导体存储装置。该相关技术，除公开了和从外部控制更新的现有的虚拟SRAM相同的构成外，还公开了使用该虚拟SRAM的构成、并进行了改进的构成。
前述构成中，接受到输出使能信号有效信息后，生成地址变化检测信号，根据在虚拟SRAM内部生成的更新地址进行更新后，在输出使能信号无效的时刻，再次生成地址变化检测信号，对从虚拟SRAM外部提供的外部地址也进行更新。但是，如果输出使能信号是按每个更新间隔定期产生的，那么以外部地址为对象的后者的更新本来就不需要，相对于外部地址的更新，相应地就成了功率消耗的浪费。
另一方面，后者的构成中，捕捉外部地址的变化并产生地址变化检测信号，以该地址变化检测信号为契机，对在虚拟SRAM内部生成的更新地址进行更新，然后经过一定时间后，再次产生地址变化检测信号，并进行以外部地址为对象的通常的读出·写入。但是，如果要在地址更新后进行读出或写入，那么就会产生和第1相关技术相同的问题。
这种构成会产生外部地址出现时滞(Skew)的问题。即，如果外部地址中出现时滞，则会因此产生多个地址变化检测信号。因此，即使可以用最初的地址变化检测信号起动更新，但由于第2个以后的地址变化检测信号的存在，使本来应在更新结束后进行的对外部地址的存取被起动。即，此时，尽管是在更新过程中，因对外部地址的存取请求已被实施，所以产生下述问题。
因为DRAM的存储单元一般是破坏读出，所以使某字线激活，用读出放大器进行读出时，需要把原来存储在与该字线连接的所有存储单元上的数据，从该读出放大器写回到存储单元。但是，上述更新过程中，通常的读出或写入被起动时，多个字线会被同时激活。这样，与这些字线连接的存储单元的数据被同时读出到同一位线上，使与应更新的存储单元的数据对应产生的位线上的电位变得不正确。因此，把该位线上的电位放大并写回(更新)到该存储单元时，会破坏存储单元的数据。
下面，作为第3相关技术，列举的是特开昭61-5495号公报及特开昭62-188096号公报公开的半导体存储装置。前者的半导体存储装置在内部设有更新定时器，以记时更新间隔，在经过相当于该更新间隔时间的时刻，产生更新开始请求，在读出动作中的位线对的放大结束后，激活对应更新地址的字线，并进行更新。这样，不从半导体存储装置的外部控制存储单元的更新，也能完成更新。
后者的半导体存储装置具体公开的是，为实现前者的半导体存储装置所设计的动作定时控制电路的详细构成，基本上和前者的半导体存储装置相同。第3相关技术和第1相关技术与第2相关技术相同，也公开了进行更新后再读出或写入的内容。除此以外，作为类似于第3相关技术的第4相关技术，可列举的是特开平6-36557号公报公开的半导体存储装置。该半导体存储装置内部也设有更新用定时器，在经过规定的更新时间的时刻，产生更新开始请求，读出结束后进行更新。
但是，如第3相关技术所公开的，进行更新后再读出或写入时会产生前面指出的问题。不过，该第3相关技术及第4相关技术，也公开了进行更新后再读出或写入的内容。根据这种构成，不会产生第1相关技术及第2相关技术所述的地址存取时间TAA增多的问题。但是，第3相关技术及第4相关技术中，决定写入定时的写入使能信号完全不考虑是在什么时间提供的，所以有可能产生以下问题。
即，使虚拟SRAM按和通用SRAM相同的规格动作时，写入使能信号和写入数据相对于地址的变化不是同步提供的。因此，即使写入地址已确定，但在写入使能信号和写入数据均确定之前，实际上不能开始向存储单元的写入动作。即，在写入使能信号和写入数据确定之前，出现了不能做任何动作的空闲时间，只有在这些确定之后，才能顺序进行写入及更新。为此，和第1相关技术及第2相关技术所述的更新后再写入的构成相比，具有因存在空闲时间，所以相应地延长了存储周期的缺点。
这里，第1相关技术～第4相关技术所述的虚拟SRAM的写入动作一般如下。即，在写入期间激活字线，继续选择存储单元，并从写入使能信号非同步有效的时刻开始向存储单元的写入动作，从写入时间确定后的时刻到经过规定时间(以下，称时间TDW)的期间，把该写入数据实际写入存储单元。之后，使写入使能信号无效，到再次经过规定时间(以下，称恢复时间TWR)的期间，实施位线的预充电，以进行后续存取。
通用SRAM实际上不需要上述的恢复时间TWR，但虚拟SRAM因采用DRAM存储单元的关系，和DRAM相同，需要对位线进行预充电，所以恢复时间TWR不能为零。这样，虚拟SRAM必须要确保恢复时间TWR，所以和通用SRAM比，存在相对于下一地址的动作开始时间延时的缺点。因此，希望能够缩短上述空闲时间和恢复时间TWR，但象第1相关技术～第4相关技术这样的构成很难实现。
除上述内容之外，现有的虚拟SRAM还有以下问题。即，通用SRAM等多设有待机模式，以停止对内部电路的供电，尽量减小消耗功率。但是，虚拟SRAM的存储单元自身因和DRAM相同，所以为保持存储在存储单元里的数据，需要经常更新。因此，虽说其动作和SRAM相同，但现有的虚拟SRAM一般不设置通用SRAM所采用的待机模式。
但是，只要是按和SRAM相同的规格动作，从使用方便性方面看，还是希望准备和通用SRAM的待机模式相同的低消耗功率模式。今后，预想虚拟SRAM还会适用于各种各样的用途，所以设计现有SRAM等没有的虚拟SRAM独有的待机模式，还是非常有用的。

发明内容
鉴于上述情况，本发明的目的在于提供一种半导体存储装置，不会因更新的影响使通常的读出·写入存取变迟缓，即使地址中存在时滞现象时也不会产生存取延迟或存储单元被破坏等问题，通过削减写入时间可以缩短存储单元整体的时间，提供即使是按通用SRAM规格动作、且做到大容量化时，芯片尺寸也小且消耗功率低、廉价的半导体存储装置。另外，本发明的目的还在于提供一种半导体存储装置，具有和通用SRAM相同的待机模式和现有半导体存储装置上看不到的独特低消耗功率模式。
根据本发明的第1方式的半导体存储装置，具有存储单元阵列，由需要更新的存储单元构成；存取电路，把相对于存取地址的读出或写入实施到前述存储单元阵列后，进行前述存储单元阵列的更新；控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期的后面时刻，把使用在该存储周期提供的前述存取地址及前述写入数据的写入，利用延迟写入使在前述存取电路中进行。即，该半导体存储装置进行写入时，采用延迟写入，在比提供了写入请求的存储周期滞后的时刻进行写入。因此，在进行延迟写入的时刻，存取地址及写入数据均已确定，使用它们马上就可以开始向存储单元阵列写入。所以，不会象相关技术那样，因写入数据未确定而在存储周期中产生空闲时间，故能够缩短存储周期。另外，写入及更新动作和存取地址及写入数据的取入动作可以并行进行。因此，不必象相关技术那样，在向存储单元阵列写入后，还要确保恢复时间，所以可以缩短存储周期。
根据本发明的第1方式的半导体存储装置，前述控制电路，在提供了先行前述写入请求的下一写入请求的存储周期，也可以把对应该先行写入请求的写入通过延迟写入进行。前述控制电路，也可以检测芯片是处于非选择状态或非激活状态，在该非选择状态或该非激活状态进行前述延迟写入。这样，在进行延迟写入过程中，不会提供读出请求和新的写入请求。因此，当在延迟写入进行过程中有读出请求和新的写入请求时，在延迟写入结束之前，不会产生对应这些请求的动作开始变迟缓的问题。
根据本发明的第2方式的半导体存储装置，在根据上述第1方式的半导体存储装置中，设有地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化，前述控制电路以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞设定为最大值的时滞期间经过后，开始前述读出或前述写入。
根据本发明的第3方式的半导体存储装置，具有存储单元阵列，由需要更新的存储单元构成；存取电路，把向前述存取地址的写入实施到前述存储单元阵列之后，进行前述存储单元阵列的更新，该前述存取地址以相对于存取地址的读出、或相对于前述存取地址非同步提供的写入请求及写入数据为基础；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；控制电路，以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞设定为最大值以上的时滞期间经过后，开始前述读出或前述写入。
根据上述第2或第3方式的半导体存储装置，从芯片选择信号或存取地址发生变化的时刻起到时滞期间经过后，可以开始读出或写入。因此，在存取地址已确定的时刻，可以马上开始读出或写入动作，使读出或写入的存取高速化。
根据上述第2或第3方式的半导体存储装置，前述控制电路在前述写入请求是否已输入的确定时刻以后，设定前述时滞期间的结束时间，也可以在时滞期间内确定是否已提供写入请求。这样，不会产生相关技术存在的以下问题，即，以写入动作的开始被延时、而虚假读出动作已开始为起因的，虚假读出因写入动作被中断致使存储单元被破坏，或在虚假读出结束之前，写入动作的开始延时，使得存储周期变长。
根据本发明的第4方式的半导体存储装置，具有存储单元阵列，由需要更新的存储单元构成；存取电路，在同一存储周期中，把相对于存取地址的读出或写入实施到前述存储单元阵列之后，进行前述存储单元阵列的更新；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；控制电路，以该检测时刻为基准，把控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞具有最大值以上长度的时滞期间的结束时间，设定在相对于前述存取地址非同步提供的写入请求及写入数据的确定时刻以后。这样，进行写入时，通过在时滞期间内确定写入请求及写入数据双方，可以在有写入请求的同一存储周期内进行写入或读出及更新。因此，如同根据第1方式的半导体存储装置，不需要进行延迟写入，不必设计控制延迟写入的所需构成，相应地可以使电路构成小规模化、简单化。
根据上述第2～第4方式的半导体存储装置，在从存取地址变化到时滞期间经过后，进行向存储单元的写入。因此，不用象现有的虚拟SRAM那样，每次取入地址都要改变芯片使能信号，所以相应地可以削减消耗功率。
根据上述第2～第4方式的半导体存储装置，前述控制电路，从已有读出请求或写入请求的当前存储周期前面的存储周期开始的写入、读出或更新，在前述当前存储周期的时滞期间的结束时间之前仍未完成时，可以在前述写入、读出或更新结束之前，延时前述当前存储周期的写入或读出的开始。即，从先行存储周期开始的写入、读出或更新在当前存储周期的时滞期间结束之前仍未完成时，可以在这些动作结束之前，延时当前存储周期的写入或读出的开始。这样，即使写入或读出及随后的更新在1个存储周期完成不了，也不会出现写入、读出、更新间的竞争。因此，能够缩短周期时间，以期实现半导体存储装置的高速化。
根据上述第1～第4方式的半导体存储装置，前述存取电路，相对于前述存储单元阵列上的多个地址，同时进行读出或延迟写入；前述控制电路，把通过前述读出获得的多个读出数据顺序输出到外部的动作，或把为了下一延迟写入而从外部输入的多个写入数据顺序取入的动作，可以和前述更新并行进行。这样，从半导体存储装置外部看时，看不到更新期间，所以能够缩短周期时间。此时，前述控制电路，检测前述存取地址中的上位规定位的变化，进行前述读出和前述延迟写入时，相对于前述存取地址中的前述上位规定位相同的前述多个地址，也可以改变由前述存取地址中的前述上位规定位以外的位构成的下位地址，可以连续输出前述多个读出数据，或连续取入前述多个写入数据。这样，可以实现和通用DRAM等采用的页面模式和脉冲模式相同的功能。另外，前述控制电路，也可以按照从外部提供的前述下位地址，连续输出前述多个读出数据，或连续取入前述多个写入数据。这样，可以象页面模式那样随意改变下位地址并输出输入数据。另外，前述控制电路，还能以从外部提供的前述下位地址的初始值为基础，按照事前决定的顺序改变前述下位地址，并连续输出前述多个读出数据，或连续取入前述多个写入数据。这样，可以只把脉冲动作的开始地址提供给半导体存储装置，使设置于半导体存储装置外部的控制器等的构成简略化。
根据上述第1～第4方式的半导体存储装置，还包括更新控制电路，具有前述存取电路及前述控制电路内的电路，控制前述更新；和更新地址生成电路生成显示前述更新对象的存储单元的更新地址，每进行一次前述更新就更新该更新地址；电压发生电路，产生供给各装置内单元的电压；模式切换电路，通过切换下述模式，第1模式，给前述更新控制电路及前述电压发生电路双方提供电源，第2模式，停止前述更新控制电路的供电，并给前述电压发生电路提供电源，第3模式，停止前述更新控制电路及前述电压发生电路双方的供电，根据上述被切换的模式，分别控制前述更新控制电路及前述电压发生电路的供电。这样，根据所适用的机器及其使用环境等，可以从外部细密控制待机状态时要否保持数据、返回激活状态的时间、电流消耗量等。即，通过第1模式，可以保持存储单元的数据，以给更新所需电路供电，同时可以把从待机状态过渡为激活状态的时间缩短为3种模式中最短的。通过第2模式，可以把只供给更新控制电路部分的消耗电流降低得低于第1模式，此外，从待机状态过渡为激活状态时，只初始化存储单元的数据，就能和第1模式相同，马上使用半导体存储装置。通过第3模式，可以把消耗电流降低为3种模式中最小的。此时，前述模式切换电路，也可以检测相对于规定地址按每个模式事前决定的数据的写入进行状况，进行模式切换。这样，为切换待机模式，不需要从半导体存储装置外部提供专用信号，而且也不需要在半导体存储装置上设置这种专用信号用测试针脚。
根据本发明的第5方式的半导体存储装置，具有存储单元阵列，由需要更新的存储单元构成；存取电路，进行相对于存取地址的写入周期随带的前述存储单元阵列的更新，同时从进行前述写入周期随带的更新起到规定时间经过后，主动进行前述存储单元阵列的更新；控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期的后面时刻，把使用在该存储周期提供的前述存取地址及前述写入数据的写入，通过延迟写入使在前述存取电路中进行。
根据本发明的各种方式的半导体存储装置，是在读出或写入之后进行更新，所以和更新后再进行读出或写入比，可以实现存取的高速化。此外，根据本发明，不必象通用DRAM那样，按照RAS/CAS定时信号分2次取入地址，可以一次提供存取地址，所以，可以使应输入给半导体存储装置的信号波形生成电路的构成简单化。另外，随着从半导体存储装置外部的存取，可以在1个存储周期中进行更新，为了更新所有存储单元，只要所需的存取请求存在，不从半导体存储装置外部进行更新控制，就可以持续保持存储单元的数据，使用上和通用SRAM同样容易。作为存储单元，如果使用象DRAM那样的1个晶体管1个电容的构成，通用SRAM是每个存储单元需要6个晶体管，与此相比，可以大幅度减少单元面积，所以能够做到大容量化，芯片尺寸缩小化，并能降低成本。


图1表示的是本发明的第1实施方式的半导体存储装置的构成方框图。
图2表示的是第1实施方式中，写入(延迟写入)或读出及其各个后续更新分别在1个存储周期实施时的动作时序图。
图3表示的是第1实施方式中，不进行更新，只实施写入(延迟写入)或读出时的动作时序图。
图4表示的是第1实施方式中，通过更新定时器起动单元更新时的动作时序图。
图5表示的是第1实施方式中，在通过更新定时器起动单元更新之前，根据外部的读出请求进行读出及其随带的更新时的动作时序图。
图6表示的是第1实施方式中，说明不需要写入脉冲时间TWP的上限值的时序图。
图7表示的是第1实施方式中，说明不需要周期时间Tcyc的上限值的时序图。
图8表示的是本发明的第2实施方式的半导体存储装置的构成方框图。
图9表示的是第2实施方式的半导体存储装置的动作时序图。
图10表示的是本发明的第3实施方式的半导体存储装置的构成方框图。
图11表示的是第3实施方式中，写入(延迟写入)或读出及其各个后续更新分别在1个存储周期实施时的动作时序图。
图12表示的是本发明的第4实施方式的半导体存储装置的构成方框图。
图13表示的是第4实施方式中，实施页面读出及其后续的更新时的动作时序图。
图14表示的是第4实施方式中，实施页面写入及其后续的更新时的动作时序图。
图15表示的是根据本发明的第4实施方式的半导体存储装置的其他构成例的方框图，进行页面读出时，也有在地址PageAddress变化为最初时的时刻取入读出时间的情况。
图16表示的是本发明的第5实施方式的半导体存储装置的构成方框图。
图17表示的是第5实施方式中，实施脉冲读出及其后续的更新时的动作时序图。
图18表示的是第5实施方式中，实施脉冲写入及其后续的更新时的动作时序图。
图19表示的是本发明的第6实施方式的半导体存储装置的构成方框图。
图20表示的是根据第6实施方式的待机模式控制电路的详细构成图。
图21表示的是根据第6实施方式的更新控制电路的详细构成图。
图22表示的是根据第6实施方式的升压电源的详细构成图。
图23表示的是根据第6实施方式的基板电压发生电路的详细构成图。
图24表示的是根据第6实施方式的更新电压发生电路的详细构成图。
具体实施例方式
以下，参照

本发明的实施方式。[第1实施方式]<概要>
首先概要说明本实施方式。如上述第1相关技术～第3相关技术所述，如果在更新之后进行对应外部存取请求的读出·写入，会使地址存取时间TAA增加。为此，本实施方式是，当外部有存取请求时，先进行对应该存取请求的读出或写入之后，再进行更新。但是，如果只靠这一点，还会产生第3相关技术和第4相关技术中所指出的问题。因此，本实施方式实行延迟写入(Late Write)方式，以向存储单元写入，并以此来缩短写入时间及存储周期。
即，在被提供了外部写入请求的存储周期中，只是把所提供的写入地址及写入数据放入半导体存储装置内部，在下一写入请求之前，一直把这些写入地址及写入数据保持在内部。实际向存储单元写入的动作，不在该存储周期进行，而是在被输入了下一写入请求的存储周期进行。即，进行延迟写入，把对于存储单元的写入动作延迟到有下一写入请求的存储周期之前。
通过延迟写入，由于先取入前一写入请求时提供的写入地址及写入数据，所以在进行下一写入请求、实际向存储单元写入时的时刻，写入地址及写入数据双方的数值是确定的。因此，只要使写入使能信号有效化，就可以开始向对应前一写入请求的存储单元的写入动作，所以不会象上述相关技术那样，因写入使能信号及写入数据不确定，在存储周期产生了空闲时间。
换言之，有外部写入请求时，与该写入请求相关的写入地址及写入数据的取入动作，和对应前一写入请求的存储单元的写入动作及其后续的更新动作可以并行进行。本实施方式中，不需要象相关技术那样，逐次进行写入数据的取入、向存储单元的写入、位线的预充电，通过使其并行动作，相应地可以缩短存储周期。伴随写入请求提供的写入数据是在下一写入请求时使用，所以只要在更新动作结束之前，能确定写入数据并取入内部即可。因此，不会象相关技术那样，写入时间还受何时确定写入数据的左右，可以使写入时间保持一定。
在本实施方式中，作为从半导体存储装置外部看时的规格，进行写入请求时，是以在地址时滞期间内使写入使能信号有效化为条件的。这里所说的“地址时滞期间”，是指以存取地址(芯片选择信号从无效状态转为有效状态时的使用相同，后述说明中也相同)的任一位最初变化的时刻为基准，从该时刻到相当于地址具有的时滞时间经过后的时刻。换言之，地址时滞期间等于从存取地址开始变化到确定所有地址值的期间。
通常，对半导体存储装置进行存取的CPU(中央处理装置)等，相对于系统总线把存取地址的各位按基本相同的时间送出。但实际上，CPU的输出针脚的存取地址的输出时间在每位上都有微妙差异。另外，从CPU到半导体存储装置的系统总线上的布线图形的长度和走线方式因地址的每位而异，所以把这些做到全部均一事实上是不可能的。这样，地址的各位到达半导体存储装置的输入针脚的时刻在每位上是有离散性的，这就是时滞。
本实施方式设定上述条件的理由如下。即，现已判明，通用SRAM规格的写入使能信号及写入数据相对于地址变化是非同步提供的，在写入使能信号有效的时刻才出现从外部存取的写入请求。但是，不能预测写入使能信号及写入数据何时确定，另一方面，为尽量早地获得读出数据，希望能从经过地址时滞期间、地址已确定的时刻马上开始读出动作。因此，在从地址变化到写入使能信号及写入数据有效的期间，有必要进行假想的来自外部存取的读出请求的动作。
但是，即使外部的存取请求实际上不是读出而是写入时，象本实施方式，使用DRAM存储单元的构成中，在已经开始的读出动作(此时是伪读出)结束之前不能把其中断。但，象上述的DRAM存储单元是通过破坏读出来读出数据，所以不进行再写入而中断读出动作并转移到写入动作，使得与读出进行中的字线相连接的存储单元的数据全部被破坏掉。
这里，不是对已进行读出的全部存储单元进行写入，所以不能说可以中断读出动作。不仅如此，象本实施方式，进行延迟写入时，一般情况是，伪读出的地址(即，在该存储单元提供的写入地址)和延迟写入的地址(即，在前一写入请求的存储周期提供的写入地址)不一致，所以，从这点讲也不能中断读出动作。
如上所述，如果不在地址时滞期间内输入写入使能信号，在伪读出动作结束之前，写入动作的开始就会被延时。当然，如果把伪读出及其后续的写入和更新保存在事前决定的1个存储周期的期间内，一般认为不会有特别大的问题。但是，只要写入使能信号是非同步有效化，就不一定能时常满足这种条件，伪读出和外部写入请求发生冲突，使写入及更新延时的可能性就不能完全消除。
除此之外的问题，例如，伪读出动作一产生，1个存储周期会延长到“伪读出时间+写入时间+更新时间”。这样，写入使能信号在地址时滞期间之后的时刻被有效化，使得存储周期变长。因此，从规格上讲，希望能在地址时滞期间内把写入使能信号有效化。<构成说明>
图1表示的是根据本实施方式的半导体存储装置的构成方框图。该图中，地址Address是从半导体存储装置外部供给的存取地址。与后述存储单元阵列的行列状排列相对应，地址Address包含有行地址和列地址。地址缓冲器1把地址Address缓冲后输出。
锁存器2在锁存控制信号LC为“L”电平期间(即，锁存控制信号LC从下降到下一上升的期间)，把从地址缓冲器1供给的地址原封不动地作为内部地址LC ADD输出。另外，锁存器2把地址缓冲器1供给的地址在锁存控制信号LC上升时取入，并在锁存控制信号LC为“H”电平期间保存该地址，同时把所保存的地址作为内部地址LC_ADD输出。
提供给寄存器电路3的控制信号LW1及后述的控制信号LW2都是控制延迟写入动作的信号。这些控制信号都是进行延迟写入时设定为“H”电平，不进行时设定为“L”电平。寄存器电路3中内置有寄存器(以下称“地址寄存器”)，以保持和地址Address的位宽相等的存取地址。
控制信号LW1是“L”电平时，寄存器电路3把所输入的内部地址LC_ADD原封不动作为内部地址L_ADD输出。另一方面，控制信号LW1是“H”电平时，寄存器电路3不是把内部地址LC_ADD，而是把保存在地址寄存器中的地址作为内部地址L_ADD输出。寄存器电路3在控制信号LW1的下降沿，把内部地址LC_ADD存入内部寄存器，以便下一延迟写入时使用。寄存器电路3还具有比较器，以按每个位比较所输入的内部地址LC_ADD和地址寄存器保存的地址，在两者的所有位都一致时，比较器向命中(hit)信号HIT输出“H”电平，任意1个位不一致时，输出“L”电平。
如下所述，该命中信号HIT被用于旁路动作，以保持从半导体存储装置外部看时的数据相关性(Coherency)。本实施方式采用的延迟写入，是在有写入请求的存储周期后面的存储周期进行向存储单元的实际写入。即，在有写入请求的存储周期，把写入地址及写入数据先存放到寄存器电路3的地址寄存器及寄存器电路12(后述)的数据寄存器中。在下一次有写入请求输入的存储周期，以已存放的地址及数据为基础，向存储单元阵列7(后述)写入。
因此，事实上在向存储单元阵列7写入之前的期间，相对于已有写入请求的地址又有读出请求时，在该时刻，数据仍未被写入到存储单元阵列7中，只存在于寄存器电路12中。为此，从存储单元阵列7一进行读出，就会把写入前的旧数据输出到半导体存储装置外部。所以，这种情况下，在构成上把存储单元阵列7旁路，使从寄存器电路12输出数据。
为检测上述情况，对照内部地址LC_ADD和寄存器电路3内的地址寄存器，对仍未写入到存储单元阵列7的地址，检测外部读出请求的输入。寄存器电路3生成没有读出·写入区别的命中信号HIT，但如后面所述，因旁路动作仅在有读出请求时进行，所以没有特别大的问题。
ATD(Address Transition Detector；地址变化检测)电路4在芯片选择信号/CS有效(“L”电平)时，检测内部地址LC_ADD是否发生变化。当确认到内部地址LC_ADD中的即使1位有变化时，ATD电路4从检测到该变化的时刻起，到相当于地址时滞期间的时间经过后，使地址变化检测信号ATD产生正的单触发脉冲。
此外，ATD电路4在芯片选择信号/CS被有效化时(从“H”电平跃变到“L”电平)，从芯片选择信号/CS发生变化到相当于地址时滞期间的时间经过后，使地址变化检测信号ATD产生正的单触发脉冲。芯片选择信号/CS是在存取图1所示半导体存储装置时被有效化的选择信号。付在信号名称前面的符号“/”意味着它是负逻辑信号。
这里，详细叙述芯片选择信号/CS，芯片选择信号/CS是为决定半导体存储装置(芯片)的选择/非选择的信号，特别是在由多个半导体存储装置构成的系统中，被用于选择所需半导体存储装置的信号。以下说明中，作为决定芯片的选择/非选择的激活信号，使用的是芯片选择信号，而在本发明中可使用的激活信号不局限于芯片选择信号，只要是具有同等功能的信号，什么信号都可以使用。因此，取代芯片选择信号，例如可使用芯片使能信号。但是，所谓的芯片使能信号中，象现有的虚拟SRAM的芯片使能信号，有在芯片激活功能的基础上再添加地址锁存定时控制功能的信号。如上所述，现有的虚拟SRAM，为控制地址取入的定时，象时钟信号那样，按每周期输入芯片使能信号，由此产生了消耗功率增加的问题。与此相对，本发明的半导体存储装置的一个特征是，内部动作的触发信号不用象时钟信号那样按每周期输入也能够动作。因此，把本发明的芯片使能信号作为激活信号时，可以使半导体存储装置具有芯片激活功能，并且提供不具有地址锁存定时控制功能的信号。
在ATD电路4的内部，在地址的各位发生变化或芯片选择信号/CS有效时，分别产生脉冲，并通过合成这些脉冲生成单触发脉冲。所以，即使地址Address有时滞存在时，也不会象相关技术那样，产生多个地址变化检测信号。因此，不会对多个存储单元进行写入，或同时从多个存储单元进行读出，而破坏存储单元的数据。
时滞变大时，地址时滞期间也变长，相应地地址变化检测信号ATD产生单触发脉冲的时间被延时，所以担心存取时间变长。但是，通用SRAM规格中，存取时间是以地址Address确定的时刻为基准值。因此，只要能保证地址Address的各位中最后变化的位的存取时间即可，在地址时滞期间经过后，即使开始存取，也不会产生动作延时。
如后述动作说明所述，从地址变化检测信号ATD的单触发脉冲的上升时刻起，开始对地址Address的读出或写入，然后，从单触发脉冲的下降时刻起开始更新。所以，单触发脉冲的脉宽要设定在必要时间以上，以完成读出或写入。
地址时滞期间的长度可设定得和存在于地址Address的各位及芯片选择信号/CS间的时滞的最大值一致，也可以预留出富余量，设定为比该时滞的最大值略大的数值。时滞是基于前述理由产生的，所以时滞的最大值可以根据半导体存储装置适用的系统整体特性进行预先测算。
因此，通过把地址时滞期间设定为可变的，或从几个数值中可选择时滞期间的构成，可以设定与半导体存储装置适用的系统相适应的时滞期间。或者，也可以作为半导体存储装置的规格，用某个固定值决定时滞期间。这种情况时，为使半导体存储装置的输入针脚的时滞的最大值能控制在上述固定值内，需要对使用半导体存储装置的系统进行设计。
更新控制电路5内置有地址计数器(更新计数器)及更新定时器。更新控制电路5通过利用它们和地址变化检测信号ATD、写入使能信号/WE，控制半导体存储装置内部的更新，从而在半导体存储装置内部自动产生更新地址及更新定时，实现和通用DRAM的自更新相同的更新效果。地址计数器为更新DRAM存储单元，顺序生成更新地址R_ADD。更新地址R_ADD和包含在地址Address中的行地址具有相同的位宽。
更新定时器计时从半导体存储装置外部有最后存取请求开始起经过的时间，该计时超过规定更新时间时，在半导体存储装置内部起动自更新。因此，更新定时器在每次地址变化检测信号ATD有效时，被复位并再次开始计时。
此外，更新控制电路5还生成更新控制信号REFA，REFB，以控制更新时间。这些更新控制信号的功能及时间将在动作说明中明确。
多路复用器6(图中的“MUX”)根据地址变化检测信号ATD及更新控制信号REFB，在地址变化检测信号ATD为“H”电平且更新控制信号REFB为“H”电平时，选择包含在内部地址L_ADD中的行地址，并作为地址M_ADD输出。另一方面，地址变化检测信号ATD为“L”电平或更新控制信号REFB为“L”电平时，选择更新地址R_ADD作为地址M_ADD输出。
存储单元阵列7是和通用DRAM相同的存储单元阵列，其构成是，在其行方向、列方向分别配置有字线、位线(或位线对，以下相同)，由和DRAM相同的1个晶体管1个电容构成的存储单元呈行列状配置在字线及位线的交点位置。
行解码器8在行使能信号RE为“H”电平时，解码地址M_ADD，使该地址M_ADD指定的字线激活。行使能信号RE为“L”电平时，行解码器8不激活任一字线。列解码器9在列使能信号CE为“H”电平时，解码包含在内部地址L_ADD中的列地址，并生成用于选择该内部地址L_ADD指定的位线的列选择信号。列使能信号CE为“L”电平时，列解码器9不生成对应任一位线的列选择信号。
读出放大器·复位电路10由省略图示的读出放大器、列开关及预充电电路构成。其中，列开关连接在列解码器9输出的列选择信号指定的读出放大器和总线WRB之间。读出放大器在读出放大使能信号SE为“H”电平时，把地址Address特定的存储单元所连接的位线电位读出·放大并输出到总线WRB，或把供给总线WRB的写入数据经由位线写入存储单元。预充电电路在预充电使能信号PE为“H”电平时，把位线的电位预充电到规定电位(例如，电源电位的1/2)。
命中控制电路11及寄存器电路12和上述寄存器电路3一起实现延迟写入动作。其中，命中控制电路11在地址变化检测信号ATD上升时取入命中信号HIT，并作为命中使能信号HE输送给寄存器电路12。因地址Address值在地址时滞期间内不能确定，所以命中控制电路11在地址Address确定的时刻取入命中信号HIT。命中使能信号HE只用于读出动作，其控制是靠寄存器电路12进行，命中控制电路11不论存取请求是写入还是读出，都生成命中使能信号HE。
寄存器电路12内置有和总线WRB上接收的数据相同的位宽的寄存器(前面已提及，以下称为“数据寄存器”)。寄存器电路12以控制信号LW2的下降沿为触发，通过总线I/O、I/O缓冲器13(后述)，把从外部供给总线WRBX上的写入数据存入数据寄存器。即，有写入请求时，把在该存储周期提供的写入数据暂时存入数据寄存器，在下一次有写入请求的存储周期，把所存入的写入数据写入到存储单元阵列7中。
控制信号LW2为“H”电平时，寄存器电路12把前一写入请求提供的写入数据从数据寄存器输出到总线WRB上。另一方面，控制信号LW2为“L”电平时，寄存器电路12根据命中使能信号HE的电平进行不同的动作。即，命中使能信号HE是表示误命中的“L”电平时，寄存器电路12把总线WRB上的读出数据原封不动输出到总线WRBX上。与此相对，命中使能信号HE如果是表示命中的“H”电平时，寄存器电路12把仍未写入存储单元阵列7中的写入数据从数据寄存器输送到总线WRBX上。此时，不使用通过读出放大·复位电路10被读出到总线WRB上的存储单元阵列7的数据。
I/O(输入输出)缓冲器13根据控制信号CWO的电平，在该信号为“H”电平时，通过输出缓冲器缓冲总线WRBX上的读出数据，并从总线I/O输出到半导体存储装置外部。I/O缓冲器13在该信号为“L”电平时，把输出缓冲作为浮动状态，把从半导体存储装置外部提供给总线I/O的写入数据用输入缓冲器进行缓冲并输送到总线WRBX上。即，控制信号CWO为“H”电平时读出，为“L”电平时写入。
R/W(Read/Write)控制电路14根据芯片选择信号/CS、写入使能信号/WE及输出使能信号OE，生成控制信号CWO和控制信号LW1、LW2。这些控制信号的切换定时将在动作说明中明确。在本实施方式的半导体存储装置的内部进行延迟写入，但从半导体存储装置外部看时的规格是，在写入使能信号/WE的下降沿，开始数据的写入(取入)，在写入使能信号/WE的上升沿，数据确定，写入(取入)结束。
锁存控制电路15根据地址变化检测信号ATD及读出放大使能信号SE，生成决定地址Address的锁存定时的上述锁存控制信号LC。即，锁存控制信号LC从地址变化检测信号ATD的上升沿，到在更新动作中(即，地址变化检测信号ATD为“L”电平时)生成的读出放大使能信号SE的下降沿的期间中处于“H”电平。因此，地址变化检测信号ATD上升后，即使地址Address发生变化，在锁存控制信号LC下降之前的期间，锁存器2持续保持内部地址LC_ADD的数值。
行控制电路16根据更新控制信号REFA、更新控制信号REFB、地址变化检测信号ATD及写入使能信号/WE，生成行使能信号RE、读出放大使能信号SE、预充电使能信号PE及控制信号CC。列控制电路17根据该控制信号CC生成列使能信号CE。
如果详细叙述，在读出或写入时，行控制电路16以地址变化检测信号ATD的单触发脉冲的上升为触发，使行使能信号RE产生正的单触发脉冲。行控制电路16在更新控制信号REFA为“H”电平时，以地址变化检测信号ATD的单触发脉冲的下降沿为触发，使行使能信号RE产生更新动作需要的正的单触发脉冲。行控制电路16把提供给更新控制信号REFB的负的单触发脉冲反转得到的正的单触发脉冲，作为行使能信号RE输出。
行控制电路16把行使能信号RE延迟并使读出放大使能信号SE产生正的单触发脉冲，同时以产生于行使能信号RE的单触发脉冲的下降为触发，使预充电使能信号PE产生正的单触发脉冲。这些读出放大使能信号SE及预充电使能信号PE，不论在通常的写入·读出时，还是更新时都能生成。此外，行控制电路16把行使能信号RE延迟并输出控制信号CC。
该控制信号CC在更新时不生成，所以从控制信号CC生成的列使能信号CE也只在通常的写入·读出时生成，不能在更新时生成。列控制电路17进一步把控制信号CC延迟，并以此作为列使能信号CE输出。行使能信号RE的单触发脉冲的宽度决定延迟写入、读出、更新分别进行的时间，所以设定了这些动作需要的充足脉宽。
更新控制信号REFA是控制是否进行半导体存储装置外部的存取请求随带的更新的信号。即，该信号是“H”电平时，通过根据该存取请求产生的地址变化检测信号ATD的下降，使行使能信号RE产生单触发脉冲，并起动更新。与此相对，该信号“L”电平时，即使地址变化检测信号ATD产生单触发脉冲，也不能使行使能信号RE产生单触发脉冲。
本实施方式中，以地址变化检测信号ATD的产生为触发的更新动作，以下述实施方式为前提进行说明。即，本实施方式中，伴随读出或写入的更新动作连续进行时，通过在这些各存储周期连续进行更新，来更新存储单元整体。在更新了所有存储单元的时刻，形成暂不产生更新的状态。之后，在接近可保持存储单元数据的极限状态(单元保持极限)时，检测该状态，再次转移到在连续的存储周期连续进行更新的状态。
更新控制信号REFA下降的主要原因是，通过进行外部存取请求伴随的更新，完成1个周期的更新，但到起动下一周期的更新还有时间，或为起动自更新，在其完成之前，外部存取请求伴随的更新不需要进行。
为生成更新控制信号REFA，在更新控制电路5内部设有保持更新控制信号REFA的锁存电路，通过更新定时器的输出信号及地址变化检测信号ATD，控制该锁存电路的设定·复位。具体讲，用更新定时器生成需要更新动作(单元保持临界的)的稍前定时，根据该输出信号在更新控制电路5内部生成锁存电路的设定信号，并设定锁存电路，向更新控制信号REFA输出“H”电平。生成设定信号的定时是以周期时间的最大值为标准来决定。之后，行控制电路16以根据地址变化检测信号ATD或更新控制信号REFA产生的更新控制信号REFB为触发，以字线为单位进行存储单元的更新动作。进行所有存储单元的更新动作时，在更新控制电路5内部生成锁存电路的复位信号，并复位锁存电路，向更新控制信号REFA输出“L”电平。
锁存电路的复位只要在更新最后字线的更新周期，能与更新动作的结束时间吻合上即可。或者，更新控制电路5也可以在相对于最后字线的更新周期接受该更新动作结束信号时，复位锁存电路，以便更新动作结束时，行控制电路16生成更新动作结束信号。
但是，考虑到后述图4的情况，从更新控制信号REFA上升时起，到在该上升后最初进行的更新结束前的期间，如果没产生地址变化检测信号ATD(参照图5)或没输入写入使能信号/WE，就在该最初更新结束后复位锁存电路。
另一方面，更新控制信号REFB是自更新用信号。通过向更新控制信号REFB提供负的单触发脉冲，可以强制行使能信号RE产生单触发脉冲，并起动更新。
在更新控制电路5内部设有使更新控制信号REFA延迟的延迟电路，和产生负的单触发脉冲的脉冲产生电路，以生成更新控制信号REFB，可以考虑为是用更新控制信号REFA和地址变化检测信号ATD进行控制的构成等，该更新控制信号REFA利用延迟电路把从脉冲产生电路产生负的单触发脉冲的时间延迟。
通常，更新控制信号REFB处于“H”电平。此状态下，更新控制信号REFA上升成为“H”电平时，通过延迟电路把该更新控制信号REFA的上升延迟规定时间，在该延迟期间不产生地址变化检测信号ATD时，利用被延迟了的更新控制信号REFA的上升起动脉冲产生电路，向更新控制信号REFB输出负的单触发脉冲。上述规定时间的延迟，由于使产生地址变化检测信号ATD的触发不从外部提供，所以在达到存储单元更新请求的临界时间之前，是用来进行测算的。
本发明并不限定于上述更新动作的实施方式，例如，也可以是把存储单元按每个字线、一定周期进行更新的方式。此时，产生更新控制信号REFB的电路构成可以和上述构成相同，但也可以是产生更新控制信号REFA的下述电路构成。
首先，更新定时器按一定周期产生更新起动用触发信号。然后，和上述相同，在更新控制电路5内部设置锁存电路，根据更新定时器输出的触发信号，利用使在需要更新动作的稍前定时产生的设定信号，设定锁存电路，使更新控制信号REFA为“H”电平。此时，设定锁存电路的定时以周期时间的最大值为标准决定。
之后，接受了地址变化检测信号ATD或更新控制信号REFB的行控制电路16适应相对于存储单元的更新动作的结束定时，更新控制电路5利用产生的复位信号复位锁存电路，使更新控制信号REFA为“L”电平。此时的锁存电路的复位，也可以从设定锁存电路时起滞后一定时间后进行。或者，行控制电路16完成更新动作时，生成更新动作结束信号，更新控制电路5也可以在接受该更新动作结束信号时复位锁存电路。
根据该方式，以地址变化检测信号ATD为触发的更新动作一结束，更新控制信号REFA在各存储周期下降。
在半导体存储装置上升后首次提供写入请求的情况，不存在前一写入。因此，在有该写入请求的存储周期，只进行写入地址及写入数据的取入，不向存储单元阵列7进行延迟写入。为实现这一点，在行控制电路16内部设有标志(flag)，在芯片选择信号/CS是有效状态时，用该标志表示是否把写入使能信号/WE有效化。
为此，行控制电路16在半导体存储装置上升时关闭标志进行初始化，在进行最初写入请求时接通标志。另外，行控制电路16在有写入请求时(写入使能信号/WE＝“L”电平，且芯片选择信号/CS＝“L”电平)，只在标志接通时，使行使能信号RE产生单触发脉冲。因此，行控制电路16及列控制电路17产生写入需要的控制信号CC、读出放大使能信号SE、列使能信号CE、预充电使能信号PE。
升压电源18是把施加给存储单元阵列7内的字线的升压电平提供给行解码器8的电源。基板电压发生电路19是产生施加到形成存储单元阵列7的各存储单元的池(well)或半导体基板上的基板电压的电路。更新电压发生电路20产生存储单元阵列7、读出放大·复位电路10内的读出放大器和预充电电路·均衡电路使用的参考电压(例如，电源电位的1/2＝1/2VCC)。该参考电压的用途主要有以下3种(①～③)，但不设伪(dummy)单元的使用方法③是现在的主流。
①施加给构成存储单元的电容的对极的基准电压(1/2VCC)。
②设置伪单元时，读出放大器根据从存储单元读出到位线对的一条位线上的电平，和从伪单元读出到另一条位线上的电平(1/2VCC)，判定存储单元的保持数据是“0”/“1”中哪一个时的参考电平。
③不设伪单元时，是作为位线对的预充电·均衡电压使用的基准电压。此时，一条位线上表现的是从存储单元读出的电压，另一条位线上表现的是读出动作开始前的预充电电压(1/2VCC)。
此时，向更新控制电路5、升压电源18、基板电压发生电路19及更新电压发生电路20提供断电控制信号PowerDown。该断电控制信号PowerDown是从半导体存储装置外部指定使半导体存储装置为断电状态(待机状态)时的模式的信号。更新控制电路5、升压电源18、基板电压发生电路19及更新电压发生电路20，如后面所述，根据断电控制信号PowerDown，分别控制其自身的电源供给状况。
本实施方式中的存储单元自身和DRAM相同，所以不能象SRAM那样，在待机状态下单纯地中止向半导体存储装置的各电路的供电。为保持待机状态时的存储单元的数据，有必要持续给更新动作需要的电路供电。即，本实施方式的半导体存储装置在待机状态时，不能和SRAM完全互换。但是，根据本实施方式，在待机状态时，可以限定设定几个模式以能够和SRAM互换，同时也可设定现有半导体存储装置中没有的模式。
即，根据使本实施方式中的更新控制电路5、升压电源18、基板电压发生电路19及更新电压发生电路20中的哪一个动作，准备有3种待机模式。为了方便理解，本说明书把这些待机模式称为待机模式1～3。待机模式1是向4种电路都提供电源的模式，待机模式2是只停止4个电路中的更新控制电路5的供电，向其他3种电路供电的模式，待机模式3是停止给4种电路供电的模式。
这样，作为断电控制信号PowerDown，例如，可以由第1电源供给线和第2电源供给线构成，该第1电源供给线给更新控制电路5提供电源，该第2电源供给线给升压电源18、基板电压发生电路19及更新电压发生电路20提供电源。
下面详细叙述各待机模式，待机模式1是和通常的DRAM相同的供电模式，是3种待机模式中消耗电流最大的。但是，可以给存储单元的更新需要的所有电路供电。因此，除保持向待机状态过渡前的存储单元的数据外，把半导体存储装置从待机状态过渡为激活状态的时间是3待机模式中最短的。为设定到待机模式1，可以给第1电源供给线和第2电源供给线双方提供电源。
另一方面，待机模式2不给更新需要的电路供电，所以不能在待机状态下保持存储单元的数据，但和待机模式1比，相应地降低了消耗电流。即，该模式是从保持待机状态时的数据这种固有观念改变思路而考虑出来的，如果从待机状态过渡到激活状态，就形成对存储单元阵列整体进行写入的状态。因此，待机模式2和后面叙述的待机模式3是适合于把半导体存储装置作为缓冲器使用的情况等的模式。为设定到待机模式2，不给第1电源供给线供电，从而停止更新控制电路5的供电。
另一方面，待机模式3需要使辅助电压、基板电压、更新电压上升，所以从待机状态过渡到激活状态的时间是3种待机模式中最长的，但相应地可以把待机模式下的消耗电流控制到最小。不论是待机模式1～3中的哪一种，对上述4种电路以外的电路，都是只给需要的电路供电即可。
例如，只进行更新时，因为地址缓冲器1、锁存器2、寄存器电路3(地址寄存器除外)、ATD电路4、列解码器9、命中控制电路11、寄存器电路12(数据寄存器除外)、I/O缓冲器13、R/W控制电路14、锁存控制电路15、列控制电路17等不使用，所以可以停止它们的供电。为设定到待机模式3，不给第1电源供给线和第2电源供给线的任一方提供电源，从而使更新控制电路5、升压电源18、基板电压发生电路19及更新电压发生电路20的供电全部停止。
通过上述待机模式的设定，根据半导体存储装置所适用的设备及其使用环境等，对待机状态时是否需要保持数据、激活状态的恢复时间、电流消耗量等，可以从半导体存储装置外部进行精密控制。另外，断电控制信号PowerDown不是必须功能，所以可以省略，这样就可以保持与通用SRAM和I/O针脚的完全互换性。<动作说明>
下面，参照图2所示的时序图，对根据上述构成的半导体存储装置的动作进行说明。如上所述，半导体存储装置起动后的最初写入，其动作和第2次以后的写入不同，属于例外情况。因此，以下说明中，是以至少进行了1次写入为前提，主要说明第2次以后的写入动作。
即，前提条件是在位于图2所示周期前面的存储周期，已有相对于地址“Ax”的数据“Qx”的写入请求。这样，在该存储周期，地址“Ax”被取入到寄存器电路3内的地址寄存器，同时数据“Qx”被取入到寄存器电路12内的数据寄存器。地址“Ax”、数据“Qx”分别被取入到寄存器电路3、12时的动作，如后面所述，和地址“An”、数据“Qn”分别被取入到寄存器电路3、12时的动作完全相同。
图2表示的是连续进行对于地址“An”的写入以及从地址“An+1”的读出时的动作时序图。更新地址R ADD的值在写入前已是“R1-1”。图2中的地址“An-1”是在其前面的存储周期提供的地址。假定在该前面的存储周期有写入请求，那么地址“An”＝地址“Ax”，否则在前面的写入请求和相对于地址“An”的写入请求之间，至少要有1次读出请求。
其他的前提条件是更新控制信号REFA、REFB均为“H”电平。即，伴随来自外部的读出·写入请求，在半导体存储装置内部要进行更新，且在内部未达到起动自更新的状态。芯片选择信号/CS被固定为“L”电平，处于图1所示芯片被选择的状态。(写入动作)首先，一达到时刻t1，地址Address开始从此前的数值“An-1”变化为“An”。此时，如后述说明所明确的，锁存控制信号LC为“L”电平，且控制信号LW1也为“L”电平。所以，地址Address通过地址缓冲器1被缓冲，并直接通过锁存器2成为内部地址LC_ADD，内部地址LC_ADD又直接通过寄存器电路3成为内部地址L_ADD。
ATD电路4从内部地址LC_ADD的变化，检测到地址Address开始变化。由于从该时刻进入地址时滞期间(图2所示的时间TSKEW)，所以和通用SRAM相同，在该时刻未必能确定地址Address的值。因此，在时刻t1，不把地址Address取入锁存器2中，而在之后当时间TSKEW经过，地址Address的值确定为“An”的时刻，把地址Address保持到锁存器2中。
之后，在地址时滞期间内，例如在时刻t2，写入使能信号/WE被输入负的脉冲。R/W控制电路14接受到写入使能信号/WE的下降，使控制信号CWO成为“L”电平，此外，控制信号LW1、LW2也均成为“H”电平。结果，I/O缓冲器13把总线I/O上的写入数据输送给总线WRBX。不过在该时刻，未必能确定写入数据的值。寄存器电路3把保持在地址寄存器的地址“Ax”作为内部地址L_ADD输出，寄存器电路12把保持在数据寄存器的数据“Qx”输出到总线WRB上。
然后，一到达时刻t3，地址Address的值就确定为“An”。在该时刻t3，从地址Address(＝内部地址LC_ADD)开始变化的时刻(时刻t1)经过时间TSKEW，所以，ATD电路4到达这之后的时刻t4时，使地址变化检测信号ATD产生正的单触发脉冲。接受到地址变化检测信号ATD的上升，更新控制电路5为继续进行写入后的更新动作，把更新地址R_ADD的值只增加“1”，使其值更新为“R1”。
以地址变化检测信号ATD的上升为契机，延迟写入动作开始。即，多路复用器6接受到地址变化检测信号ATD的上升，选择内部地址L_ADD侧。此时，寄存器电路3输出作为内部地址L_ADD、地址寄存器保持的地址“Ax”，多路复用器6把该值作为地址M_ADD输出给行解码器8。同样，通过地址变化检测信号ATD的上升，行控制电路16使行使能信号RE产生正的单触发脉冲。这样，行解码器8激活对应于地址“Ax”的字线(以下，有时把写入对象的字线称为“写入字线”)。
对应行使能信号RE的单触发脉冲，行控制电路16除使读出放大使能信号SE产生正的单触发脉冲外，还使控制信号CC产生正的单触发脉冲，并把其输出给列控制电路17。这样，列控制电路17使列使能信号CE产生正的单触发脉冲。列使能信号CE一达到“H”电平，列解码器9就对包含在内部地址L_ADD(＝地址“Ax”)中的列地址进行解码，并使对应该列地址的列选择信号产生正的单触发脉冲。
结果，读出放大·复位电路10内的读出放大器中，对应上述列地址的读出放大器被选择，并和总线WRB连接。以上结果使数据“Qx”的写入从时刻t4开始，向通过读出放大·复位电路10内的读出放大器与地址“Ax”对应的存储单元写入。之后一到达时刻t5，就提供相对于地址“An”的写入数据的数据“Qn”，该数据被保持在总线I/O上，并通过I/O缓冲器13输送给总线WRBX。不过此时总线WRBX未连接总线WRB，所以在该时刻，数据“Qn”和向存储单元阵列7的写入无关。
之后，行控制电路16为结束写入动作，使行使能信号RE的单触发脉冲下降。接受到该信息，行解码器8使对应地址“Ax”的写入字线非激活。行控制电路16使读出放大使能信号SE下降，并结束通过读出放大·复位电路10内的读出放大器的写入动作。行控制电路16使控制信号CC下降，接受到该下降信息，列控制电路17使列使能信号CE下降。
结果，列解码器9使列选择信号无效，把所选择的读出放大·复位电路10内的读出放大器和总线WRB分开。行控制电路16通过使预充使能电信号PE上升，使读出放大·复位电路10内的预充电电路为了下次存取而使位线预充电。行控制电路16在预充电动作所需的时间经过后，使预充电使能信号PE下降，通过读出放大·复位电路10内的预充电电路结束位线的预充电动作。(伴随写入的更新动作)然后到达时刻t6，地址变化检测信号ATD下降，更新动作开始。即，通过地址变化检测信号ATD成为“L”电平，多路复用器6选择更新地址R_ADD侧，作为地址M_ADD输出“R1”。接受到地址变化检测信号ATD的下降，行控制电路16使行使能信号RE产生正的单触发脉冲。这样，行解码器8激活对应地址M_ADD的值“R1”的字线(以下有时把更新对象的字线称为“更新字线”)。
结果，在存储单元阵列7中，连接更新字线的存储单元的保持数据表现为位线上的电平。之后，行控制电路16使读出放大使能信号SE产生正的单触发脉冲，读出放大·复位电路10内的读出放大器被激活，连接更新字线的各存储单元的更新开始。更新自身和DRAM的情况完全相同，且是公知技术，在此不做详细说明。
在更新进行过程中，例如，在时刻t7，写入使能信写/WE一上升，R/W控制电路14使控制信号LW1、LW2都下降。接受到该控制信号LW1的下降，寄存器电路3在时刻t8把内部地址LC_ADD的值“An”存入到地址寄存器。寄存器电路12接受到控制信号LW2的下降，在该时刻t8把总线WRBX上的数据“Qn”存入数据寄存器。存入在这些寄存器的地址“An”及数据“Qn”在进行下一写入请求的时刻的存储周期被用于延迟写入动作。
之后，到达时刻t9时，写入用存储周期结束，并转移到读出用存储周期。不过，该时刻是延迟写入随带的更新动作继续进行的状态。另一方面，从更新开始(时刻t6)到更新所需时间经过后，行控制电路16使行使能信号RE下降，以结束更新动作。这样，行解码器8使更新字线不被激活。然后，行控制电路16使读出放大使能信号SE下降，从而使已结束更新的读出放大·复位电路10内的读出放大器不被激活。
此时，锁存控制电路15接受到读出放大使能信号SE的下降，使锁存控制信号LC下降。根据上述说明可知，和前面说明的写入不同，在更新过程中，没必要把存储单元的数据输出给半导体存储装置外部，所以，即使使行使能信号RE产生单触发脉冲，列使能信号CE也不会产生单触发脉冲。因此，列解码器9使列选择信号处于非激活状态。
如上更新动作结束后，和写入结束时相同，行控制电路16使预充电使能信号PE产生单触发脉冲，使位线预充电。至此叙述的动作最迟也要进行到时刻t10(即，继写入周期，从读出周期的开始时刻到时间TSKEW经过后)。另外，更新动作也可以延长到下一存储周期的地址时滞期间结束之前，其理由如下。
本实施方式中，在地址Address未确定期间，使地址变化检测信号ATD不产生单触发脉冲，所以在地址时滞期间结束之前，不开始写入或读出动作。为对应该控制，使在地址时滞期间写入·读出地址所使用的内部地址L_ADD保持其前面的存储周期的值。
图2中的时刻t1～t9(实际动作是t3～t10)是1个存储周期，在图2中用“Tcyc”表示周期时间。时刻t7～t9的期间相当于前述的恢复时间TWR。但是，本实施方式中，为在更新动作之前完成延迟写入后的预充电动作，不必要预先确保恢复时间TWR。例如，可以使写入使能信号/WE在时刻t9上升，这样恢复时间TWR为零。(读出动作)下面说明从时刻t9开始读出的存储周期。在时刻t9，地址Address的值开始从“An”变化。此时到时刻t10前都处于地址时滞期间，所以在地址确定为“An+1”之前，地址Address不被取入锁存器2。另外，有读出请求时，在地址时滞期间，写入使能信号/WE不下降，取而代之的是使输出使能信号OE有效。
因此，R/W控制电路14为了从存储单元读出，使控制信号CWO为“H”电平，另外还使控制信号LW1、LW2都保持“L”电平。这样，I/O缓冲器13把总线WRBX上的数据输送给总线I/O。不过，该时刻仍处于地址时滞期间，命中控制信号HE仍保持前一存储周期的状态，所以不能确定在总线WRBX上是读出数据WRB上的数据，还是读出数据寄存器上的保持数据。
到达地址时滞期间结束的时刻t10时，地址Address及内部地址LC_ADD的值确定为“An+1”。此时，控制信号LW1为“L”电平，所以，内部地址LC_ADD的值作为内部地址L_ADD被原样输出。内部地址LC_ADD的值“An+1”和被保持在地址寄存器上的地址“An”不一致，所以寄存器电路3作为命中信号HIT输出“L”电平。
ATD电路4在时刻t11使地址变化检测信号ATD产生正的单触发脉冲，由此读出动作开始。更新控制电路5把更新地址R_ADD的值从“R1”更新为“R1+1”。命中控制电路11在该时刻t11取入命中信号HIT，并作为命中使能信号HE输出“L”电平。这样，寄存器电路12连接总线WRB和总线WRBX，根据读出放大·复位电路10内的读出放大器的读出结果，通过I/O缓冲器13及总线I/O，可输出到半导体存储装置外部。
多路复用器6选择内部地址L_ADD侧，把地址“An+1”作为地址M ADD输出给行解码器8。同时，行控制电路16使行使能信号RE产生正的单触发脉冲，行解码器8激活对应地址“An+1”的字线(以下有时把读出对象的字线称为“读出字线”)。结果，连接读出字线的存储单元的保持数据作为位线上的电平被读出。行控制电路16使读出放大使能信号SE、控制信号CC分别产生正的单触发脉冲。
列控制电路17使列使能信号CE产生正的单触发脉冲，列解码器9激活对应地址“An+1”中的列地址的列选择信号，把对应该列选择信号的读出放大器和总线WRB连接。该读出放大器读出连接读出字线的各存储单元的数据并放大到“0”/“1”电平。结果，到达时刻t13时，存储在地址“An+1”上的数据“Qn+1”表现在总线WRB上，并通过寄存器电路12、总线WRBX、I/O缓冲器13，从总线I/O被读出到外部。
之后，为结束读出动作，行控制电路16使行使能信号RE下降。结果和写入时相同，对应地址“An+1”的读出字线不被激活，读出放大使能信号SE成为“L”电平，读出放大·复位电路10内的读出放大器结束读出动作。列控制电路17通过使列使能信号CE成为“L”电平，把读出放大器和总线WRB分开。行控制电路16通过使预充电使能信号PE产生单触发脉冲，使位线预充电。(伴随读出的更新动作)另一方面，在时刻t12，地址变化检测信号ATD下降，伴随读出的更新动作开始。此时，在时刻t12～t15进行的动作和伴随写入的更新相同，仅更新地址R_ADD不同，即不用“R1”，而使用“R1+1”。在更新动作中到达时刻t14时，读出用存储周期结束，转移为其后续的新存储周期，更新动作在该新存储周期直到地址时滞期间结束之前完成。时刻t9～t14(实际动作是时刻t10～t15)还是1个存储周期，周期时间是“Tcyc”。
上述本实施方式中，为了在地址时滞期间内使伴随写入请求的写入使能信号/WE下降，在地址确定的时刻，确定是存取写入/读出中的哪一个。而且，本实施方式为了进行延迟写入，写入地址及写入数据都在地址时滞期间以前已经确定。这样，在存取请求确定了是写入/读出中的哪一个的时刻，马上可以开始写入动作或读出动作。如上所述，本实施方式不需要象相关技术那样，还要确保恢复时间TWR。
因此，可以把写入或读出所需定时控制在最小限度，使1个存储周期的长度(时刻t3～t10或时刻t10～t15)最短。另外，为了在写入或读出后进行更新，和第1相关技术和第2相关技术进行更新后再写入或读出比，可以仅在更新所需时间内，进行高速存取(读出时的地址存取时间TAA)。(进行旁路的情况)图2中的读出地址不是“An+1”而是“An”时，相对于地址“An”的写入数据“Qn”还未反映到存储单元阵列7中。因此，需要进行以下说明的旁路动作。下面说明和上述动作的不同点。此时，一达到图2所示的时刻t10，地址Address的值就确定为“An”，并向内部地址LC_ADD输出该值“An”。
此时，寄存器电路3内的地址寄存器为保持“An”，寄存器电路3作为命中信号HIT输出“H”电平。之后，到达时刻t11，地址变化检测信号ATD上升，命中控制电路11取入命中信号HIT，并作为命中使能信号HE输出“H”电平。因此时是读出动作，所以R/W控制电路14作为控制信号LW2输出“L”电平。因此，寄存器电路12把保持在数据寄存器的数据“Qn”输出到总线WRBX上。
之后，以读出地址为“An+1”时为基准，从存储单元阵列7读出被存储在地址“An”中的数据，到达时刻t13时，该数据被读出到总线WRB上。但是，该数据是写入前的旧数据，所以不能作为读出数据使用，要废弃掉。取而代之的是，被输出到总线WRBX上的数据“Qn”通过I/O缓冲器13、总线I/O，被输出到半导体存储装置外部。
进行旁路动作时，不需要从存储单元阵列7进行读出，所以可以考虑不起动读出动作，能够降低消耗电流。为此，把命中使能信号HE提供给行控制电路16。在有读出请求的地址变化检测信号ATD的上升时刻，如果命中使能信号HE是“H”电平，行控制电路16及列控制电路17进行控制，使不产生行使能信号RE及从该信号起按时间序列生成的各信号(读出放大使能信号SE、控制信号CC、列使能信号CE、列选择信号、预充电使能信号PE)。(不伴随更新的写入·读出)图2所示是必须进行外部存取的随带更新的内容。但是，1个周期的更新(指对所有的字线各进行1次更新)，当然也与存储单元阵列的构成和容量有关，但只要能在约数ms～数十ms的规定时间内实施即可。另外，不必要在地址Address每次变化时都更新，例如，数μs更新1次即可。
即，在每个规定的存储周期间歇性的进行1次更新即可。或者，图2所示连续进行更新时，如果已实施了1个周期的更新，在下一周期的更新开始之前，不必进行更新。这样，当前不需要进行更新时，可以使更新控制信号REFA下降，暂时停止更新。因此不实施多余的更新，可以削减功率消耗。
图3表示的是利用更新控制电路5内的更新定时器的控制，使更新暂时停止的动作时序图。如上所述，图2是把更新控制信号REFA维持在“H”电平。与此相对，图3是利用在先行存储周期中实施的更新使1个周期的更新结束，更新控制电路5在时刻t0使更新控制信号REFA下降。即，图3表示的是把以地址变化检测信号ATD的产生为触发的更新动作从在各存储周期连续进行的状态，过渡为不进行该更新动作的状态的切换时序图。此时，更新控制信号REFB和图2相同呈“H”电平，所以在图3中不再图示。
这里，时刻t1～t6的动作和图2的完全相同。到达时刻t6时，地址变化检测信号ATD下降，此时的更新控制信号REFA呈“L”电平，所以行控制电路16不产生行使能信号RE及与其对应的读出放大使能信号SE及预充电使能信号PE，不进行更新。更新控制电路5内的地址计数器由于更新控制信号REFA为“L”电平而停止计数动作，所以更新地址R_ADD的值维持“R1-1”。
上述情况和读出时(时刻t9～t15)完全相同。因此，在时刻t12地址变化检测信号ATD下降，不进行更新，更新地址R_ADD的值继续维持“R1-1”。在此后的某时刻，开始下一更新周期时，更新控制电路5使更新控制信号REFA返回“H”电平，所以再次进行图2所示的动作。这样，在再次开始更新动作时，不用复位更新计数器，并相对于此前保持在更新计数器中的值进行递加动作。即，例如，即使自更新动作在更新周期(即，更新所有字线的周期)中途被中断，更新计数器也不用复位，再开始下一更新(伴随读出或写入的更新，自更新的任一个都可)动作时，残留于更新计数器的值被递加。<自更新>
下面说明由于在规定的更新时间期间从半导体存储装置外部没有存取请求，而利用更新定时器进行自更新时的动作。如上所述，本实施方式中，伴随外部的存取请求有地址变化时，更新是在对应该存取请求的写入或读出之后进行。
但是，长时间没有外部存取请求时，只靠存取请求随带的更新不能持续保持存储单元阵列7的数据。因此，本实施方式中，使用更新控制电路5内的更新定时器，从最后一次外部存取请求时刻起，在上述更新时间经过的时刻起动自更新。
图4表示的是此时的动作时序图。在该图的时刻t9～t15，根据外部存取请求的读出及其随带的更新，和图2所示的动作完全相同。在时刻t11，使地址变化检测信号ATD生成单触发脉冲的时刻，更新控制电路5复位更新定时器，使更新时间计时从最初开始进行。使从时刻t12起的更新在最后1个周期结束更新时，和图3相同，更新控制信号REFA在时刻t21下降。
之后，到达开始下一周期的更新的时刻，更新控制电路5在时刻t22使更新控制信号REFA上升。因此，有外部存取请求时，转变为可更新的状态，但不限于在该状态下，当持续没有存取请求时，更新控制电路5以利用上述延迟电路把更新控制信号REFA延迟了的信号为触发，起动上述脉冲产生电路，在时刻t23使更新控制信号REFA产生负的单触发脉冲。这样，行控制电路16使行使能信号RE产生单触发脉冲并进行更新。此时，多路复用器6从更新控制信号REFB为“L”电平起选择更新地址R_ADD侧，作为地址M ADD输出“R1+1”。此时进行的更新动作和图2所示动作完全相同。
然后，更新控制电路5在时刻t24使更新控制信号REFB上升并结束更新动作。此时，多路复用器6接受到更新控制信号REFB的上升并选择内部地址L_ADD侧。更新控制电路5在时刻t25把更新地址R_ADD更新为“R1+2”。更新控制信号REFA在时刻t22上升后，不产生地址变化检测信号ATD，所以不转移到连续进行伴随地址变化的更新动作状态。因此，更新控制电路5在时刻t26使更新控制信号REFA下降，此后进入继续用更新定时器控制更新动作的状态。
在更新定时器进行更新时间计时的期间，从半导体存储装置外部有存取请求时，其动作如图5所示时序图。即，在时刻t31地址Address开始变化，到达时刻t32时其值确定为“An+2”，在时刻t33，ATD电路4使地址变化检测信号ATD产生单触发脉冲。更新控制电路5如图4所示，不使更新控制信号REFB下降并维持在“H”电平。因此，在时刻t33以后，和时刻t11～t15相同，进行与从地址“An+2”的读出和与地址“R1+2”有关的更新。结果，到达时刻t35时，存储在地址“An+2”上的数据“Qn+2”被输出到总线WRBX上。图5中，假定在接近单元保持临界时间的时刻t22，更新控制信号REFA上升，之后在连续的存储周期中顺序生成地址变化检测信号ATD，并连续进行更新，使更新控制信号REFA维持在“H”电平。<变形例>
(1)上述说明中，延迟写入是在有下一写入请求的存储周期进行。其理由是，能够可靠实施延迟写入的是在有下一写入请求的存储周期。现在，是利用有下一写入请求之前的空闲时间进行延迟写入。此时，即使在延迟写入过程中有了读出请求，在延迟写入结束前必须延时读出动作的开始。因此，和地址时滞期间经过后马上开始读出动作比，读出数据的获得被延时。
换言之，如果有保证在延迟写入需要时间内不输入读出请求的期间，可以在该期间内进行延迟写入。因此，进行延迟写入的时刻未必就非限定于有下一写入请求的时刻。作为该期间，一般认为是芯片选择信号/CS(或，相当于通用SRAM的芯片使能信号的信号)被无效化、芯片自身未被选择的状态(或，非激活状态)。为此，把芯片选择信号/CS或芯片使能信号暂且无效化时，可以在半导体存储装置的规格设计上，至少要给延迟写入留出必要时间后再把这些信号有效化。
(2)上述说明中，伴随写入或读出的更新只进行1次。但是，本实施方式是在写入或读出后进行更新。因此，如果1个存储周期设定得比此前说明的长时，也可以把多次更新控制在1个存储周期的范围内进行。这样，如一般的SRAM，不必规定写入脉冲时间TWP的上限值和周期时间Tcyc的上限值。其理由将在后面详细说明。
(3)如上所述，芯片处于非选择状态，外部没有存取请求时，也可以利用其空闲时间进行1次至多次的更新。另外，如上述变形例(1)所述，如果在芯片处于非选择状态的时刻进行延迟写入，可以和延迟写入同时进行更新。也可以如上述变形例(2)所述，进行多次更新。
(4)上述说明中，是以在地址时滞期间内使写入使能信号/WE下降为条件。但该条件并不是必须的。例如，写入使能信号/WE在地址时滞期间之后被有效化时，如果此后的延迟写入动作及更新动作需要的时间短，就没必要严格请求上述条件。此时，可以把时间TSKEW的值设定得大于时滞的最大值，把地址时滞期间延长到写入使能信号/WE下降时刻之前。
(5)上述说明中，进行延迟写入控制时，是在同一时刻驱动控制信号LW1、LW2。因此，也可以使这2个控制信号合为一个。但是，例如，可以从在地址时滞期间经过后的时刻起到写入使能信号/WE上升的期间内，把写入地址存入地址寄存器。所以，例如，把控制信号LW1上升的时刻作为地址时滞期间经过后，可以与该上升同步把写入地址存入地址寄存器。<写入脉冲时间TWP及周期时间Tcyc>
一般，不需要更新的SRAM的情况，在时间规格上不规定写入脉冲时间TWP及周期时间Tcyc上限值。这里，写入脉冲时间TWP在进行数据写入时，规定了写入使能信号/WE为“L”电平的期间，在该期间选择字线并把数据写入存储单元。周期时间Tcyc在进行数据读出或写入时，规定了应指定地址的期间。
不需要更新的普通SRAM，在其时间规格上，对写入脉冲时间TWP及周期时间Tcyc只规定了下限值，对其上限值未做特别规定。因此，SRAM用户只要满足了其下限值，可任意设定写入脉冲时间TWP及周期时间Tcyc。对此，用和DRAM相同的存储单元保持数据的本实施方式涉及的虚拟SRAM，不依赖于延迟写入时，根据更新上的制约考虑，需要设定写入脉冲时间TWP及周期时间Tcyc上限值。
即，本实施方式采用和一般的虚拟SRAM相同的写入方式时，用写入脉冲时间TWP规定字线被选择状态的期间。在用该写入脉冲时间TWP规定的期间，为避免位线上的数据竞争，其他字线的选择一概被禁止，更新也被禁止。因此，如果写入脉冲时间TWP无限制地长，不进行更新的期间也变长，保存在存储单元的数据将消失掉，所以，需要设定写入脉冲时间TWP上限值。
另外，本实施方式中，地址一切换，就进行伴随读出或写入的更新，但如果周期时间Tcyc变长，地址切换的期间也变长，更新间隔也变长。因此，如果周期时间Tcyc无限制地长，不进行更新的期间也变长，使保存在存储单元的数据消失，所以需要设定周期时间Tcyc上限值。但是，根据本实施方式涉及的延迟写入方式，不需要上述的写入脉冲时间TWP及周期时间Tcyc上限值，可以缓和对时间规格的制约。
以下，详细说明不需要写入脉冲时间TWP及周期时间Tcyc上限值的理由。
首先，参照图6所示的时序图，说明不需要写入脉冲时间TWP上限值的理由。在时刻t80，地址Address切换为“An+1”，在时刻t81，写入使能信号/WE变为“L”电平，从而顺序进行延迟写入和更新。即，从时刻t82到时刻t83，字线WL被选择，进行延迟写入。即，在对于存取地址An+1的写入周期内，由该存取地址An+1指定的存储单元阵列上的字线暂时被选择，进行延迟写入。
伴随该延迟写入(写入)，从时刻t84到时刻t85，由该更新地址“Rn+1”指定的字线暂时被选择，进行对于该更新地址的更新。该更新一结束，更新定时器起动，计时开始。该计时的目的是为了把握最后更新进行后的经过时间，并获得应进行自更新的时刻。
这里，考虑写入脉冲时间TWP设定得长，写入使能信号/WE长时间维持在“L”电平的情况。此时，在时刻t87，上述更新定时器的值达到提供的应更新的值时，生成更新控制信号REFB，并进行更新直到时刻t88。即，从进行上述写入随带的更新起经过规定时间后，即自主进行存储单元阵列的更新。该例中，在时刻t87以前的时刻t86，更新地址R_ADD切换为“R1+2”，所以，在时刻t87进行相对于更新地址“R1+2”的更新。使更新地址和自更新时刻的吻合，并按适当的周期递加。
这样，通过采用延迟写入方式，为写入数据，只暂时选择字线，写入周期内的其他期间成为不进行数据写入的期间。因此，即使是在写入脉冲时间TWP规定的期间，也可以使自发更新(自更新)有效地工作，即使写入脉冲时间TWP无限制地长，也可以保持存储单元的数据。所以，如普通的SRAM，没必要规定写入脉冲时间TWP的上限，可以缓和时间规格上的制约。
下面，参照图7所示时序图，说明不需要周期时间Tcyc上限值的理由。
在时刻t90，地址Address切换为“An+1”，从时刻t92到时刻t93，字线WL被暂时选择，进行普通的读出。即，在相对于存取地址An+1的读出周期内，由该存取地址An+1指定的存储单元阵列上的字线被暂时选择，进行读出。伴随该读出，从时刻t94到时刻t95，由更新地址“R1+1”指定的字线被选择，并进行更新。该更新一结束，即起动更新定时器，以获得应进行自更新的时刻。
这里，考虑周期时间Tcyc设定得较长，读出周期长期持续的情况。此时，在时刻t97，上述更新定时器的值达到提供的应更新时间值时，和上述写入脉冲时间TWP相同，生成更新控制信号REFB，并进行相对于更新地址“R1+2”的更新直到时刻t98。即，从进行上述读出随带的更新起经过规定时间后，即自发地进行存储单元阵列的更新。
图7示例中说明的是进行读出的情况，如果将进行延迟写入的周期时间Tcyc设定得较长，同样可在合适的时刻进行自更新。因此，即使无限制地延长周期时间Tcyc，也可以保持存储单元的数据，所以，象普通的SRAM，没必要规定周期时间Tcyc的上限，可以缓和时间规格上的制约。[第2实施方式]第1实施方式中，在1个存储周期(周期时间Tcyc)中进行延迟写入及更新或读出及更新。另一方面，本实施方式中，例如，通过在连续2个存储周期中，进行2次存取(延迟写入或读出)及1次更新，比第1实施方式缩短了周期时间，以期实现高速化。
图8表示的是根据本实施方式的半导体存储装置的构成方框图，构成要素和图1相同的使用同一符号。和图1的不同点是，用ATD电路24取代ATD电路4，并向该ATD电路24输入更新控制信号REFA、REFB。如以下所述，本实施方式中的地址变化检测信号ATD的生成时刻和第1实施方式有若干不同。
即，第1实施方式中，从地址Address开始变化的时刻到地址时滞期间经过时，ATD电路4使地址变化检测信号ATD产生正的单触发脉冲。与此相对，本实施方式为缩短周期时间，在进行更新的存储周期中不结束更新。在该存储周期的后续存储周期，在前面的存储周期开始的更新结束之前，延时读出动作或延迟写入动作的开始时间。
为此，ATD电路24根据更新控制信号REFA、REFB可以检测更新的进行状况。检测到在前面的存储周期已进行更新时，ATD电路24延时单触发脉冲的产生，延时时间是在后续的存储周期中读出或写入开始的延迟时间。未检测到前面存储周期的更新时，和第1实施方式相同，ATD电路24从地址时滞期间经过的时刻产生单触发脉冲。
图9是根据本实施方式的半导体存储装置的动作时序图。该图是以第1实施方式中参照的图2的动作时序为基准，所以和图2相同的时刻使用同一符号。本实施方式中，读出、延迟写入、更新所需时间均与图2相吻合。另一方面，本实施方式不是象图2那样每个周期都进行更新，而是在多个存储周期(图9示例是2个周期)只进行1次更新。而且，本实施方式中的周期时间(图9中的Tcycs)比图2所示周期时间Tcyc短(即，Tcycs＜Tcyc)。所以，在本实施方式中，读出及更新或延迟写入及更新不能在1个存储周期中进行。
首先，时刻t1～t6的动作和图2动作完全相同，延迟写入是在地址时滞期间后进行。然后，在比图2的时刻t9早的时刻t9a，地址Address开始变化，在比图2的时刻t10早的时刻t10a，地址时滞期间结束，地址Address确定为“An+1”。但是，本实施方式为缩短图2的周期时间，在该时刻还处于延迟写入的后续更新正进行过程中。
因此，ATD电路24使地址变化检测信号ATD产生的单触发脉冲的时刻不是图2的时刻t11(参照图中的虚线)，而被延迟到了更新结束的时刻之前。这样，下一读出动作的开始被延迟，可以避免更新和读出的竞争。之后，更新结束到达时刻t11a，ATD电路24使地址变化检测信号ATD产生正的单触发脉冲，开始地址“An+1”的读出动作。在该存储周期不进行读出后续的更新。
然后，在比图2的时刻t14早的时刻t14a，地址Address开始变化，在比图2的时刻t12迟的时刻t12a，单触发脉冲下降。然后，在比图2的时刻t15早的时刻t15a，地址时滞期间结束。在该时刻，由于在其前面的存储周期没进行更新，所以ATD电路24在时刻t15a后面的时刻t39，使地址变化检测信号ATD产生单触发脉冲，开始对地址“An+2”的存取。
上述本实施方式中，在对应时刻t1～t14a(实际动作是t3～t15a)的2个存储周期只进行1次更新，所以和第1实施方式比，能够缩短周期时间，实现高速化。如果用地址“An”和地址“An+1”比较地址存取时间TAA，地址“An+1”的存取时间TAA长，其长的程度是延时产生单触发脉冲的时间(时刻t11～t11a)，和缩短地址存取时间TAA比，想优先缩短周期时间时，本实施方式要比第1实施方式更适合。
以上说明的是延时读出的情况，不延时读出而延时延迟写入的情况和此完全相同。
另外，图9中，在地址时滞期间结束的时刻t15a之前，地址“An+1”的读出已完成，该读出时刻也可以是时刻t15a以后。这种情况时，在地址“An+1”的读出动作结束之前，也可以在地址“An+2”以后的存储周期延时地址变化检测信号ATD的产生时刻，从而延时存取(延迟写入或读出)的开始。因此，此时是在3个以上存储周期进行1次更新。[第3实施方式]上述第1实施方式和第2实施方式是通过延迟写入缩短存储周期。与此相对，本实施方式在第1实施方式的条件上又施加了下述条件。这样，不象第1实施方式那样进行延迟写入，而是在有写入请求的存储周期内进行对存储单元的真正写入，这样可以和第1实施方式等相同，获得缩短存储周期等的效果。
即，第1实施方式等考虑的是，写入数据在比写入使能信号/WE的下降滞后，在地址时滞期间后确定的情况。而本实施方式确定半导体存储装置规格时，考虑的不仅是写入使能信号/WE，在地址时滞期间内也要确定写入数据。这样，和进行延迟写入时相同，可以在地址时滞期间后马上向存储单元供给写入数据，没必要进行延迟写入。
图10表示的是根据本实施方式的半导体存储装置的构成方框图，构成要素和图1相同的使用同一符号。和图1的不同点是，寄存器电路3、命中控制电路11和寄存器电路12不再需要。因此，锁存器2的输出作为内部地址L_ADD，被提供给ATD电路4、多路复用器6、列解码器9。R/W控制电路64和图1所示R/W控制电路14的构成基本相同，和R/W控制电路14不同的是没有控制信号LW1、LW2生成用逻辑。除此以外的不同点是，读出放大·复位电路10和I/O缓冲器13间通过总线WRB直接连接。
下面，参照图11的时序图，说明根据上述构成的半导体存储装置的动作。图11示例的动作时序是以图2所示的动作时序为基础，所以，这里只说明与图2动作的不同点。本实施方式不局限于图2，第1实施方式说明的所有情况都可以适用。本实施方式中，应写入地址“An”的数据“Qn”是在地址时滞期间内，例如在时刻t2a提供的。和第1实施方式相同，本实施方式也是在写入使能信号/WE下降的时刻(时刻t2)，使控制信号CWO呈“L”电平。
因此，供给总线I/O上的写入数据“Qn”通过I/O缓冲器13被输送给总线WRB。本实施方式中，锁存器2的输出原封不动作为内部地址L_ADD供给多路复用器6，所以，在时刻t3确定的地址Address的值“An”作为地址M_ADD供给行解码器8。因此，在时刻t4从地址变化检测信号ATD上升时起，可以按照正常的写入动作(正常写入，图中的“Normal Write”)写入相对于地址“An”的数据“Qn”。
根据上述本实施方式，不再需要第1实施方式中的寄存器电路3、寄存器电路11和命中控制电路12，同时也不需要由R/W控制电路64生成的控制信号LW1、LW2，所以，可以使电路构成小规模化、简单化。另外，上述说明中是在写入使能信号/WE下降后确定写入数据。但是，写入数据只要在地址时滞期间内能确定即可，写入使能信号/WE的下降和写入数据的确定时间在地址时滞期间内可任意进行。本实施方式中，没必要在写入使能信号/WE的上升(时刻t7)时取入写入地址及写入数据，所以，只要保证了写入地址“An”及写入数据“Qn”的正常写入所需时间即可。[第4实施方式]本实施方式的目的是实现和通用DRAM等采用的页面模式相同的机能。图12表示的是根据本实施方式的半导体存储装置的构成方框图，构成要素及信号名称和图1相同的使用同一符号。本实施方式中，通过把第1实施方式说明的地址Address分为上位位侧地址UAddress和下位位侧地址PageAddress，对地址UAddress相同的位，只改变地址PageAddress就可连续输入数据。
例如，本实施方式为了把地址PageAddress作成2位宽，通过使地址PageAddress在“00”B～“11”B(这里，“B”表示2进位数)范围内可变，可以连续存取连续的4个地址的数据。地址PageAddress的宽并不限定于2位，只要是“2位”～“包含在地址Address中的列地址的位数”范围内，任意位数都可。另外，本实施方式中，地址PageAddress可选择4位的数据，所以取代图1所示总线WRB，设置了4组总线WRBi(这里，i＝0～3)。所以，地址PageAddress的值是“00”B～“11”B时，根据这些地址指定的存储单元的各位数据分别通过总线WRB0～WRB3进行输入输出。
地址缓冲器141、锁存器142、ATD电路143、列解码器148、读出放大·复位电路149的构成，和图1所示地址缓冲器1、锁存器2、ATD电路4、列解码器9、读出放大·复位电路10相同。本实施方式中，使用地址UAddress取代了第1实施方式中的地址Address，这些地址的位宽的不同相应地形成了这些电路的构成上的不同。但是，读出放大·复位电路149另外还有若干不同点。
即，本实施方式中，包含在内部地址L_ADD中的各个列地址，把4位的数据分别输出输入到总线WRB0～WRB3上。因此，读出放大·复位电路149根据列解码器148输出的列选择信号，同时选择在存储单元阵列7内相邻的4条位线，并分别连接与这些位线相接的4组读出放大器和总线WRB0～WRB3。ATD电路143上不输入地址PageAddress，所以，改变地址PageAddress进行连续存取时，不会使地址变化检测信号ATD产生单触发脉冲。
此外，寄存器电路150和图1所示寄存器电路12的构成相同，扩大总线WRB的总线宽作为总线WRB0～WRB3时，与此相对应，寄存器电路150把同时取入的数据宽扩大为寄存器电路12的4倍。地址寄存器151除地址位宽不同外，其余构成和地址寄存器1相同，是用来缓冲地址PageAddress的。总线解码器152把地址缓冲器151输出的2位页面地址进行解码，输出4个总线选择信号。
总线选择器153通过具有和总线WRBi相同宽度的WRBAi和寄存器电路150连接，根据总线解码器152输出的总线选择信号，连接在总线WRBA0～WRBA3中的任一个和总线WRBX间。总线选择器153内置有与总线WRBA0～WRBA3分别对应的锁存电路，以便从存储单元阵列7读出。该锁存电路在地址变化检测信号ATD下降时，同时取入被读出到总线WRBA0～WRBA3上的数据，以便和更新动作并行把总线WRBAi上的数据顺序输出到外部。
为此，ATD电路143决定地址变化检测信号ATD的单触发脉冲宽度，以便在读出动作结束、总线WRBA0～WRBA3上确实读出到数据后，使地址变化检测信号ATD下降。另一方面，进行写入动作时，总线选择器153以写入使能信号/WE的上升为触发，把总线WRBX上的写入数据输送到根据上述总线选择信号指定的总线WRBA0～WRBA3中的任一个上，同时向与总线WRBA0～WRBA3中的任一个对应的内部锁存电路锁存该写入数据。
R/W控制电路154和图1所示R/W控制电路14的构成基本相同，但产生控制信号LW1、LW2的时刻略有不同。即，第1实施方式中，每当写入使能信号/WE上升时，R/W控制电路14使控制信号LW1、LW2均下降。另一方面，本实施方式的R/W控制电路154以写入使能信号/WE的第4次上升(即，1次页面写入结束的时刻)为触发，比写入使能信号/WE的上升略微滞后，使控制信号LW1、LW2均下降。
下面，说明采用上述构成的半导体存储装置的动作。首先，参照图13的时序图说明页面读出动作。该图的动作是以第1实施方式中说明的图2的动作为基础，不从寄存器电路150内的数据寄存器，而从存储单元阵列7读出数据(命中)时的情况。
以下重点说明和图2动作的不同点。本实施方式并不局限于图2，第1实施方式中说明的其他情况也同样可以适用。这里，图13所示的“Y1”～“Y4”是“00”B～“11”B中的任一值，为了和后述的脉冲动作区分，假定“Y1”～“Y4”的值分别是“11”B、“10”B、“01”B、“00”B。
在时刻t10，和图2相同，给地址UAddress提供“An+1”。但是，此时地址PageAddress是“Y1”。这样，在时刻t11，地址变化检测信号ATD上升，把根据地址An+1指定的4个存储单元(即，下位地址“00”B～“11”B)分别读出到总线WRB0～WRB3的动作开始。
这里，由于误命中，命中使能信号HE呈“L”电平，由于读出，控制信号LW2也呈“L”电平，寄存器电路150贯通连接在总线WRBi和总线WRBAi之间。此时，地址PageAddress的值是“11”B，总线解码器152对通过地址缓冲器151接受的地址PageAddress“Y1”的值“11”B进行解码。结果，总线选择器153选择总线WRBA3，并和总线WRBX连接。
此后到达时刻t13，从地址“An+1”开始的4位的数据被读出到总线WRB0～WRB3上，通过寄存器电路150输出给总线WRBA0～WRBA3。被读出到总线WRBA3上的地址An+1(Y1)的值[Qn+1(Y1)]被输出到总线WRBX上，通过I/O缓冲器13、总线I/O输出到外部。这样，读出一结束，ATD电路143在时刻t40使地址变化检测信号ATD下降。总线选择器153把读出到总线WRBA0～WRBA3上的4位数据取入内部锁存电路。此时和图2相同，更新动作被起动，开始进行“R1+1”的更新。
通过在该更新动作进行中适宜改变地址PageAddress，可以顺序读出和地址UAddress(＝“An+1”)相同的存储单元的数据。即，在时刻t41，向地址PageAddress提供“Y2”(＝“10”B)，总线选择器1 53选择与总线WRBA2对应的内部锁存电路保持的数据，并输出到总线WRBX上。这样，到达时刻t42时，存储在下位地址“10”B的地址上的数据“Qn+1(Y2)”通过总线I/O被输出到外部。
以后相同，在时刻t43，向地址PageAddress提供“Y3”(＝“01”B)，与总线WRBA1对应的内部锁存电路保持的数据被输出到总线WRBAX上，在时刻t44，存储在下位地址“01”B的地址上的数据“Qn+1(Y3)”通过总线I/O被输出到外部。另外，在时刻t45，向地址PageAddress提供“Y4”(＝“00”B)，与总线WRBA0对应的内部锁存电路保持的数据被输出到总线WRBX上，在时刻t46，存储在下位地址“00”B的地址上的数据“Qn+1(Y4)”通过总线I/O被输出到外部。
以上是误命中时的动作，命中后进行的旁路动作也基本相同。但此时，在时刻t11，地址变化检测信号ATD上升，命中使能信号HE呈“H”电平。另外，因此时的控制信号LW2是“L”电平，所以寄存器电路150把保持在数据寄存器上的数据“Qn+1(Y1～Y4)”同时输出给总线WRBA3～WRBA0。此后，是和误命中完全相同的动作，输出到总线WRBA3～WRBA0上的数据“Qn+1(Y1～Y4)”顺序被输出到外部。
这样，本实施方式为了在时刻t13之前完成所有4个数据的读出，和最初的地址“Y1”(时刻t10～t41)比，可以使第2个以后的地址“Y2～Y4”(时刻t41～t43，时刻t43～t45，时刻t45～t47)高速变化。所以，和最初数据的地址存取时间(时刻t10～t13)比，可以缩短第2个以后的地址存取时间(时刻t41～t42，时刻t43～t44，时刻t45～t46)。
本实施方式的页面读出动作，在存储单元的数据输出到总线WRBi上的时刻，结束从存储单元阵列7的读出动作，转移到更新动作。因此，可以在相对于半导体存储装置外部的页面读出进行过程中，结束对存储单元阵列7的更新。所以，从外部看时，完全看不到更新期间，相应地可以缩短周期时间。
下面，参照图14的时序图，说明页面写入动作。该图的动作也是以第1实施方式中说明的图2的动作为基准，以下说明和图2的不同点。这里，作为前提条件，在图14所示周期前面的存储周期，相对于地址UAddress是“Ax”的4个地址，应该有数据“Qx(Y1～Y4)”的写入请求。所以，在寄存器电路3内的地址寄存器中保持有地址“Ax”，在寄存器电路150内的数据寄存器中保持有数据“Qx(Y1～Y4)”。
在时刻t1～t4之前的动作和图2相同。但，本实施方式中，写入使能信号/WE在时刻t2一下降，寄存器电路150就把保持在数据寄存器中的数据“Qx(Y1～Y4)”分别同时输出给总线WRB3～WRB0。到达时刻t4时，开始延迟写入动作，相对于从地址“AX”开始的4个地址，分别被写入数据“Qx(Y1～Y4)”。
然后到达时刻t5，相对于地址“An(Y1)”(Y1＝“11”B)的写入数据“Qn(Y1)”被提供给总线I/O。在该时刻，控制信号CWO是“L”电平，I/O缓冲器13把总线I/O上的数据原样输出到总线WRBX上。之后在时刻t7，写入使能信号/WE上升，但本实施方式在该时刻不向地址寄存器、数据寄存器存入数据。然后，在时刻t51，总线选择器153向和根据数据解码器152的总线选择信号指定的总线WRBA3对应的内部锁存电路锁存数据“Qn(Y1)”，同时把该数据输送给总线WRBA3。
此后，只适宜变更地址Address，顺序提供写入数据。即，在时刻t52，地址PageAddress变化为“Y2”(＝“10”B)，在时刻t53，通过总线I/O向总线WRBX输送对地址“An(Y2)”的写入数据“Qn(Y2)”。在时刻t54，写入使能信号/WE下降。但此时，地址Address不变化，所以地址变化检测信号ATD不生成单触发脉冲，也不进行延迟写入和更新。
之后，在时刻t55，写入使能信号/WE上升，总线选择器153在时刻t56向与总线WRBA2对应的内部锁存电路锁存数据“Qn(Y2)”，同时向总线WRBA2输送该写入数据。以后相同，在时刻t57，地址PageAddress变化为“Y3”(＝“01”B)，在时刻t58，向总线WRBX输送对地址“An(Y3)”的写入数据“Qn(Y3)”，在时刻t59，写入使能信号/WE下降。
然后，在时刻t60，写入使能信号/WE上升，总线选择器153在时刻t61向与总线WRBA1对应的锁存电路锁存数据“Qn(Y3)”，同时向总线WRBA1输送该数据。之后，在时刻t62，地址PageAddress变化为“Y4”(＝“00”B)，在时刻t63，向总线WRBX输送对地址“An(Y4)”的写入数据“Qn(Y4)”，在时刻t64，写入使能信号/WE下降。
然后，在时刻t65，写入使能信号/WE上升，总线选择器153在时刻t66向与总线WRBA0对应的锁存电路锁存数据“Qn(Y4)”，同时向总线WRBA0输送该数据。之后，在时刻t65，接受到写入使能信号/WE的上升，R/W控制电路154使控制信号LW1、LW2都下降。结果，寄存器电路3把地址LC_ADD的值“An”存入地址寄存器，寄存器电路150把总线WRBA3～WRBA0上的数据“Qn(Y1～Y4)”存入内部数据寄存器。这样，有下一写入请求时的延迟写入所使用的地址、数据准备齐全。至此，1次页面写入动作结束。
如上所述，进行页面写入时，与最初地址(时刻t3～t52)相比，可以使第2个以后的地址(时刻t52～t57，t57～t62，t62～t65)高速变化。另外，和最初的数据写入时间(时刻t2～t7)比，也缩短了第2个以后的写入时间(时刻t54～t55，t59～t60，t64～t67)。本实施方式的页面写入动作中，各个页面是由4个数据(页面地址是2位)构成时，把数据Qx(Y1～Y4)存入到与总线WRB3～WRB0对应的寄存器电路150内的数据寄存器上，可以把这4个数据全部一并写入存储单元阵列7中。
该一并写入是延迟写入，实际上是在进行页面写入的存储周期中的较早时刻完成写入动作，在和页面读出基本相同的时刻转移到更新动作。因此，可以在从外部提供页面写入用数据的期间完成更新动作。和读出时相同，从外部看时根本看不到更新期间，对缩短周期时间很有效。
上述说明中，和第2个以后的地址PageAddress(Y2～Y4)比，第1个的地址PageAddress(Y1)的保持期间设定得较长，与此相对应的写入脉冲的宽度也比第1个的宽。但是，本实施方式进行延迟写入时，在图14所示时刻中，地址PageAddress及写入使能信号/WE只用来取入写入数据。因此，可以把第1个的地址PageAddress的保持期间及写入脉冲设定得如同第2个以后的保持期间及写入脉冲那样狭窄。另外，第2个以后的保持期间及写入脉冲也可以比图示宽度更短。
上述说明中，进行图13所示页面读出时，在地址变化检测信号ATD下降时，把总线WRBAi上的数据存入总线选择器153内的锁存电路。但，反之也可以在时刻t41，地址PageAddress捕捉“Y1”变化为“Y2”的时刻，存入到总线选择器153内的锁存电路。图15表示的是根据本变形例的半导体存储装置的构成方框图，构成要素和图12相同的使用同一符号。
和图12的不同点是，为检测地址PageAddress的变化，设计有不同于ATD电路143的专用ATD电路155。该ATD电路155检测到地址PageAddress的变化时，使地址变化检测信号/ATDP产生负的单触发脉冲。此时，地址Uaddress变化后，只需要在地址PageAddress最初变化的时刻产生单触发脉冲。
为此，ATD电路155只在检测到地址变化检测信号ATD的上升后、地址PageAddress变化时，使地址变化检测信号/ATDP产生单触发脉冲。之后，ATD电路155在地址变化检测信号ATD再次上升之前，例如，即使地址PageAddress变化，也不使地址变化检测信号/ATDP产生单触发脉冲。此外，向总线选择器153提供取代地址变化检测信号ATD的地址变化检测信号/ATDP。总线选择器153检测到地址变化检测信号/ATDP产生的负的单触发脉冲的下降，把总线WRBAi上的读出数据存入到内部锁存电路。
如上所述，在图13或图14，只进行1次更新。但是，例如在图13中，从时刻t40开始的更新一结束，到时刻t48(下一存储周期的地址时滞期间的结束时刻)期间，不进行相对于存储单元阵列7的存取。因此，也可以利用存在于图13或图14的空闲时间，进行多次更新。[第5实施方式]本实施方式是为了实施在第4实施方式说明的页面模式动作上追加功能限定的脉冲(burst)动作。脉冲(burst)模式在改变地址Address中的下位地址、进行快速读出或写入这一点上和页面模式相同。但是，脉冲模式和页面模式的地址提供方法不同。即，页面模式动作是从外部直接输入所有的下位地址，所以，可以从外部随机指定下位地址的顺序。
例如，在第4实施方式中，按“11”B～“00”B顺序提供地址Pageaddress，但也可以按照例如“10”B，“01”B，“00”B，“11”B等的顺序。与此相对，在脉冲模式中，从外部提供的下位地址的信息只使用于脉冲动作开始时的下位地址。即，在脉冲模式中，与使脉冲动作开始的触发相对应，在内部顺序生成开始时提供的以外的下位地址，下位地址的产生顺序是预先决定的。
下位地址的产生顺序最具代表性的有线性方式和隔行扫描方式等。其中，前者是按“1”逐个增加地址的手法。例如，下位地址是2位时，对应开始地址值，例如，按如下顺序生成下位地址。
(开始地址) (下位地址)“00”B“00”B→“01”B→“10”B→“11”B“01”B“01”B→“10”B→“11”B→“00”B“10”B“10”B→“11”B→“00”B→“01”B“11”B“11”B→“00”B→“01”B→“10”B
另一方面，后者适合于使半导体存储装置隔行扫描动作的情况，对应开始地址值，例如，按如下顺序生成下位地址。
(开始地址) (下位地址)“00”B“00”B→“01”B→“10”B→“11”B“01”B“01”B→“00”B→“11”B→“10”B“10”B“10”B→“11”B→“00”B→“01”B“11”B“11”B→“10”B→“01”B→“00”B图16表示的是根据本实施方式的半导体存储装置的构成方框图，构成要素和图12(第4实施方式)相同的使用同一符号。图16相对于图12追加了脉冲控制电路161及脉冲地址产生电路162。另外，地址Address的下位地址为了指定脉冲动作的开始地址，用StartAddress代替了图12所示Pageaddress的标记符号。
脉冲控制电路161以输出使能信号OE(读出时)或写入使能信号/WE(写入时)为触发，从地址变化检测信号ATD上升开始输出4个触发信号。这些触发信号的产生时刻将在后述动作说明中详细叙述。脉冲地址产生电路162在4个触发信号中的最初信号被提供时，把地址缓冲器151输出的地址视为开始地址，以后每当提供触发信号时，就按照上述线性方式或隔行扫描方式产生下位地址。
下面，说明根据上述构成的半导体存储装置的动作，先参照图17说明脉冲读出动作，该动作是以第4实施方式的页面读出动作为基础，所以只说明和图13的不同点。首先，在地址时滞期间内的时刻t19a，输出使能信号OE被有效化，脉冲控制电路161处于可输出触发信号的状态。此后到达时刻t10，“An+1”作为地址Uaddress被提供，同时“Y1”作为地址StartAddress被提供。
然后，到达时刻t11，地址变化检测信号ATD上升，脉冲控制电路161向脉冲地址产生电路162输出触发信号。这样，脉冲地址产生电路162把地址缓冲器151输出的地址“Y1”取入内部，同时把其输出给总线解码器152。和第4实施方式相同，对应地址“An+1”的4个地址的读出开始，一到达时刻t13，在总线WRB0～WRB3上的数据中的数据“Qn+1(Y1)”被输出到总线WRBX上。
之后，在时刻t40，地址变化检测信号ATD下降并转移为更新动作。然后，从时刻t11经过时间Ti到达时刻t71，脉冲控制电路161输出第2个触发信号，脉冲地址产生电路162把该输出变化为“Y2”。时间Ti在从存储单元阵列7的读出结束的时刻t13以后被设定。另外，“Y1”例如是“01”B，且如果采用隔行扫描方式，则“Y2”变为“00”B。总线解码器152输出的总线选择信号一变化，总线选择器153在时刻t72向总线WRBX上输出数据“Qn+1(Y2)”。
这里，本实施方式中，下位地址按照半导体存储装置内部事先决定的时序进行变化，所以页面地址是在和外部提供的图13(时刻t41)不同的时间(此时是比时刻t41早的时刻t71)，下位地址变化为“Y2”。此后也相同，脉冲控制电路161在从时刻t71到时间Ti′后的时刻t73、从该时刻t73到时间Ti′后的时刻t75，分别输出第3个、第4个触发信号，脉冲地址产生电路162把自身的输出分别变化为“Y3”、“Y4”，与此相对应，在时刻t74、t76，数据“Qn+1(Y3)”、“Qn+1(Y4)”分别被输出到总线WRBX上。
本实施方式也是在时刻t13之前结束4个数据的全部读出。因此，如果把图示时间Ti′设定得比上述时间Ti短(例如时间Ti的“1/2”)，和页面模式相同，和最初数据的地址存取时间(时刻t10～t13)比，第2个以后的数据的地址存取时间(时刻t71～t72、时刻t73～t74、时刻t75～t76)也可以缩短。
下面，参照图18说明脉冲写入动作。这里，也以页面写入动作为基础，重点说明和图14的不同点。假定这里采用的是线性方式，地址Y1是“11”B(所以，地址Y2～Y4分别是“00”B～“10”B)。在地址时滞期间内的时刻t12，和图14相同，写入使能信号/WE被有效化，脉冲控制电路161处于可输出触发信号的状态。之后到达时刻t3，“An”作为地址Uaddress被提供，同时“Y1”作为地址StartAddress被提供。
然后到达时刻t4，地址变化检测信号ATD上升，脉冲控制电路161输出触发信号，所以脉冲地址产生电路162把地址缓冲器151输出的地址“Y1”取入并输出给总线解码器152。和第4实施方式相同，对与地址“Ax”对应的4个地址，数据“Qx(Y2～Y4，Y1)”被同时进行延迟写入。然后在时刻t5，相对于地址An(Y1)的写入数据“Qn(Y1)”被提供到总线I/O上，在时刻t6，地址变化检测信号ATD下降并转移为更新动作。
之后，从时刻t4经过时间Ti到达时刻t81，脉冲控制电路161输出第2个触发信号，脉冲地址产生电路162把该输出变为“Y2”。然后，到达时刻t82，总线选择器153在时刻t7接受到写入使能信号/WE的上升，向与总线WRBA3对应的内部锁存电路锁存数据“Qn(Y1)”，同时把该数据输出给总线WRBA3。
然后到达时刻t83，下位地址变化为“Y2”，与此相对应，数据“Qn(Y2)”被提供给总线I/O。之后到达时刻t87，总线选择器153在时刻t85，对应写入使能信号/WE的上升，(此时，地址“Y2”是“00”B)向对应总线WRBA0的内部锁存电路锁存数据“Qn(Y2)”，同时把该数据输出给总线WRBA0。
此后也相同，脉冲控制电路161在从时刻t81到时间Tj′后的时刻t86、从该时刻t86到时间Tj′后的时刻t91，分别输出第3个、第4个触发信号，脉冲地址产生电路162把自身的输出分别变为“Y3”、“Y4”，与此相对应，在时刻t89、t94，数据“Qn(Y3)”、“Qn(Y4)”分别被输出到总线WRBX上。另外，在时刻t90、t95，接受到写入使能信号/WE的上升，总线选择器153分别在时刻t93、t96，(此时，地址“Y3”、“Y4”分别是“01”B、“10”B)向与总线WRBA1、WRBA2对应的锁存电路锁存数据“Qn(Y3)”、“Qn(Y4)”，同时把它们输出给总线WRBA1、WRBA2。
本实施方式也和页面模式时相同，可以把第1个下位地址的保持期间(时间Tj)及写入脉冲设定得如同第2个以后的下位地址的保持期间(Tj′)及写入脉冲那样狭窄。另外，第2次以后的保持期间(Tj′)及写入脉冲也可以比图18所示宽度更短。
如上所述，本实施方式进行连续存取时，作为下位地址只提供开始地址(StartAddress)即可，和页面模式比，使半导体存储装置的外部控制简单化。另外，进行脉冲动作的一般半导体存储装置使用同步式时钟信号作为动作开始的触发，但按照上述时钟信号进行动作会增加消耗功率。与此相对，本实施方式使用输出使能信号OE或写入使能信号/WE作为脉冲动作开始的触发，不以时钟信号为触发。所以，根据本实施方式，可以削减消耗功率，适合于手提电话等请求低消耗功率的设备。[第6实施方式]上述各实施方式中，根据从半导体存储装置外部供给的断电控制信号PowerDown，来切换待机模式。与此相对，本实施方式通过向事先决定的存储单元阵列7上的特定地址写入模式切换指示数据，实现和上述各实施方式相同的待机模式切换。即，本实施方式把存储单元阵列7上的“0”地址(最下位地址)作为模式切换专用的数据存放区。另外，本实施方式把待机模式2设定用的数据设为“F0”h(这里，h表示16进位数)，把待机模式3设定用的数据设为“0F”h。因此，本实施方式中的总线WRB、WRBX的总线宽是8位。
图19表示的是根据本实施方式的半导体存储装置的构成方框图，构成要素及信号名称和图1相同的使用同一符号。图19和图1的不同点是，没有断电控制信号PowerDown输入针脚，新追加了待机模式控制电路201，更新控制电路204、升压电源215、基板电压发生电路216、参考电压发生电路217分别和图1所示的更新控制电路5、升压电源18、基板电压发生电路19、参考电压发生电路20在局部构成上有所不同。以下，参照图20～图24，对这些部分做详细说明。这些图20～图24中，构成要素及信号名称和图1或图19相同的使用同一符号。
首先是图19中，待机模式控制电路201根据内部地址LC_ADD、芯片选择信号/CS、写入使能信号/WE、总线WRBX上的写入数据，产生模式设定信号MD2、MD3。其中，模式设定信号MD2在设定为待机模式2时是“H”电平信号，并提供给更新控制电路204。另一方面，模式设定信号MD3在设定为待机模式2或待机模式3时是“H”电平信号，并提供给升压电源215、基板电压发生电路216、缓冲电压发生电路217。模式设定信号MD2、MD3均为“L”电平时是待机模式1。
这里，图20表示的是待机模式控制电路201的详细构成电路图。该图中，数据WRB0～WRB3、WRB4～WRB7是从半导体存储装置外部供给总线WRBX上的写入数据的位0～3、4～7。由与(AND)门221、或非门222及与门223构成的电路只在写入数据是“F0”h时输出“H”电平。同样，由或非门224、与门225及与门226构成的电路只在写入数据是“0F”h时输出“H”电平。另外，或门227通过对与门233、226的输出进行逻辑和计算，作为写入数据，当“F0”h或“0F”h中的任一个被输入时，输出“H”电平。
地址X0B～Y7B是把构成内部地址LC_ADD的各位反转后的地址值。例如，地址X0B是把行地址的位0反转后的值，地址Y7B是把列地址的位7反转后的值。因此，与门228只在检测到内部地址LC_ADD的各位全是“0”B(即，0地址)时输出“H”电平。与门229只在对“0”地址写入数据“F0”h或“0F”h时，把写入使能信号/WE作为时钟信号原样输出。与门230只在向“0”地址写入数据“0F”h时，把写入使能信号/WE作为时钟信号原样输出。
由反相器231～236及与门237构成的电路捕捉到芯片选择信号/CS的下降沿，使信号CEOS产生单触发脉冲。锁存器238在与门229的输出上升、时钟被输入到C端子时，把与供给D端子的电源电位相对应的“H”电平作为模式设定信号MD2，从Q端子输出。锁存器238在供给R端子的信号CESO产生单触发脉冲时，对自身进行复位，向模式设定信号MD2输出“L”电平。锁存器239也是相同构成，在与门230的输出上升时向模式设定信号MD3输出“H”电平，在信号CEOS产生单触发脉冲时，向模式设定信号MD3输出“L”电平。
如上所述，设定为待机模式2时，和写入使能信号/WE的上升同步，与门229的输出上升，D型锁存器238被设定，模式设定信号MD2变为“H”电平。设定为待机模式3时，和写入使能信号/WE的上升同步，与门229、230的输出均上升，锁存器238、239均被设定，模式设定信号MD2及模式设定信号MD3均变为“H”电平。
图19所示的更新控制电路204使用芯片选择信号/CS及模式设定信号MD2代替断电信号PowerDown，产生更新地址R_ADD、更新控制信号REFA、REFB。这里，图21表示的是更新控制电路204的详细构成电路图。图中，P沟道晶体管240的栅极端子、源极端子、漏极端子分别连接与门241的输出、电源电位、更新控制电路5的电源供给针脚上。因此，如果与门241的输出是“L”电平，晶体管240导通，给更新控制电路5供给电源，如果该输出是“H”电平，晶体管240截止，停止供给电源。
与门241在半导体存储装置是非选择状态(芯片选择信号/CS是“H”电平)、且是待机模式2或待机模式3(模式设定信号MD2是“H”电平)时，使晶体管240截止。反相器242用来生成模式设定信号MD2的反转信号，在待机模式1时其输出是“H”电平。与门243在待机模式1时，把更新控制电路5产生的更新地址R_ADD原样输出，另一方面，在待机模式2或待机模式3时把该地址固定为“0”。
与门244在待机模式1时，把更新控制电路5产生的更新控制信号REFA原样输出，另一方面，在待机模式2或待机模式3时把该信号固定为“L”电平。反相器245为了把反相器242的输出反转，在待机模式1时输出“L”电平。或门246在待机模式1时，把更新控制电路5产生的更新控制信号REFB原样输出，另一方面，在待机模式2或待机模式3时把该信号固定为“H”电平。
图22～图24分别表示升压电源215、基板电压发生电路216、更新电压发生电路217的详细构成的电路图。升压电源215中，P沟道晶体管250、与门251分别具有和图21所示的晶体管240、与门241相同的功能。即，半导体存储装置是非选择状态(芯片选择信号/CS是“H”电平)、且是待机模式3(模式设定信号MD3是“H”电平)时，晶体管250截止，停止给升压电源18供电，除此以外的情况，给升压电源18供电。以上动作对基板电压发生电路216、更新电压发生电路217也是完全相同的，构成这些电路的晶体管252、254对应升压电源215内的晶体管250，与门253、255对应升压电源215内的与门251。
根据上述构成的半导体存储装置的待机模式切换动作如下。①待机模式1为把半导体存储装置设定为待机模式1，使芯片选择信号/CS下降即可。这样，待机模式控制电路201根据芯片选择信号/CS的下降沿产生单触发脉冲，复位锁存器238、锁存器239，使模式设定信号MD2、MD3均是“L”电平。
这样，在更新控制电路204中，在晶体管240导通、给内部的更新控制电路205供电的同时，把更新控制电路205生成的更新地址R_ADD、更新控制信号REFA、REFB原样输出。升压电源215、基板电压发生电路216、更新电压发生电路217也分别给内部的升压电源18、基板电压发生电路19、更新电压发生电路20提供电源。通过以上动作，上述各实施方式中说明的动作可以进行。②待机模式2为设定待机模式2，可按上述说明向“0”地址写入“F0”h数据即可。这样，待机模式控制电路201根据写入使能信号/WE的上升沿使模式设定信号MD2变为“H”电平。在该时刻，半导体存储装置未被选择、或在其后不被选择，芯片选择信号/CS变为“H”电平，所以，更新控制电路204停止对内部的更新控制电路5的供电。
由于不给更新控制电路5供电，其输出变得不定，所以，更新控制电路204把更新地址R ADD固定为“0”，同时把更新控制信号REFA、REFB分别固定为“L”电平、“H”电平。另外，在该时刻，芯片选择信号/CS是“H”电平，所以，ATD电路4即使内部地址LC_ADD的各位发生变化，也不使地址变化检测信号ATD产生单触发脉冲，使其保持在“L”电平。
为此，行控制电路16把行使能信号RE、读出放大使能信号SE、预充电使能信号PE、控制信号CC均固定在“L”电平。所以，列使能信号CE、锁存控制信号LC均保持“L”电平。另一方面，更新控制信号REFB被固定在“H”电平，而且，地址变化检测信号ATD被固定在“L”电平，所以，多路复用器6持续选择内部地址L_ADD侧。如上所述，更新动作被中断，可以削减消耗电流。另外，因为此时的模式设定信号MD3保持“L”电平，所以，继续给升压电源18、基板电压发生电路19、更新电压发生电路20(参照图22～图24)供电。③待机模式3为设定待机模式3，可按上述说明向“0”地址写入“0F”h数据即可。这样，待机模式控制电路201根据写入使能信号/WE的上升沿，使模式设定信号MD2及模式设定信号MD3均变为“H”电平。为此，在芯片选择信号/CS变为“H”电平的时刻，和待机模式2相同，更新控制电路204停止对内部的更新控制电路5的供电。与此同时，升压电源215、基板电压发生电路216、更新电压发生电路217分别停止对内部的升压电源18、基板电压发生电路19、更新电压发生电路20的供电。这样，和待机模式2相同，更新控制被中断，电源系控制电路的电流也被断开，进一步降低消耗电流。
如上所述，本实施方式中，不必从半导体存储装置外部提供第1实施方式说明的类似断电控制信号PowerDown这样的信号，相应地可以削减针脚数。另外，上述说明是以第1实施方式为基础进行说明，同样的也可适用于第2实施方式以后的方式。不仅如此，也可以把上述各实施方式说明的待机模式的控制适用于虚拟SRAM等现有半导体存储装置上。[变形例]上述各实施方式中的存储单元阵列7的各存储单元是以1个晶体管1个电容构成的，存储单元的构成并不限定于这种形式。的确，从芯片尺寸等方面看，这种存储单元最好，但是，本发明的半导体存储装置不否定1个晶体管1个电容以外的存储单元的使用。即，如果是比通用SRAM的存储单元的构成小的DRAM的存储单元，即使不是1个晶体管1个电容的构成，和通用SRAM比，也具有可以减小芯片尺寸的效果。另外，上述各实施方式中，例如，是从地址变化检测信号ATD产生的单触发脉冲的下降沿开始进行更新，但也可以使单触发脉冲的逻辑反转，从其上升沿开始进行更新。这点，对地址变化检测信号ATD以外的各种信号也是完全相同的。
另外，根据上述各实施方式的半导体存储装置，例如，可以是图1所示的电路整体装配在单一芯片上的形式，但也可以把电路整体分割成几个功能块，把各功能块分别装配在各芯片上。作为后者的事例，可以考虑把产生各种控制信号及地址信号的控制部分和存储单元部分，分别装配到不同芯片(控制芯片和存储芯片)上的混合IC(集成电路)。即，把各种控制信号从设于存储芯片外部的控制芯片提供给存储芯片的构成也属于本发明的范畴。
本发明提供实现具有以下特征的半导体存储装置的技术。
1.通常的读出·写入存取不会因更新而被延时。
2.即使地址中存在时滞时，也不会产生存取延迟或存储单元被破坏等问题。
3.通过削减写入时间，可以缩短整个存储周期。
4.即使按通用SRAM规格进行动作，做到大容量化时，也可以做到芯片尺寸小、消耗功率低、价格低廉。
5.具有和通用SRAM采用的相同待机模式和现有半导体存储装置没有的独特低消耗功率模式。
权利要求
1.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在对前述存储单元阵列进行对存取地址的读出或写入之后，进行前述存储单元阵列的更新；控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期之后的时刻，通过延迟写入，在前述存取电路中进行使用在该存储周期提供的前述存取地址及前述写入数据的写入。
2.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，在提供了前一前述写入请求的下一写入请求的存储周期，通过延迟写入进行对应该前一写入请求的写入。
3.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，在提供前述写入请求的存储周期，当前述写入请求消失时，取入在该存储周期提供的前述存取地址及前述写入数据，并用于前述延迟写入。
4.如权利请求1所述的半导体存储装置，其特征在于，前述控制电路，检测芯片是处于非选择状态还是非激活状态，在该非选择状态或该非激活状态进行前述延迟写入。
5.如权利请求1所述的半导体存储装置，其特征在于，包括地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化，前述控制电路，以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的、设定为时滞的最大值以上的时滞期间经过后，开始前述读出或前述写入。
6.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在对前述存储单元阵列进行对存取地址的读出或向存取地址的写入之后，进行前述存储单元阵列的更新，前述写入以向前述存储单元非同步地提供的写入请求和写入数据为基础；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；控制电路，以该检测时刻为基准，在控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞设定为最大值以上的时滞期间经过后，开始前述读出或前述写入。
7.如权利请求5或6所述的半导体存储装置，其特征在于，前述控制电路，在确定是否提供了前述写入请求的时刻以后，设定前述时滞期间的结束时间。
8.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，在同一存储周期中，在对前述存储单元阵列进行相对于存取地址的读出或写入之后，进行前述存储单元阵列的更新；地址变化检测电路，检测芯片是否已从非选择状态过渡为选择状态，或前述存取地址已发生变化；以及控制电路，以该检测时刻为基准，把控制前述选择·非选择状态的芯片选择信号或前述存取地址的至少一方包含的时滞具有最大值以上长度的时滞期间的结束时间，设定在相对于前述存取地址非同步提供的写入请求及写入数据的确定时刻以后。
9.如权利请求5，6，8的任一项所述的半导体存储装置，其特征在于，前述控制电路，在已有读出请求或写入请求的当前存储周期的前面的存储周期开始的写入、读出或更新，在前述当前存储周期的时滞期间的结束时间之前仍未完成时，可以在前述写入、读出或更新结束之前，延时前述当前存储周期的写入或读出的开始。
10.如权利请求9所述的半导体存储装置，其特征在于，前述存取电路，在多个存取周期中只进行1次读出或写入后的更新，前述控制电路，延时进行该更新的存储周期的后续存储周期的写入或读出的开始。
11.如权利请求1，6，8的任一项所述的半导体存储装置，其特征在于，前述存取电路对前述存储单元阵列上的多个地址，同时进行读出或延迟写入，前述控制电路与前述更新并行进行把根据前述读出获得的多个读出数据顺序输出到外部的动作，或把为了下一延迟写入而从外部输入的多个写入数据顺序取入的动作。
12.如权利请求11所述的半导体存储装置，其特征在于，前述控制电路，检测前述存取地址中的上位规定位的变化，进行前述读出或前述延迟写入时，相对于前述存取地址中的前述上位规定位相同的前述多个地址，改变由前述存取地址中的前述上位规定位以外的位构成的下位地址，连续输出前述多个读出数据，或连续取入前述多个写入数据。
13.如权利请求12所述的半导体存储装置，其特征在于，前述控制电路，根据从外部提供的前述下位地址，连续输出前述多个读出数据，或连续取入前述多个写入数据。
14.如权利请求12所述的半导体存储装置，其特征在于，前述控制电路，以从外部提供的前述下位地址的初始值为基础，按照事前决定的顺序改变前述下位地址，并连续输出前述多个读出数据，或连续取入前述多个写入数据。
15.如权利请求1，6，8的任一项所述的半导体存储装置，其特征在于，前述控制电路，检测芯片是处于非选择状态或非激活状态，在该非选择状态或非激活状态下进行前述更新。
16.如权利请求1，6，8的任一项所述的半导体存储装置，其特征在于，还包括更新控制电路，具有前述存取电路及前述控制电路内的电路，控制前述更新；和更新地址生成电路，生成显示前述更新对象的存储单元的更新地址，每进行一次前述更新就更新该更新地址；电压发生电路，产生供给装置内各单元的电压；以及模式切换电路，切换下述模式，第1模式，给前述更新控制电路及前述电压发生电路双方提供电源；第2模式，停止前述更新控制电路的供电，同时给前述电压发生电路提供电源；第3模式，停止前述更新控制电路及前述电压发生电路双方的供电，根据上述被切换的模式，分别控制前述更新控制电路及前述电压发生电路的供电。
17.如权利请求16所述的半导体存储装置，其特征在于，前述模式切换电路，检测对规定地址按每个模式事前决定的数据的写入进行状况，并进行模式切换。
18.一种半导体存储装置，其特征在于，包括存储单元阵列，由需要更新的存储单元构成；存取电路，进行相对于存取地址的写入周期随带的前述存储单元阵列的更新，同时从进行前述写入周期随带的更新起到规定时间经过后，自发地进行前述存储单元阵列的更新；以及控制电路，在输入相对于前述存取地址非同步提供的写入请求及写入数据的存储周期之后的时刻，把使用在该存储周期提供的前述存取地址及前述写入数据的写入，通过延迟写入使在前述存取电路中进行。
19.如权利请求18所述的半导体存储装置，其特征在于，前述存取电路，在相对于前述存取地址的写入周期内，临时选择前述存取地址指定的存储单元阵列上的字线后，就自发地进行更新。
20.如权利请求18所述的半导体存储装置，其特征在于，前述存取电路，在相对于前述存取地址的读出周期内，临时选择前述存取地址指定的存储单元阵列上的字线后，就自发地进行更新。
全文摘要
提供一种按照SRAM规格动作、进行通常的存取时不会受更新影响而延迟，可以比现有技术缩短存储周期的半导体存储装置。ATD电路(4)接受到地址(Address)的变化，在地址时滞期间经过后，使地址变化检测信号(ATD)输出单触发脉冲。有写入请求时，在地址时滞期间内使写入使能信号(/WE)上升。首先，从单触发脉冲的上升开始写入或读出，写入时，使用前面的写入请求时提供的地址及数据进行延迟写入。然后，从单触发脉冲的下降到后续的存储周期的地址时滞期间结束之前进行更新。根据写入使能信号(/WE)的上升把地址及数据存入到寄存器电路(3，12)，以便下一写入请求时的延迟写入能够使用。
文档编号G11C11/401GK1422430SQ01807826
公开日2003年6月4日 申请日期2001年4月10日 优先权日2000年4月11日
发明者高桥弘行, 稻叶秀雄, 中川敦 申请人:日本电气株式会社