专利名称：半导体存储装置及其测试方法和测试电路的制作方法
技术领域：
本发明涉及一种半导体存储装置及其测试方法和测试电路。
背景技术：
作为可随机存取的半导体存储装置，最具代表性的是SRAM(静态随机存储器)以及DRAM(动态随机存储器)。与DRAM相比，一般情况下SRAM速度快，并且只要提供电源并输入地址，就可以捕捉该地址的变化，内部的顺序电路开始动作，进行读出、写入。和DRAM相比，由于只要施加单纯的输入信号波形SRAM就可动作，所以生成该输入信号波形的电路的构成也可是简单的。
此外，SRAM不需要象DRAM进行刷新，以持续保持存储单元中被存储的数据，所以其处理比较容易，同时由于不需要刷新，还具有在备用状态下的保持数据的电流较小的优点。基于以上原因，SRAM被广泛应用于各种用途。但是，一般情况下SRAM每一个存储单元需要6个晶体管，和DRAM相比其芯片尺寸较大，所以其缺点是和DRAM相比价格较高。
另一方面，DRAM作为地址，要通过行地址和列地址分二次提供，规定这些地址的取入时序的信号需要RAS(行地址选通信号)信号以及CAS(列地址选通信号)信号，并且需要用于定期刷新存储单元的控制电路，所以和SRAM相比，DRAM的时序控制比较复杂。
并且，DRAM在不存在来自外部访问的时候，仍然需要刷新存储单元，存在消耗电力过大的问题。但是另一方面，DRAM存储单元可以由一个电容器和一个晶体管构成，比较易于实现小芯片尺寸的大容量化。因此，如果构成相同存储容量的半导体存储装置，和SRAM相比DRAM的价格较低。
但是，以移动电话为代表的移动设备所采用的半导体存储装置中，到目前为止SRAM是主流。这是因为既存的移动电话只能搭载简单的功能，并不需要很大容量的半导体存储装置，并且和DRAM相比，SRAM在时序控制等方面易于处理，以及SRAM的备用电流较小从而消耗电力少，基于以上原因，SRAM趋向于需要尽量延长连续通话时间、连续待机时间的移动电话。
然而在最近，出现了可搭载非常丰富功能的移动电话，实现了电子邮件收发功能、访问各种站点取得距离最近的餐馆等市区信息的功能。并且在最近的移动电话中还搭载了如下的功能访问因特网上的WEB站点，将其主页内容简略化显示。因此可以想象，移动电话在将来可以实现和现在的桌上型个人电脑一样的功能，可以自由访问因特网上的主页等。
为了实现这些功能，象以往的移动电话一样只能单纯进行文本显示就不可行了，向用户提供多样的多媒体信息的图示显示就必不可少了。这样就需要将从公众网等接收到的大量的数据临时存储到移动电话内的半导体存储装置中。也就是说，可以认为，在今后的移动电话中所搭载的半导体存储装置，必须是象DRAM一样大容量的装置。但是，移动设备的小型化和轻量化又是作为移动设备的绝对条件，所以即使在半导体存储装置大容量化，也需要避免设备自身的大型化、重量化。
如同以上所说明的，移动电话中所搭载的半导体存储装置，从处理的简便以及消耗电力来考虑最好使用SRAM，从大容量化的观点出发最好使用DRAM。即，可以说，对这些移动设备而言，同时取SRAM和DRAM之长的半导体装置是最佳的选择。作为这种半导体存储装置的一种，已经提出有“准SRAM”，该装置使用和DRAM所采用的存储单元相同的存储单元，但从外部看，和SRAM具有几乎同样的使用方法。
准SRAM不需要和DRAM一样将地址分为行地址和列地址，因此也不需要RAS、CAS这样的时序信号。准SRAM和通用的SRAM一样，只需输入一次地址，以相当于时钟同步型半导体存储装置的时钟的片选信号作为触发，将地址取入内部进行读出、写入。
但是，准SRAM由于和DRAM具有同样的存储单元构造，所以需要进行定期的刷新动作。因此准SRAM中具有一个启动单元，该启动单元和来自装置外部的动作控制无关，而是通过装置内部的定时器，在一定的时间间隔内启动刷新动作。此时的刷新动作称为自刷新动作。该生成时序无法从装置外部进行控制。
另一方面，准SRAM中具有进行非同步动作的单元。也就是说存在响应不定期生成的控制信号和地址信号的变化，进行读出、写入的单元。这种准SRAM中，通过装置内部的定时器控制的自刷新动作，和响应从装置外部输入的信号而不定期生成的读出、写入动作，互相独立地生成，所以两者的时间间隔无法从装置外部控制。
自刷新动作和读出、写入动作重叠时，会生成误动作。例如自刷新动作中，应保持的数据被破坏等误动作。以及，读出、写入动作中，进行了错误的数据、地址的读出、写入。
为了防止这样的误动作，采取了如下的对策，例如在其中一个动作进行过程中生成另外一个动作的情况下，到已经启动的一个动作结束为止，使另一个动作不开始，保持待机。也就是说，在自刷新动作中生成读出要求时，不立即进行读出动作，而是在自刷新动作结束后，再进行读出动作。
但是通过以上对策仍然存在无法充分保证电路动作的情况。例如，在自刷新动作和读出、写入动作的生成时序接近的时候，由于动作之间的干扰有可能会生成误动作。例如由于字线之间的干扰、动作之间的时间间隔短引起预充电不足，或者，其中一个动作生成的脉冲信号导致的对另一个动作的干扰等。
因此，在产品出厂前，需要对自刷新动作和读出、写入动作之间的时间间隔接近时的动作进行确认。
作为和刷新动作相关的测试模式的现有技术，存在例如特开平1-125796、特开平4-74379等，但是这些只是对刷新动作本身进行确认，并不是对生成读出、写入动作和刷新动作之间的时间间隔接近时的动作进行确认。
因此，本发明的目的是提供一种使刷新动作和读出、写入动作之间的时间间隔强制接近时可以进行动作确认的测试方法。
进一步，本发明的目的是提供一种使刷新动作和读出、写入动作之间的时间间隔强制接近时可以进行动作确认的半导体存储装置。
进一步，本发明的目的是提供一种使刷新动作和读出、写入动作之间的时间间隔强制接近时可以进行动作确认的测试电路。
发明内容
本发明为了解决上述课题，提供了一种控制方法，在具有需要刷新的多个存储单元的半导体存储装置的控制方法中，通常动作模式以及测试动作模式中的读出、写入动作的时序，以用于检测从外部输入的信号的状态的变化的外部输入信号状态变化检测信号设置为触发；通常动作模式下的刷新动作的时序，以上述半导体存储装置内部生成的刷新控制信号的生成时序设置为触发；测试动作模式下的刷新动作的时序，以上述外部输入信号状态变化检测信号作为触发，而上述读出、写入动作的时序的时间间隔被设置为在外部设定的时间间隔。
上述外部输入信号状态变化检测信号由地址转换检测信号构成，该地址转换检测信号至少依存于外部输入的地址变化时序和外部输入的将上述半导体存储装置选择性地激活的信号的状态转换时序中的至少一个。上述将半导体存储装置选择性地激活的信号可以是片选信号。
通过以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，生成测试用刷新脉冲信号，可以在读出、写入动作结束后，相隔第一时间间隔后开始刷新动作的第一时序条件下进行测试。上述第一时间间隔可设置为电路构成上可达到的最小的时间间隔。
上述地址转换检测信号由单能发脉冲构成，以单能发脉冲的后沿作为触发时，上述第一规定时间可设置为维持字线激活状态的时间和上述第一时间间隔的时间之和，并附加预先设置的各信号之间的延迟时间所确定的时间。
上述地址转换检测信号由单能发脉冲构成，以单能发脉冲的前沿作为触发时，上述第一规定时间可设置为上述地址转换检测信号的脉冲宽度和维持字线激活状态的时间以及上述第一时间间隔的时间之和，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述地址转换检测信号由单能发脉冲构成，通过以单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，生成测试用刷新脉冲信号，可以在刷新动作结束后，在相隔第二时间间隔后开始读出、与入动作的第二时序条件下进行测试。上述第二时间间隔设置为电路构成上可达到的最小的时间间隔。
上述第二规定时间可设定为在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述第一时序条件下的测试和上述第二时序条件下的测试，可以在测试动作模式中通过切换测试模式切换信号来进行。
上述测试动作模式下的刷新动作，可以根据上述半导体存储装置内部生成的地址进行，也可以根据上述外部输入的地址进行。
进一步，本发明提供一种测试方法，该方法是具有需要刷新的多个存储单元的半导体存储装置的测试方法，其中，测试动作模式下的刷新动作的时序被设定为，以用于检测外部输入的信号的状态变化的外部输入信号状态变化检测信号作为触发，上述读出、写入动作的时序之间的时间间隔则变为由外部设定的时间间隔。
上述外部输入信号状态变化检测信号可由地址转换检测信号构成，上述地址转换检测信号依存于外部输入的地址变化的时序和外部输入的将上述半导体存储装置选择性地激活的信号的状态转换时序中的至少一个而生成。将上述半导体存储装置选择性地激活的信号可以是片选信号。
通过以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，生成测试用刷新脉冲信号，可以在读出、写入动作结束后，在相隔第一时间间隔后开始刷新动作的第一时序条件下进行测试。上述第一时间间隔可设置为电路构成上可达到的最小的时间间隔。
上述地址转换检测信号由单能发脉冲构成，以单能发脉冲的后沿作为触发时，上述第一规定时间可设置为维持字线激活状态的时间和上述第一时间间隔的时间之和，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述地址转换检测信号由单能发脉冲构成，以单能发脉冲的前沿作为触发时，上述第一规定时间可设置为上述地址转换检测信号的脉冲宽度和维持字线激活状态的时间以及上述第一时间间隔的时间之和，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述地址转换检测信号由单能发脉冲构成，通过以单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，生成测试用刷新脉冲信号，可以在刷新动作结束后，在相隔第二时间间隔后开始读出、与入动作的第二时序条件下进行测试。上述第二时间间隔设置为电路构成上可达到的最小的时间间隔。
上述第二规定时间是在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述第一时序条件下的测试和上述第二时序条件下的测试，可以在测试动作模式中通过切换测试模式切换信号来进行。
上述测试动作模式下的刷新动作，可以根据上述半导体存储装置内部生成的地址进行。
上述测试动作模式下的刷新动作，可以根据上述外部输入的地址进行。
进一步，本发明提供一种半导体存储装置，该装置是具有需要刷新的多个存储单元的半导体存储装置，该装置具有访问控制装置，以用于检测外部输入信号的状态变化的外部输入信号状态检测信号的状态转换时序作为触发，控制对存储单元的访问；刷新地址生成装置，自动生成刷新地址；第一刷新时序控制信号生成装置，自动生成第一刷新时序控制信号，所述信号用于决定通常动作模式下的刷新时序；第二刷新时序控制信号生成装置，以上述外部输入信号状态变化检测信号的状态转换时序作为触发，在预先设定的规定时间后，生成第二刷新时序控制信号，所述信号用于决定测试动作模式下的刷新时序；刷新时序切换装置，在上述通常动作模式下，选择上述第一刷新时序控制信号，提供给上述访问控制装置，在上述测试动作模式下，选择上述第二刷新时序控制信号，提供给上述访问控制装置。测试动作模式下的刷新动作的时序，以上述外部输入信号状态变化检测信号的状态转换时序作为触发，上述读出、写入动作的时序的时间间隔则变为由外部设定的时间间隔。
上述刷新时序切换装置由动作模式切换信号生成装置和第一切换切换装置构成，上述动作模式切换信号生成装置生成用于根据外部输入信号切换上述通常动作模式和上述测试模式的动作模式切换信号；上述第一切换装置根据上述动作模式切换信号，在上述通常动作模式下选择上述第一刷新时序控制信号，在上述测试模式下选择上述第二刷新时序控制信号，提供给上述访问控制装置。
上述外部输入信号状态变化检测信号具有生成地址转换检测信号的地址转换检测电路，上述地址转换检测电路依存于外部输入的地址变化的时序和外部输入的将上述半导体存储装置选择性地激活的信号的状态转换时序中的至少一个而生成地址转换检测信号。将上述半导体存储装置选择性地激活的信号可以是片选信号。
上述第二刷新时序控制信号生成装置以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，生成测试用刷新脉冲信号，可以在读出、写入动作结束后，在相隔第一时间间隔后开始刷新动作的第一时序条件下进行测试。上述第一时间间隔可设置为电路构成上可达到的最小的时间间隔。
上述第二刷新时序控制信号生成装置以由单能发脉冲构成的上述地址转换检测信号的后沿作为触发，只延迟第一规定时间，并生成上述第二刷新时序控制信号，上述第一规定时间相当于维持字线激活状态的时间和上述第一时间间隔的时间之和，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述第二刷新时序控制信号生成装置以由单能发脉冲构成的上述地址转换检测信号的前沿作为触发，上述第一规定时间可设置为上述地址转换检测信号的脉冲宽度和维持字线激活状态的时间以及上述第一时间间隔的时间之和，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述第二刷新时序控制信号生成装置以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，生成测试用刷新脉冲信号，可以在刷新动作结束后，在相隔第二时间间隔后开始读出、与入动作的第二时序条件下进行测试。上述第二时间间隔可设置为电路构成上可达到的最小的时间间隔。
上述第二规定时间是在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述第二刷新时序控制信号生成装置进一步输入由上述刷新时序切换装置提供的测试模式切换信号，在上述测试模式切换信号指定了第一时序条件下的测试时，以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，通过生成第一测试用刷新脉冲信号，可以在读出、写入动作结束后，在间隔第一时间间隔后开始刷新动作的第一时序条件下进行测试；在上述测试模式切换信号指定了第二时序条件下的测试时，以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，通过生成第二测试用刷新脉冲信号，可以在刷新动作结束后，在间隔第二时间间隔后开始读出、写入动作的第二时序条件下进行测试。
上述第一时序条件下的测试和上述第二时序条件下的测试，可以在测试动作模式中通过切换测试模式切换信号来进行。
上述第二刷新时序控制信号生成装置具有第一测试用刷新脉冲信号发生电路和第二测试用刷新脉冲信号发生电路，其中上述第一测试用刷新脉冲信号发生电路生成上述第一测试用刷新脉冲信号，第二测试用刷新脉冲信号发生电路生成上述第二测试用刷新脉冲信号。在上述测试模式中，上述刷新时序切换装置根据上述测试模式切换信号选择上述第一测试用刷新脉冲信号或者上述第二测试用刷新脉冲信号的任意一个，提供给上述访问控制装置。
上述第一测试用刷新脉冲信号发生电路以由单能发脉冲构成的上述地址转换检测信号的后沿作为触发，只延迟上述第一规定时间来生成上述第一测试用刷新脉冲信号，其中上述第一规定时间相当于维持字线激活状态的时间和上述第一时间间隔的时间之和，并加上预先设定的各信号之间的延迟时间##。
上述第一测试用刷新脉冲信号发生电路以由单能发脉冲构成的上述地址转换检测信号的前沿作为触发，只延迟上述第一规定时间来生成上述第一测试用刷新脉冲信号，其中上述第一规定时间相当于上述地址转换检测信号的脉冲宽度、维持字线激活状态的时间和上述第一时间间隔的时间之和，并加上预先设定的各信号之间的延迟时间##。
上述第二测试用刷新脉冲信号发生电路以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在第二规定时间后，生成上述第二测试用刷新脉冲信号，其中上述第二规定时间相当于在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并加上预先设定的各信号之间的延迟时间。
上述半导体存储装置进一步具有保持外部输入的地址的外部输入地址保持装置和刷新地址切换装置，其中刷新地址切换装置是在上述通常动作模式下，选择由上述刷新地址生成装置提供的第一刷新地址，在上述测试动作模式下，选择由上述外部输入地址保持装置提供的第二刷新地址。
进一步，本发明还提供了一种测试电路，该电路用于测试具有需要刷新的多个存储单元的半导体装置。通过具有测试用刷新时序控制信号生成装置和刷新时序切换装置，测试动作模式下的刷新动作的时序被设定为，以上述外部输入信号状态变化检测信号作为触发，则上述读出、写入动作的时序的时间间隔变为由外部设定的时间间隔。上述测试用刷新时序控制信号生成装置是以用于检测外部输入信号的状态变化的外部输入信号状态变化检测信号作为触发，在预先设定的规定时间后，生成用于决定测试动作模式下的刷新时序的测试用刷新时序控制信号；上述刷新时序切换装置是在通常动作模式中，选择通常动作刷新时序控制信号提供给上述半导体存储装置的访问控制装置，在上述测试动作模式下，选择上述测试用刷新时序控制信号提供给上述访问控制装置。
上述刷新时序切换装置由动作模式切换信号生成装置和第一切换切换装置构成，上述动作模式切换信号生成装置生成用于根据外部输入信号切换上述通常动作模式和上述测试模式的动作模式切换信号；上述第一切换装置根据上述动作模式切换信号，在上述通常动作模式下选择上述第一刷新时序控制信号，在上述测试模式下选择上述第二刷新时序控制信号，提供给上述访问控制装置。
上述外部输入信号状态变化检测信号由地址转换检测信号构成，上述地址转换检测信号依存于外部输入的地址变化的时序和外部输入的将上述半导体存储装置选择性地激活的信号的状态转换时序中的至少一个而生成。将上述半导体存储装置选择性地激活的信号可以是片选信号。
上述测试用刷新时序控制信号生成装置以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，通过生成测试用刷新脉冲信号，可以在读出、写入动作结束后，在相隔第一时间间隔后开始刷新动作的第一时序条件下进行测试。上述第一时间间隔为电路构成上可达到的最小的时间间隔。
上述测试用刷新时序控制信号生成装置以由单能发脉冲构成的上述地址转换检测信号的后沿作为触发，只延长上述第一规定时间来生成上述测试用刷新时序控制信号，其中上述第一规定时间相当于维持字线激活状态的时间和上述第一时间间隔的时间之和，并加上预先设置的各信号之间的延迟时间。
上述测试用刷新时序控制信号生成装置以由单能发脉冲构成的上述地址转换检测信号的前沿作为触发，上述第一规定时间可设置为上述地址转换检测信号的脉冲宽度和维持字线激活状态的时间以及上述第一时间间隔的时间之和，并加上预先设定的各信号之间的延迟时间。
上述测试用刷新时序控制信号生成装置以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，通过生成测试用刷新脉冲信号，可以在刷新动作结束后，在相隔第二时间间隔后开始读出、与入动作的第二时序条件下进行测试。上述第二时间间隔为电路构成上可达到的最小的时间间隔。
上述第二规定时间是在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并附加预先设定的各信号之间的延迟时间所确定的时间。
上述测试用刷新时序控制信号生成装置进一步输入由上述刷新时序切换装置提供的测试模式切换信号，在上述测试模式切换信号指定了第一时序条件下的测试时，以上述地址转换检测信号的状态转换时序作为触发，在预先设定的第一规定时间后，通过生成第一测试用刷新脉冲信号，可以在读出、写入动作结束后，在间隔第一时间间隔后开始刷新动作的第一时序条件下进行测试；在上述测试模式切换信号指定了第二时序条件下的测试时，以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在预先设定的第二规定时间后，通过生成第二测试用刷新脉冲信号，可以在刷新动作结束后，在间隔第二时间间隔后开始读出、写入动作的第二时序条件下进行测试。
上述第一时序条件下的测试和上述第二时序条件下的测试，可以在测试动作模式中通过切换测试模式切换信号来进行。
上述测试用刷新时序控制信号生成装置具有生成上述第一测试用刷新脉冲信号的第一测试用刷新脉冲信号发生电路和生成上述第二测试用刷新脉冲信号的第二测试用刷新脉冲信号发生电路。在上述测试模式中，上述刷新时序切换装置根据上述测试模式切换信号，选择上述第一测试用刷新脉冲信号或者上述第二测试用刷新脉冲信号的任意一个，提供给上述访问控制装置。
上述第一测试用刷新脉冲信号发生电路以由单能发脉冲构成的上述地址转换检测信号的后沿作为触发，只延迟上述第一规定时间来生成上述第一测试用刷新脉冲信号，其中上述第一规定时间相当于维持字线激活状态的时间和上述第一时间间隔的时间之和，并加上预先设定的各信号间的延迟时间。
上述第一测试用刷新脉冲信号发生电路以由单能发脉冲构成的上述地址转换检测信号的前沿作为触发，只延迟上述第一规定时间来生成上述第一测试用刷新脉冲信号，其中上述第一规定时间相当于上述地址转换检测信号的脉冲宽度、维持字线激活状态的时间和上述第一时间间隔的时间之和，并加上预先设定的各信号间的延迟时间。
上述第二测试用刷新脉冲信号发生电路以作为上述地址转换检测信号的单能发脉冲的前沿作为触发，在第二规定时间后，生成上述第二测试用刷新脉冲信号，其中上述第二规定时间相当于在从地址转换检测信号上升沿开始，到用于读出、写入动作的字线上升为止的时间中，扣除自刷新动作中的字脉冲宽度和上述第二时间间隔的时间，并加上预先设定的各信号间的延迟时间。
上述测试电路进一步具有保持外部输入的地址的外部输入地址保持装置和刷新地址切换装置，其中刷新地址切换装置用于在上述通常动作模式下，选择由上述刷新地址生成装置提供的第一刷新地址，在上述测试动作模式下，选择由上述外部输入地址保持装置提供的第二刷新地址。
上述测试电路内置于上述半导体存储装置内。并且上述测试电路与上述半导体存储装置分离，搭载在同一芯片上。
图1是表示本发明第一实施方式中的半导体存储装置(准SRAM)的电路构成的框图。
图2是表示图1所示的半导体存储装置的通常动作的时序图。
图3是表示图1所示的半导体存储装置的测试动作的时序图。
图4是表示图1所示的半导体存储装置的测试步骤的流程图。
图5是表示本发明第二实施方式中的半导体存储装置在测试模式下的动作的时序图。
图6是表示本发明第三实施方式中的半导体存储装置(准SRAM)的电路构成的框图。
图7是表示图6所示的半导体存储装置在测试模式下的动作的时序图。
图8是表示图6所示的半导体存储装置的测试顺序的流程图。
图9是表示本发明的第四实施方式中的半导体存储装置(准SRAM)的电路构成的框图。
图10是表示图9所示半导体存储装置在测试模式下的动作的时序图。
图11是表示图9所示半导体存储装置在测试模式下的动作的时序图。
图12是表示图9所示半导体存储装置的测试步骤的流程图。
图13是表示本发明第五实施方式的半导体存储装置(准SRAM)的电路构成的框图。
图14是表示图13所示半导体存储装置在测试模式下的动作的时序图。
图15是表示图13所示半导体存储装置在测试模式下的动作的时序图。
具体实施例方式
(第一实施方式)以下参照附图对本发明的第一实施方式进行说明。
图1是表示该实施方式下的半导体存储装置(准SRAM)的电路构成的框图。图2是表示图1所示的半导体存储装置的通常动作的时序图。首先参照图1对半导体存储装置(SRAM)的电路构成，并参照图2对本申请的半导体存储装置中的通常动作进行如下说明。
读出/写入地址信号Add自外部输入到地址缓冲电路21。地址转换检测电路(ATD电路)25连接到该地址缓冲电路21，接收读出/写入地址信号Add的输入，只要该地址数据Add之中有至少1比特发生变化，就检测出该变化并输出地址转换检测信号ATD。
行控电路26连接到地址转换检测电路(ATD电路)25的输出端，根据从地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD，生成并输出行选通信号RE、读出允许信号SE以及列控信号CC。此时的行选通信号RE，如图2所示，是一种响应地址转换检测信号ATD的下降而上升、从这些时间点开始到一时序间后下降的脉冲信号。并且，读出允许信号SE是将行选通信号RE延迟一时序间后的信号。并且，在图中未图示，列控信号CC是将基于地址转换检测信号ATD的下降的脉冲信号延迟一时序间后的信号。
列控电路27连接到行控电路26，接收由行控电路26输出的列控信号CC，将该行控信号CC进一步延迟，作为列选通信号CE输出。
存储单元阵列30具有与DRAM的存储单元阵列同样的构成。和存储单元阵列30的字线连接的行解码电路31也和行控电路26相连接，在从该行控电路26输出的行选通信号RE变为高电平(H)的时序下，选择性地将存储单元阵列30对应于从第二切换电路(MUX2)42输出的行地址数据MAdd的字线激活。
和存储单元阵列30的各位线连接的读出放大器电路33也和行控电路26相连接，在从该行控电路26输出的读出允许信号SE变为高电平的时序下，将存储单元阵列30的各位线激活。
列解码电路35连接到上述地址缓冲电路21以及列控电路27，在从列控电路27输出的列选通信号CE变为高电平的时序下，将地址数据Add中包含的列地址数据AddC解码，将与该解码结果对应的读出放大器通过I/O缓冲器36连接到输入/输出数据端子37。
定时电路50以一定的时间间隔输出时序信号TM，将该时序信号TM提供到刷新脉冲发生电路60。
刷新脉冲发生电路60是通常动作下生成刷新时序的电路，连接到定时电路50的输出端，以时序信号TM为输入。刷新脉冲发生电路60的出入端连接到第一切换电路(MUX1)41。也就是说，刷新脉冲发生电路60根据以一时序间间隔输出的时序信号TM，将通常刷新用脉冲信号REF提供到第一切换电路(MUX1)41。
第一测试用刷新脉冲发生电路62是动作检验测试中用于生成测试用刷新时序的电路，连接到地址转换检测电路(ATD电路)25的输出端，以地址转换检测信号ATD为输入，生成第一测试用刷新脉冲信号TREF1。第一测试用刷新脉冲发生电路62的输出端连接到上述第一切换电路(MUX1)41。也就是说，第一测试用刷新脉冲发生电路62根据地址转换检测信号ATD，将第一测试用刷新脉冲信号TREF1提供到第一切换电路(MUX1)41。
测试模式输入电路53是将通常动作模式和测试模式之间的切换从装置外部进行控制的电路。测试模式输入信号TE为输入，输出第一动作模式切换信号TE1提供到第一切换电路(MUX1)41。
上述第一切换电路(MUX1)41是对应动作模式(通常动作模式或者测试模式)切换刷新时序的电路。第一切换电路(MUX1)41的输入端连接到测试模式输入电路53的输出端、上述刷新脉冲发生电路60的输出端，以及第一测试用刷新脉冲发生电路62的输出端，被输入第一动作模式切换信号TE1、标准刷新用脉冲信号REF以及第一测试用刷新脉冲信号TREF1，生成刷新时序控制信号RF。
第一切换电路(MUX1)41的输出端连接到上述行控电路26、刷新地址发生电路66、以及上述第二切换电路(MUX2)42，将刷新时序控制信号RF提供到行控电路26、刷新地址发生电路66、以及第二切换电路(MUX2)42。也就是说，第一切换电路(MUX1)41响应第一动作模式切换信号TE1，选择基于标准刷新用脉冲信号REF的时序控制信号，或者基于第一测试用刷新脉冲信号TREF1的时序控制信号中的任意一个，作为RF输出。
上述刷新地址发生电路66连接到第一切换电路(MUX1)41的输出端，以刷新时序控制信号RF为输入，将其输出端连接到第二切换电路(MUX2)42，将刷新地址RAdd提供到第二切换电路(MUX2)42。刷新地址发生电路66将刷新时序控制信号RF作为触发，使刷新地址上(递增)计数，提供给第二切换电路(MUX2)42。
上述第二切换电路(MUX2)42连接到地址缓冲电路21、刷新地址发生电路66的输出端、以及第一切换电路(MUX1)41的输出端，输入行地址数据AddR、刷新地址RAdd以及刷新时序控制信号RF，生成指定要访问的存储单元的行地址MAdd。第二切换电路(MUX2)42的输出端连接到行解码电路31，提供行地址MAdd。具体而言，当根据刷新时序控制信号RF的逻辑电平(0或1) 判断自刷新动作已经启动时，也就是刷新时序控制信号RF的逻辑电平从低电平(L)切换到高电平时，第二切换电路(MUX2)42输出刷新地址RAdd，在此以外的时候，输出行地址数据AddR。
上述测试模式输入电路53是从装置外部控制通常动作模式和测试模式的切换的电路。以测试模式输入信号TE为输入，输出第一动作模式切换信号TE1，提供到第一切换电路(MUX1)41。
以下对上述半导体存储装置的测试模式动作以及通常动作分开进行说明。
首先，对通常动作参照图2进行说明。此时，测试模式输入信号TE被设定为低电平，因此，从测试模式输入电路53输出的第一动作模式切换信号TE1变为低电平。TE＝0的时候，也就是说，由于通常动作时测试电路不动作，所以实质上和没有内置测试电路的半导体存储装置的动作相同。
首先，对读出、写入动作进行说明。在时刻T1，读出/写入地址信号Add从“A0”变为“A1”后，地址转换检测电路(ATD电路)25检测到地址变化，在时刻T2，使地址转换检测信号ATD上升，作为正的单能发脉冲信号提供到行控电路26和第二切换电路(MUX2)42。在这里，上述地址A0、A1作为一系列行地址，对只有一系列行地址变化时的情况举例进行说明。
并且，随着上述读出/写和地址信号Add的变化，在时刻T3，行地址MAdd从“A0”切换为“A1”。此时的第二切换电路(MUX2)42由于作为第一切换电路(MUX1)41的输出信号的刷新时序控制信号RF为低电平，判断出自刷新动作没有启动，所以将行地址数据AddR作为行地址MAdd提供给行解码电路31。
接收到地址转换检测信号ATD的行控电路26以时刻T4的地址转换检测信号ATD的下降沿作为触发，在时刻T5时，使行选通信号RE上升，将具有规定脉冲长度的行选通信号RE提供给行解码电路31。此时在行解码电路31中，由于从第二切换电路(MUX2)42输入了行地址MAdd，所以和行选通信号RE同步，由行地址MAdd(AddR＝A1)所指定的字线Word在时刻T6被激活。
上述行控电路26以时刻T4中的地址转换检测信号ATD的下降沿作为触发，在时刻T7，使放大允许信号SE上升，提供到读出放大器电路33，使读出放大器电路33被激活。进一步，行控电路26以时刻T4的地址转换检测信号ATD的下降沿作为触发，使列控信号CC上升，提供到列控电路27。并且列控电路27在基于列控信号CC(最终是基于行选通信号RE)的时序，使列选通信号CE在时刻T8上升，提供到列解码电路35。列解码电路35中输入有列系列地址AddC。
列解码电路35接收该列选通信号CE，对列地址数据AddC进行解码，将对应该解码结果的读出放大器33通过I/O缓冲器36连接到输入/输出数据端子37。这样，在进行读出动作时，在由存储单元阵列30中的行地址A1所指定的单元中所存储的数据，通过读出放大器33、I/O缓冲器36，发送到输入/输出数据端子37；在进行写入动作时，输入/输出数据端子37的数据被写入到由存储单元阵列30中的行地址A1所指定的单元中。
从时刻T4的地址转换检测信号ATD的下降沿开始经过规定的时间后，行选通信号RE、列选通信号CE以及列选通信号CE分别下降。以上是通常模式下的读出、写入动作。
以下，就通常模式下的自刷新动作进行说明。自刷新动作是和从装置外部输入的信号无关的、根据装置内部生成的时序以及地址以一时序间间隔启动的刷新动作。
自刷新动作的启动时序由定时电路50生成。在时刻T10，从定时电路50输出具有规定脉冲宽度的单能发脉冲信号TM后，接收到信号TM的刷新脉冲发生电路60中，根据信号TM的上升沿，输出作为单能发脉冲信号的标准刷新用脉冲信号REF，提供到第一切换电路(MUX1)41，上述单能发脉冲信号的脉冲宽度相当于进行一次刷新动作所需时间。
另一方面，刷新地址Radd由刷新地址发生电路66生成。在以下说明中，在信号TM被输出的时刻T10，刷新地址发生电路66生成“R0”作为刷新地址RAdd，提供到第二切换电路(MUX2)42。
第一切换电路(MUX1)41在通常动作下，根据标准刷新用脉冲信号REF，输出刷新时序控制信号RF。接受比时刻T10稍有些延迟的刷新时序控制信号RF的上升，第二切换电路(MUX2)42判断自刷新已经启动，行地址MAdd切换为RAdd＝R0。
接受到刷新时序控制信号RF的上升，在时刻T11，行选通信号RE上升。行解码电路3 1中，由于提供了刷新地址RAdd，所以和行选通信号RE同步，由RAdd＝R0所指定的字线Word在时刻T12被激活。
进一步，在时刻T13，通过读出允许信号SE上升，读出放大器电路33被激活，和上述被激活的字线Word相连接的存储单元进行刷新。这样，完成了由刷新地址RAdd(R0)所指定的存储单元的刷新动作。
在时刻T14，刷新时序控制信号RF一下降，第二切换电路(MUX2)42判断自刷新动作结束，将行地址MAdd从刷新地址RAdd(R0)切换到行地址数据AddR(A1)。并且，刷新时序控制信号RF的下降沿被输入到刷新地址发生电路66后，以此作为触发，刷新地址RAdd被上计数，刷新地址Radd切换为R1。
进一步，时刻T15，读出/写入地址信号Add从(A1)变化为(A2)时，接受到这一变化，在时刻T16，行地址数据MAdd从(A1)变化为(A2)。之后，将由行地址MAdd(AddR＝A2)所指定的字线Word激活，进行通常动作模式下的读出、写入。
如上所述，由于读出、写入动作和自刷新动作独立地生成，所以为了使两个动作时序不发生冲突，需要相应的对策。
作为对策1，可以考虑进行动作控制，使其中一个动作进行时另一个动作不启动。
作为对策2，需要在两个动作的时序邻近生成时保证不会发生由于干扰而引起的误动作。也就是说，进行动作检验，以确认强制施加电路构成中可预料的最小的时间间隔后使之动作而不发生误动作。
本发明中采用了上述第2对策，具体而言是对图2中的“t1”、“t2”的时间间隔进行动作检验。这里的“t1”是读出、写入动作结束后，被上述第1对策所禁止的自刷新动作被解除之后，自刷新动作被启动时的时间间隔。“t2”和“t1”一样，是通过内部定时电路50自刷新动作启动之后，读出/写入地址信号“Add”有变化，自刷新动作和读出、写入动作临近生成时的时间间隔。“t1”、“t2”是由电路构成决定的值，在图1所示的第一实施方式中，“t1”的条件由第一测试用刷新脉冲发生电路62生成，图6所示的第二实施方式中，“t2”的条件由第二测试用刷新脉冲发生电路64生成。
以下参照图1对本实施方式的半导体存储装置的测试模式的动作概要进行说明，具体内容在之后连同参照图3进行说明。
测试模式输入信号TE被激活，TE＝高电平被输入至测试模式输入电路53时，半导体存储装置识别认为存在对测试模式的输入。即，半导体存储装置被设置为测试模式。
在前述的通常动作模式下，读出、写入动作和自刷新动作互相独立地被施以动作时序，而在测试模式下，这些动作时序互相关连，以下针对读出、写入动作进行后，以规定的时间间隔，进行自刷新动作的情况进行说明。
测试模式输入信号TE变为TE＝1时，从测试模式输入电路53输出的第一动作模式切换信号TE1也变为TE1＝1。以该第一动作模式切换信号TE1(TE1＝1)为输入的第一切换电路(MUX1)41，判断此为测试模式，根据来自定时电路50的时序信号TM，使刷新脉冲发生电路60输出的标准刷新用脉冲信号REF为非选择，而选择第一测试用刷新脉冲发生电路62输出的第一测试用刷新脉冲信号TREF1，作为刷新时序控制信号RF输出。
并且，第一测试用刷新脉冲信号TREF1的脉冲宽度需要和标准刷新用脉冲信号REF一致。因为在通常动作模式和测试模式下，如果要确认的参数以外的动作条件产生变化，若不考虑多余的参数的影响，则无法进行正确的动作确认。
这里的第一测试用刷新脉冲信号TREF1是检测从外部输入的读出/写入地址信号Add的变化，从地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD的下降沿开始，延迟规定时间(TA1’)后上升的信号。因此，从第一切换电路(MUX1)41输出的刷新时序控制信号RF，变为从地址转换检测信号ATD的下降沿开始延迟规定时间(TA1)上升的信号。上述规定时间(TA1’)相当于从图3所示的规定时间“TA1”中扣除刷新时序控制信号RF和第一测试用刷新脉冲信号TREF1之间的信号延迟的时间。
第一测试用刷新脉冲信号TREF1的上升时序也就是上述规定时间(TA1’)要将自刷新动作根据对读出、写入动作延迟多久来预先设定。这是本实施方式中测试模式动作的主题。
具体而言，上述规定时间(TA1’)是维持上述字线激活状态(选择状态)的时间即字线的脉冲宽度和图3的“t1”所表示的在电路构成上可达到的最小的时间间隔的时间之和，并加上各信号之间的延迟时间。
第一测试用刷新脉冲发生电路62中，检测从地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD的下降，在从该检测出的下降时序开始经过上述规定的时间(TA1’)的时间点下，具有生成第一测试用刷新脉冲信号TREF1的功能，由含有已知的下降沿检测电路、对已知的规定时间进行计时的电路的电路构成。
并且，第一测试用刷新脉冲发生电路62也可以是如下的构成检测从地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD的上升，从该检测出的上升时序开始，在经过上述规定时间(TA1’)与地址转换检测信号ATD的脉冲宽度的时间之和的时间点，生成第一测试用刷新脉冲信号TREF1。此时，第一测试用刷新脉冲发生电路62由包含已知的上升沿检测电路、对已知的规定时间进行计时的电路的电路构成。
接下来，参照图3中的时序图，对上述测试模式动作进行说明。在时刻T31，读出/写入地址信号Add从“A0”一变化为“A1”，地址转换检测电路(ATD电路)25就检测到地址变化，在时刻T32，使地址转换检测信号ATD上升，作为正的单能发脉冲信号将转换检测信号ATD提供给行控电路26。
并且，随着上述读出/写入地址信号Add的变化，在时刻T33，行地址MAdd从“A0”’切换为“A1”。此时第二切换电路(MUX2)42由于作为第一切换电路(MUX1)41的输出信号的刷新时序控制信号RF为低电平，判断出自刷新动作没有启动，所以将行地址数据AddR作为行地址MAdd提供给行解码电路31。
接受了地址转换检测信号ATD的行控电路26以时刻T34的地址转换检测信号ATD的下降沿作为触发，在时刻T35时，使行选通信号RE上升，将具有规定脉冲长度的行选通信号RE提供给行解码电路31。此时行解码电路31中，由于从第二切换电路(MUX2)42输入了行地址MAdd，所以和行选通信号RE同步，由行地址MAdd(AddR＝A1)所指定的字线Word在时刻T36下激活。
上述行控电路26以时刻T34的地址转换检测信号ATD的下降沿作为触发，在时刻T7，使放大允许信号SE上升，提供到读出放大器电路33，使读出放大器电路激活。进一步，行控电路26以时刻T34的地址转换检测信号ATD的下降沿作为触发，使列控信号CC上升，提供到列控电路27。并且列控电路27在基于列控信号CC(最终是基于行选通信号RE)的时序，使列选通信号CE在时刻T38上升，提供到列解码电路35。列解码电路35中输入有列系列地址AddC。
列解码电路35接受该列选通信号CE，对列地址数据AddC进行解码，将对应该解码结果的读出放大器33通过I/O缓冲器36连接到输入/输出数据端子37。这样，在进行读出动作时，在由存储单元阵列30中的行地址A1所指定的单元中所存储的数据，通过读出放大器33、I/O缓冲器36，发送到输A/输出数据端子37；在进行写入动作时，输入/输出数据端子37的数据被写入到由存储单元阵列30中的行地址A1所指定的单元中。
从时刻T34的地址转换检测信号ATD的下降沿开始经过规定的时间后，行选通信号RE、列选通信号CE以及列选通信号CE分别下降。以上是测试模式下的读出、写入动作。
以下就测试模式下的自刷新动作进行说明。自刷新动作是和从装置外部输入的信号相关的、根据装置内部生成的时序以及地址，而启动的刷新动作。
第一测试用刷新脉冲发生电路62检测出时刻T34的地址转换检测信号ATD的下降沿，从时刻T34开始在经过了规定时间(TA1’)的时刻，第一测试用刷新脉冲发生电路62生成作为单能发脉冲信号的第一测试用刷新脉冲信号TREF1，上述单能发脉冲信号的脉冲宽度相当于一次刷新动作所需时间。如上所述，第一测试用刷新脉冲信号TREF1的脉冲宽度的设定和上述标准刷新用脉冲信号REF相同。
因此，通过第一测试用刷新脉冲信号TREF1提供给第一切换电路(MUX1)41，在时刻T40，第一测试用刷新脉冲信号TREF1作为具有和上述标准刷新用脉冲信号REF相同脉冲宽度的刷新时序控制信号RF，提供给第二切换电路(MUX2)42。
另一方面，刷新地址Radd由刷新地址发生电路66生成。以下说明中，刷新地址发生电路66生成“R0”’作为刷新地址RAdd，提供到第二切换电路(MUX2)42。
第一切换电路(MUX1)41在测试模式动作下，根据第一测试用刷新脉冲信号TREF1，输出刷新时序控制信号RF。接受在时刻T40的刷新时序控制信号RF的上升，在时刻T41，第二切换电路(MUX2)42判断自刷新动作已经启动，行地址MAdd切换为RAdd＝R0。
进一步，接受到时刻T40的刷新时序控制信号RF的上升，在时刻T42使行选通信号RE上升，将具有规定脉冲长度的行选通信号RE提供给行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)输入了行地址MAdd，所以和行选通信号RE同步，由行地址MAdd(AddR＝R0)所指定的字线Word在时刻T43被激活。
上述行控电路26以时刻T40的刷新时序控制信号RF的上升沿作为触发，在时刻T44，使读出允许信号SE上升，提供到读出放大电路33，将读出放大电路33激活，进行由刷新地址RAdd(R0)所指定的存储单元的刷新动作。
之后，在时刻T45，刷新时序控制信号RF一下降，第二切换电路(MUX2)42判断自刷新动作结束，将行地址MAdd从刷新地址RAdd(R0)切换到行地址数据AddR(A1)。并且，刷新时序控制信号RF的下降被输入到刷新地址发生电路66后，以此作为触发，刷新地址Radd上计数，刷新地址Radd切换为R1。
上述规定时间(TA1)是时刻T36和时刻T39之间表示的既定的字线的脉冲宽度和时刻T39和时刻T43之间表示的时间间隔“t1”的时间之和，加上各信号之间的延迟时间。该延迟时间依存于各个电路构成，是不同的，但是是可以依据电路构成预先计算的，所以，时刻T39和时刻T43之间表示的时间间隔“t1”可以将上述规定时间(TA1)设定为电路构成上可预计的最小的时间间隔。
因此可以使读出、写入动作和自刷新动作的时间间隔为电路构成上可预计的最小的时间间隔“t1”这个条件强制生成，从而进行测试。
以下参照图4的流程图，对上述半导体装置的测试步骤进行说明。
首先，如果芯片本身就具有缺陷、或者存储单元的保持性较差的话，就丧失了实施刷新动作测试的意义，所以需要在事前进行保持性测试(步骤S1)。保持性测试本身按照通用的DRAM中所实施的测试一样的既有的测试顺序进行即可。
也就是说，进行对存储单元阵列30的存储单元的数据写入，将禁止刷新的状态在持续规定的时间后，在进行从该存储单元的数据读出时，通过对该规定时间(即刷新周期)的调整，以使读出的数据和写入的数据一致，确定该存储单元的保持时间。该测试针对所有存储单元进行，以确定和保持时间最短的存储单元相匹相的刷新周期的值。
然后，为了在测试后判断存储单元的刷新动作以及读出/写入动作是否正确进行，在存储单元阵列30内预先写入测试形式(testpattern)(步骤S2)。
然后，设定任意的保持时间(步骤S3)，接着通过输入TE＝1，或者通过将第一动作模式切换信号TE1上升为高电平，将电路设定为测试模式(测试S4)。
然后，将任意的读出/写入地址信号Add施加到地址端子(步骤S5)。刷新地址使用装置内部设置的刷新地址发生电路66所生成的刷新地址RAdd。
通过以上过程，图3所示的行地址“A1”的读出、写入动作，以及相隔最小时间间隔“t1”后，行地址“R0”的自刷新动作依次进行。
然后，读出和由上述地址所指定的字线相连接的存储单元的数据，进行数据检验(步骤S6)。并且，如果检验结果为“未通过”时，结束测试并废弃该芯片(步骤S8)。如果检验结果为“通过”时，判断所有测试是否结束(步骤S7)，该判断结果为“否”时，返回到步骤S5。
之后，直到所有测试是否结束的判断结果为“是”时止，反复执行步骤S5-S7，当判断为需要确认的所有形式相关的测试已经结束时，TE＝0，离开测试模式，结束测试。
并且，实际上如果对取得的全部形式进行测试需要花费大量的时间，因此也可以找出规律性进行测试。即，最开始对全部形式进行调查，如果出现某种倾向的话，可以以省略的形式进行测试。不只限于DRAM，在一般的内存测试技术中，都有称之为易于发现缺陷的形式的存在，所以也可以组合匹配(matching)、快速(gallop)这样的测试方法进行测试。当然最好还是对所有的形式进行测试。
如以上说明所述，根据本发明的第一实施方式，由于半导体存储装置的读出、写入动作和自刷新动作独立发生，为了保证两个动作时序邻近发生时也不会由于干扰导致误动作，通过从地址转换检测信号ATD的变化的时序开始延迟规定的时间(TA1’)，使第一测试用刷新脉冲信号TREF1上升，将自刷新动作开始的时序设定为和其之前进行的读出、写入动作的时间间隔最小，从而可以进行动作检验，以确认强制施加电路构成上可预计的最小的时间间隔并使之动作后不生成误动作。
(第二实施方式)以下参照附图对本发明的第二实施方式进行说明。
本实施方式中的半导体存储装置的电路构成和上述第一实施方式中的半导体存储装置的电路构成是相同的。进一步，本实施方式中的半导体存储装置的通常模式动作和上述第一实施方式下的半导体存储装置也相同，只是测试模式动作不同。因此，将省略对本实施方式下的半导体存储装置的电路构成的说明以及对通常模式动作的说明，对测试模式动作的说明参照图5进行如下的说明。图5是表示本实施方式相关的半导体存储装置的测试模式下的动作的时序图。
并且，在上述第一实施方式下，测试用刷新脉冲信号表记为“第一测试用刷新脉冲信号TREF1”，但在本实施方式下，将其表记为“第二测试用刷新脉冲信号TREF2”。
在上述第一实施方式中，从地址转换检测信号ATD的变化的时序开始延迟规定时间(TA1’)，使第一测试用刷新脉冲信号TREF1上升，将自刷新动作开始的时序，设定和其之前进行的读出、写入动作的时间间隔为最小。与此相对，本实施方式中，从地址转换检测信号ATD的上升开始延迟规定时间(TA2’)，使第二测试用刷新脉冲信号TREF2上升，设定自刷新动作和其之后进行的读出、写入动作的时间间隔为最小。并且，上述规定时间(TA2’)相当于从图5所示的规定时间“TA2”中扣除刷新时序控制信号RF和第二测试用刷新脉冲信号TREF2之间的信号延迟的时间。
第二测试用刷新脉冲信号TREF2的上升时序，即上述规定时间(TA2’)，根据要将读出、写入动作对刷新动作延迟多久来预先设定。这是本实施方式的测试模式动作的主题。
具体而言，将从地址转换检测信号ATD的上升开始到用于读出、写入动作的字线上升为止的时间，设定为以下时间上述规定时间(TA2’)和自刷新动作中的字脉冲宽度和图5的“t2”表示的电路构成上可预计的最小的时间间隔的时间之和，加上各信号之间的延迟时间。也就是说，考虑到以上条件，来设定上述规定时间(TA2’)。
第一测试用刷新脉冲发生电路62具有检测从地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD的上升，在从该检测出的上升时序起经过上述规定时间(TA2’)的时间点，生成第二测试用刷新脉冲信号TREF2的功能。并且第一测试用刷新脉冲发生电路62由包含已知的上升沿检测电路、对已知的规定时间进行计时的电路的电路构成。
以下参照图5对测试模式动作进行说明。时刻T51下，读出/写入地址信号Add从“A0”一变为“A1”，地址转换检测电路(ATD电路)25就检测到地址变化，在时间T52，使地址转换检测信号ATD上升，作为正的单能发脉冲信号将地址转换检测信号ATD提供给行控电路26。
并且，随着上述读出/写入地址信号Add的变化，行地址MAdd从“A0”切换为“A1”。此时的第二切换电路(MUX2)42由于作为第一切换电路(MUX1)41的输出信号的刷新时序控制信号RF为低电平，判断出自刷新动作没有启动，所以将行地址数据AddR作为行地址MAdd提供给行解码电路31。
进一步，第一测试用刷新脉冲发生电路62检测时刻T52的地址转换检测信号ATD的上升沿，在从该时刻T52开始经过上述规定时间(TA2’)的时刻，生成作为单能发脉冲信号的第二测试用刷新脉冲信号TREF2，上述单能发脉冲信号的脉冲宽度相当于一次刷新动作所需时间。第二测试用刷新脉冲信号TREF2的脉冲宽度的设定和上述标准刷新用脉冲信号REF相同。
因此，通过把第二测试用刷新脉冲信号TREF2提供给第一切换电路(MUX1)41，在时刻T53，第二测试用刷新脉冲信号TREF2作为具有和上述标准刷新用脉冲信号REF相同脉冲宽度的刷新时序控制信号RF，提供给第二切换电路(MUX2)42。
接受在时刻T53的刷新时序控制信号RF的上升，第二切换电路(MUX2)42判断自刷新动作已经启动，行地址MAdd切换为RAdd＝R0。
进一步，接受到时刻T53下的刷新时序控制信号RF的上升，在时刻T54，使行选通信号RE上升，将具有规定脉冲长度的行选通信号RE提供给行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)输入了行地址MAdd，所以和行选通信号RE同步，由行地址MAdd(AddR＝R0)所指定的字线Word在时刻T55被激活。
上述行控电路26接受到时刻T53的刷新时序控制信号RF的上升沿，使读出允许信号SE上升，提供到读出放大电路33，使读出放大电路激活，进行由刷新地址RAdd(R0)所指定的存储单元的刷新动作。
之后，在时刻T57，刷新时序控制信号RF一下降，第二切换电路(MUX2)42就判断自刷新动作结束，将行地址MAdd从刷新地址RAdd(R0)切换到行地址数据AddR(A1)。并且，刷新时序控制信号RF的下降被输入到刷新地址发生电路66时，以此作为触发，刷新地址RAdd被上计数，刷新地址Radd切换为R1。
进一步，规定时间后(T58)行选通信号RE下降，由刷新地址RAdd(R0)所指定的存储单元的刷新动作结束。
之后，以时刻T59的地址转换检测信号ATD的下降沿作为触发，在时刻T60，使行选通信号RE上升，将具有规定脉冲长度的行选通信号RE提供到行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)42输入了行地址MAdd，所以由行地址MAdd(AddR＝A1)所指定的字线Word和行选通信号RE同步，在时刻T61，被激活。之后和实施例1一样，实施写入、读出动作。
从时刻T52的地址转换检测信号ATD的上升开始到时刻T61的用于读出、写入动作的字线的上升为止的时间设定为如下时间上述规定时间(TA2)、相当于时刻T55和时刻T58之间的自刷新动作中的字脉冲宽度、“t2”所表示的电路构成中可预计的最小的时间间隔的时间之和，加上各信号之间的延迟时间。该延迟时间依存于各个电路构成，是不同的，但是是可以依据电路构成预先计算的，所以，时刻T58和时刻T61之间表示的时间间隔“t2”可以设定为上述规定时间(TA2)，以使之成为电路构成上可预计的最小的时间间隔。
因此可以使读出、写入动作和自刷新动作的时间间隔为电路构成上可预计的最小的时间间隔“t2”这个条件强制生成，从而进行测试。
上述半导体存储装置的测试步骤和上述第一实施方式的测试步骤是相同的，所以在此省略对其的说明。
如以上说明所述，根据本发明的第二实施方式，由于半导体存储装置的读出、写入动作和自刷新动作独立生成，为了保证两个动作时序邻近生成时也不会由于干扰导致误动作，通过从地址转换检测信号ATD的变化的时序开始，延迟规定的时间(TA2’)，使第二测试用刷新脉冲信号TREF2上升，将读出、写入动作开始的时序设定得使和其之前进行刷新动作的时间间隔为最小(t2)，从而可以进行动作检验，以确认强制施加电路构成上可预计的最小的时间间隔并使之动作后不生成误动作。
(第三实施方式)以下参照附图对本发明的第三实施方式进行说明。
上述第一实施方式下，从地址转换检测信号ATD的变化的时序开始延迟规定时间(TA1’)后生成第一测试用刷新脉冲信号TREF1，将自刷新动作开始的时序，设定得使和其之前进行的读出、写入动作的时间间隔“t1”为最小，进行了最差时序条件(以下称为第一最差时序条件)下的测试。并且，上述第二实施方式中，从地址转换检测信号ATD的上升开始延迟规定时间(TA2’)后生成第二测试用刷新脉冲信号TREF2，设定得使自刷新动作和在其之后进行的读出、写入动作的时间间隔“t2”为最小，进行了最差时序条件(以下称为第二最差时序条件)下的测试。
在本实施方式中，为了使半导体装置在上述第一以及第二最差时序条件下都可进行测试动作，变更上述第一以及第二实施方式下的半导体存储装置的电路构成的一部分。关于电路构成的变更部分，将参照图6进行说明。图6是表示第三实施方式下的半导体存储装置构成的框图。
具体而言该电路由第一以及第二测试用刷新脉冲发生电路62、64和第三切换电路(MUX3)43构成，其中第一以及第二测试用刷新脉冲发生电路62、64以由地址转换检测电路(ATD电路)25输出的地址转换检测信号ATD为输入；上述第三切换电路(MUX3)43接受测试模式选择信号TS的输入，根据从测试模式输入电路53输出的第二动作模式切换信号TE2，选择从上述第一以及第二测试用刷新脉冲发生电路62、64输出的第一以及第二测试用刷新脉冲信号TREF1、TREF2中的任意一个，提供给上述第一切换电路(MUX1)41。测试模式输入电路53，以测试模式输入信号TE为输入，将第一动作模式切换信号TE1输出，同时以测试模式选择信号TS为输入，将第二测试模式切换信号TE2输出，将第一动作模式切换信号TE1提供到第一切换电路(MUX1)41，将第二测试模式切换信号TE2提供到第三切换电路(MUX3)43。
本实施方式中，在设定为TE＝高电平的测试模式下，在TS＝低电平时选择第一测试用刷新脉冲信号TREF1，在TS＝高电平时选择第二测试用刷新脉冲信号TREF2。并且，如果TS＝低电平，变为和测试模式选择信号TS无关的通常动作模式。此外，通常动作和上述第一以及第二实施方式下相同。
在这里，第一测试用刷新脉冲发生电路62中预先设定了上述时间间隔“t1”，以由地址转换检测电路(ATD电路)25输出的地址转换检测信号的下降沿作为触发，在从该下降沿开始经过了规定时间(TA1’)的时间点，将第一测试用刷新脉冲信号TREF1提供到第三切换电路(MUX3)43。
第二测试用刷新脉冲发生电路62中预先设定了上述时间间隔“t2”，以由地址转换检测电路(ATD电路)25输出的地址转换检测信号的上升沿作为触发，在从该上升沿开始经过了规定时间(TA2’)的时间点，生成第二测试用刷新脉冲信号TREF2，提供到第三切换电路(MUX3)43。
如上所述，是使用上述第一测试用刷新脉冲信号TREF1在上述第一最差时序条件“t1”下进行测试，还是使用上述第二测试用刷新脉冲信号TREF2在上述第二最差时序条件“t2”下进行测试，可以通过测试模式选择信号TS进行控制。例如，在第一最差时序条件下进行测试后，也可在第二最差时序条件下进行测试，或者按相反的顺序进行也可。并且，不需要在两种最差时序条件下进行测试时，根据需要也可以只使用一个测试用刷新脉冲信号。
本实施方式中的半导体存储装置的通常模式动作，和上述第一实施方式中所说明的通常模式动作相同。测试模式动作，如上所述，在上述第一最差时序条件“t1”下进行测试时，除了第三切换电路(MUX3)43选择由第一测试用刷新脉冲发生电路62提供的第一测试用刷新脉冲信号TREF1，提供给第一切换电路(MUX2)41以外，和第一实施方式中参照图3所说明的测试模式动作相同。另一方面，在上述第二最差时序条件“t2”下进行测试时，其动作除了第三切换电路(MUX3)43选择由第二测试用刷新脉冲发生电路64提供的第二测试用刷新脉冲信号TREF2，提供给第一切换电路(MUX2)41以外，和第一实施方式中参照图3所说明的测试模式动作相同。
图7是表示本实施方式下的半导体存储装置的测试动作的时序图。图7是表示上述测试模式输入信号TE、测试模式选择信号TS、第1及第2动作模式切换信号TE1、TE2与各测试动作之间的关系的一个例子的图。如同图7所示，TE＝1、TS＝0时，在上述第一最差时序条件下进行测试，在TE＝1、TS＝1时在上述第二最差时序条件下进行测试。
接着参照图8的流程图，对上述半导体装置的测试步骤进行说明。在以下说明中，以在第一最差时序条件下进行测试后，在第二最差条件下进行测试的情况为例进行说明。
首先，以和实施例1、2一样的步骤进行保持性测试(S1)内存写入(S2)。
然后设定任意的保持时间(步骤S3)，接着通过输入TE＝1，将第一动作模式切换信号TE1上升为“高电平”，同时输入测试模式选择信号TS＝0，使第二动作模式切换信号TE2作为低电平，进行设定，使第三切换电路(MUX3)43选择从第一测试用刷新脉冲发生电路62输出的第一测试用刷新脉冲信号TREF1。(步骤S4)以下和实施例1一样，进行读出地址设定(S5)、内存检验(S6)，检验结果为“未通过”时，结束测试，并废弃该芯片(步骤S8)。检验结果为“通过”时，判断使用时间间隔“t1”的测试是否全部结束(步骤S7)，该判断结果为“否”时，返回到步骤S5。
之后，直到判断所有测试是否结束的判断结果是“是”时为止，反复执行步骤S5-S7。
上述判断结果变为“是”时，接着将测试模式选择信号TS从低电平切换为高电平，使第二动作模式切换信号TE2上升为高电平，进行设定，使第三切换电路(MUX3)43选择由第二测试用刷新脉冲发生电路64输出的第二测试用刷新脉冲信号TREF2。(步骤9)以下和实施例1(2)一样，进行读出地址设定(S 10)、内存检验(S11)，检验结果为“未通过”时，结束测试并废弃该芯片(步骤S13)。检验结果为“通过”时，判断使用时间间隔“t2”的测试是否全部结束(步骤S12)，该判断结果为“否”时返回到步骤S10。
之后，直到判断所有测试是否结束的判断结果是“是”时为止，反复执行步骤S10-S12。
如以上说明所述，根据本发明的第三实施方式，可以同时获得上述第一实施方式所获得的效果以及上述第二实施方式所获得的效果。也就是说，从地址转换检测信号ATD的变化的时序开始延迟规定时间(TA1’)后，生成第一测试用刷新脉冲信号TREF1，将自刷新动作开始的时序设定为和其之前进行的读出、写入动作的时间间隔“t1”为最小，可以进行在第一最差时序条件下的测试和第二最差时序条件下的测试，其中第二最差时序条件下的测试是从地址转换检测信号ATD的上升开始延迟规定时间(TA2’)后，生成第二测试用刷新脉冲信号TREF2，将自刷新动作和在其之后进行的读出、写入动作的时间间隔“t2”设为为最小。
(第四实施方式)以下参照附图对本发明的第四实施方式进行说明。
上述第1至第3实施方式中，着眼于读出、写入动作和自刷新动作之间的时间间隔，强制性地生成最差时序条件以进行测试，在本实施方式中，除了时间间隔(时序)，也着眼于读出、写入动作的行地址和自刷新的行地址之间的关系，强制性地生成最差地址条件，以进行测试。
因此，本实施方式中的半导体存储装置在作为测试模式下的刷新动作的行地址，使用外部输入的行地址，这与上述第一、第二以及第三实施方式不同。其电路构成可以通过变更图1或图6所示的电路构成的一部分来实现，在本实施方式中，以改变图6所示电路构成的一部分为例进行说明。
图9是表示本实施方式中的半导体存储装置构成的框图。与图6所示电路构成的不同点在于，进一步设置了数据存储电路70和第四切换电路(MUX4)44。测试模式输入电路53以测试模式输入信号TE为输入，而输出第一动作模式切换信号TE1，提供给第一切换电路(MUX1)41。进一步，测试模式输入电路53以测试模式选择信号TS为输入，而输出第二动作模式切换信号TE2，提供给第三切换电路(MUX3)43。进一步，测试模式输入电路53以测试模式选择信号TA为输入而输出第三动作模式切换信号TE3，提供给数据存储电路70，同时输出第四动作模式切换信号TE4，提供给第四切换电路(MUX4)44。
以下对本实施方式中的半导体存储装置的通常动作进行说明。通常动作模式中，测试模式输入信号TE被设定为低电平，变为第一动作模式切换信号TE1＝低电平，所以第一切换电路(MUX1)41设定为选择刷新脉冲发生电路60生成的标准刷新用脉冲信号REF。并且，测试模式选择信号TA设定为高电平的状态，通过设定第三动作模式切换信号TE3＝低电平以及第四动作模式切换信号TE4＝低电平，数据存储电路70不进行行地址数据AddR的取入，第四切换电路(MUX4)44也被定设为，使来自数据存储电路70的测试用行地址数据TAdd为非选择，而选择刷新地址发生电路66生成的内部刷新地址CAdd。
因此，和上述第一实施方式所说明的通常动作一样，通常动作模式下，根据外部输入的读出/写入地址信号Add以及地址转换检测信号ATD的状态变化的时序，进行读出/写入动作，刷新动作根据装置内部的刷新脉冲发生电路60所生成的标准刷新用脉冲信号REF的时序和刷新地址发生电路66所生成的内部刷新地址CAdd来进行。
以下对测试模式动作进行说明。该测试模式动作同上述第三实施方式中说明的一样，具有在第一最差时序条件下进行测试的动作和在第二最差时序条件下进行测试的动作。图10是用于说明在第一最差时序条件下进行的测试动作的时序图。图11是用于说明在第二最差时序条件下进行的测试动作的时序图。首先参照图10，对于在第一最差时序条件下进行的测试动作进行说明，然后参照图11，对在第二最差时序条件下进行的测试动作进行说明。
根据图10，在时刻T70下，测试模式输入信号TE被设定为高电平，测试模式输入电路53变为测试模式，之后，将从输入第一测试模式选择信号TS＝低电平所生成的TE2识别为动作模式切换信号，提供给第三切换电路(MUX3)43。并且在时刻T71下，将第二测试模式选择信号TA下降为低电平时，测试模式输入电路53检测到这一变化，将第三动作模式切换信号TE3上升为高电平。接受到第三动作模式切换信号TE3上升，测试存储电路70取入行地址数据AddR“A0”，将该地址数据“A0”作为测试用行地址数据TAdd提供给第四切换电路(MUX4)44，其中上述行地址数据AddR“A0”是通过地址缓冲器电路21从外部输入的。
在时刻T73下，测试模式选择信号TA一上升为高电平，测试模式输入电路53就检测到这一变化，将第四动作模式切换信号TE4上升为高电平。接受到第四动作模式切换信号TE4的上升，第四切换电路(MUX4)44被设定为使刷新地址发生电路66所生成的刷新地址CAdd“R0”为非选择，而选择从数据存储电路70输出的测试用行地址数据TAdd“A0”，作为刷新地址RAdd“A0”提供给第二切换电路(时刻T74)。
在时刻T75下，外部输入的读出/写入地址信号Add从“A0”变化为“A1”时，地址转换检测电路(ATD电路)25检测到地址变化，在时刻T76，使地址转换检测信号ATD上升，作为正的单能发脉冲信号将地址转换检测信号ATD提供给行控电路26。以下，执行和实施例1-3相同的由地址A0所指定的存储单元的读出、写入动作。
以下对测试模式下的刷新动作进行说明。刷新动作是，使之和装置外部输入的信号相关连，根据装置内部所生成的时序以及地址来启动的动作。
第一测试用刷新脉冲发生电路62检测出时刻T78的地址转换检测信号ATD的下降沿，在从时刻T78开始经过规定时间(TA1’)的时刻下，第一测试用刷新脉冲发生电路62生成作为单能发脉冲信号的第一测试用刷新脉冲信号TREF1，上述单能发脉冲信号的脉冲宽度和进行一次刷新动作所需时间相当。如上所述，第一测试用刷新脉冲信号TREF1的脉冲宽度设定为和上述标准刷新用脉冲信号REF相同。
第一测试用刷新脉冲信号TREF1通过第三切换电路(MUX3)43提供给第一切换电路(MUX1)41，通过这一动作，在时刻T81下，第一测试用刷新脉冲信号TREF1作为刷新时序控制信号RF提供给第二切换电路(MUX2)，其中上述刷新时序控制信号RF的脉冲宽度和上述标准刷新用脉冲信号REF相同。
第四切换电路(MUX4)44由于选择了从数据存储电路70提供的测试用行地址数据TAdd，所以测试用行地址数据TAdd“A0”作为刷新地址RAdd“A0”提供给第二切换电路(MUX2)42。第二切换电路(MUX2)42使时刻T81下的刷新时序控制信号RF的上升作为触发，通过以行地址数据AddR＝A1为非选择、而选择刷新地址RAdd“A0”，在时刻T82下，行地址MAdd从“A1”切换为“A0”。
进一步，接受到时刻T81下的刷新时序控制信号RF上升，使行选通信号RE(没有图示)上升，将具有规定脉冲长度的行选通信号RE提供给行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)42输入了行地址MAdd＝A0，所以在时刻T79由TAdd＝A0所指定的字线Word被激活，进行存储单元的刷新动作。
之后，在时刻T84，刷新时序控制信号RF下降后，第二切换电路(MUX2)42判断自刷新动作的结束，将行地址MAdd从TAdd＝A0切换为行地址数据AddR(A1)。
和实施例1、3一样，上述规定时间(TA1)是时刻T79和时刻T80之间表示的既定字线的脉冲宽度、时刻T80和时刻T83之间表示的时间间隔“t1”的时间之和，加上各信号间的延迟时间。所以读出、写入动作和自刷新动作之间的时间间隔可以强制生成为电路构成上可预计的最小的时间间隔“t1”的条件，从而进行测试。
然后，参照图11对第二最差时序条件下进行的测试动作进行说明。从输入测试模式(T85)开始到测试用行地址数据TAdd“A0”的取入(T89)为止，和在第一最差时序条件下的测试动作相同。
在时刻T90下，读出/写入地址信号Add从“A0”一变化为“A1”，地址转换检测电路(ATD电路)25就检测到地址变化，在时刻T91，使地址转换检测信号ATD上升，作为正的单能发脉冲信号将地址转换检测信号ATD提供到行控电路26。
进一步，第二测试用刷新脉冲发生电路64检测出在时刻T91时的地址转换检测信号ATD的上升沿，在从时刻T91开始经过规定时间(TA2’)的时刻，生成作为单能发脉冲信号的第二测试用刷新脉冲信号TREF2，上述单能发脉冲信号的脉冲宽度和进行一次刷新动作所需时间相当。
第二测试用刷新脉冲信号TREF2通过第三切换电路(MUX3)43提供给第一切换电路(MUX1)41，通过这一动作，在时刻T92，第二测试用刷新脉冲信号TREF2作为刷新时序控制信号RF提供给第二切换电路(MUX2)，其中上述刷新时序控制信号RF的脉冲宽度和上述标准刷新用脉冲信号REF相同。
接受到时刻T92的刷新时序控制信号RF上升，第二切换电路(MUX2)42判断刷新动作已被启动，通过由数据存储电路70输出的第四切换电路(MUX4)44，选择作为刷新地址RAdd提供的测试用行地址数据TAdd＝0，行地址MAdd切换为A0。
进一步，接受到时刻T92下的刷新时序控制信号RF上升，使行选通信号RE(没有图示)上升，将行选通信号RE提供给行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)42输入了MAdd，所以在时刻T94，由MAdd(TAdd＝A0)所指定的字线Word被激活。
之后和实施例1-3一样，进行由测试用行地址Tadd(A0)所指定的存储单元的刷新动作。
然后，以在时刻T98的地址转换检测信号ATD的下降沿作为触发，行选通信号RE上升，提供给行解码电路31。此时的行解码电路31中，由于从第二切换电路(MUX2)42输入了行地址MAdd，所以在时刻T99，由MAdd(AddR＝A1)所指定的字线Word被激活。以下和实施例1-3一样，执行读出/写入动作。
和实施例2、3一样，从时刻T91的地址转换检测信号ATD的上升开始到时刻T99的用于读出、写入动作的字线的上升为止的时间是上述规定时间(TA2)、相当于时刻T94和时刻T96间的自刷新动作中的字脉冲宽度、由“t2”所表示的电路构成上可预计的最小的时间间隔的时间之和，加上各信号间的延迟时间。
所以，自刷新动作和读出、写入动作之间的时间间隔可以强制生成为电路构成上可预计的最小的时间间隔“t2”的条件，从而进行测试。
如上所述，在测试模式下，不只是读出、写入动作，自刷新动作也根据从装置外部输入的刷新地址进行，所以读出、写入动作和自刷新动作之间的行地址的关系可以由装置外部任意进行控制。即，图3及图5中的读出、写入地址“A1”以及刷新地址“R0”可以由装置外部任意控制。
本实施方式中的半导体存储装置的动作和上述第三实施方式下的半导体存储装置动作之间的主要不同点是，本实施方式中的测试模式下的自刷新动作根据从装置外部输入、通过数据存储电路70输入的测试用刷新地址TAdd，也就是根据从装置外部输入的刷新地址来进行。因此，将读出、写入地址“A1”以及刷新地址“A0”的关系设为最差地址条件，例如指定相邻的两个字线的行地址，可以在最差时序条件的基础上在最差地址条件下进行测试。
以下参照图12的流程图，对上述半导体存储装置的测试步骤进行说明。在以下的说明中，以第一最差时序条件的进行测试后，在第二最差时序条件下进行测试为例进行说明。
首先和实施例1、2一样，进行保持性测试(S1)、内存写入(S2)，和实施例3一样进行第一最差时序条件下的测试模式输入(S4)。
然后将TA从高电平切换为低电平，通过将第三动作模式切换信号TE3上升为高电平，数据存储电路70取入从地址缓冲器电路21输出的行地址AddR(测试用刷新地址数据)，作为测试用行地址数据TAdd提供给第四切换电路(MUX4)44。(步骤S5)然后将任意的读出/写入地址信号Add施加到地址端子(步骤S6)。
通过以上过程，依次进行图3所示的行地址“A1”的读出、写入动作，以及相隔最小时间间隔“t1”后，依次进行在行地址“R0”的自刷新动作。
然后，读出上述地址所指定的与字线连接的存储单元数据，进行数据检验(步骤S7)。并且，如果检验结果为“未通过”时，结束测试并废弃该芯片(步骤S9)。如果检验结果为“通过”时，判断所有测试是否结束(步骤S8)，该判断结果为“否”时，返回到步骤S5。
之后，直到所有测试是否结束的判断结果为“是”时止，反复执行步骤S5一S8。
上述判断结果为“是”时，接着，将测试模式选择信号TS从低电平切换为高电平，将第二动作模式切换信号TE2上升为高电平，第三切换电路(MUX3)43被设定为，选择第二测试用刷新脉冲信号TREF2，其中第二测试用刷新脉冲信号TREF2是从第二测试用刷新脉冲发生电路64输出的(步骤S10)。
然后和步骤S5一样，将测试用刷新地址数据AddR作为测试用行地址数据TAdd提供给第四切换电路(MUX4)44。(步骤S11)
然后，将任意的读出/写入地址信号Add施加到地址端子(步骤S12)。
通过以上过程，依次进行图5所示的行地址“R0”下的自刷新动作，以及相隔最小时间间隔“t2”后依次进行在行地址“A1”的读出、写入动作。
然后，读出上述地址所指定的与字线连接的存储单元数据，进行数据检验(步骤S13)。并且，如果检验结果为“未通过”时，结束测试并废弃该芯片(步骤S15)。如果检验结果为“通过”时，判断所有测试是否结束(步骤S14)，该判断结果为“否”时，返回到步骤S11。
之后，直到所有测试是否结束的判断结果为“是”时止，反复执行步骤S11一S14。
如以上说明，根据本发明的第四实施方式，除了上述第一至第三实施方式下所取得的效果，也着眼于读出、写入动作的行地址和自刷新动作的行地址的关系，强制生成最差地址条件，从而可以进行测试。也就是说，在最差时序条件的基础上可以强制生成最差地址条件。
(第五实施方式)以下参照附图对本发明的第五实施方式进行说明。图13是表示本发明的第五实施方式中的半导体存储装置的构成的框图。图14是表示图13所示半导体存储装置的第一最差条件下的测试动作的时序图。图15是图13所示半导体存储装置在第二最差条件下的测试动作的时序图。
根据上述第一至第四实施方式，在确定测试模式下刷新动作的时序时，通过以检测外部输入的地址变化的信号、即地址转换检测电路(ATD电路)25所生成的地址转换检测信号为触发，生成测试用刷新脉冲，从而可以将读出、写入动作和刷新动作强制地靠近生成。
但是在准SRAM中，不只是地址的变化，也存在依存于从外部输入的芯片或者存储体等被选择的区域选择性地激活的信号，例如片选信号等，来生成ATD信号的情况。由于片选信号/CS的输入不一定和内部计时电路50所生成的时序信号TM同步，所以有时也需要对通常动作模式下的刷新动作和基于片选信号/CS的激活时序的读出、写入动作的时间间隔进行测试。
即，上述第一至第四实施方式的说明中是以片选信号/CS处在激活状态下为前提进行的说明，以下的说明的前提是不存在地址的变化，片选信号/CS从非激活状态转换到激活状态。并且，本实施例的半导体存储装置在/CS＝1时，设定为非激活状态，在/CS＝低电平时设定为激活状态。随着/CS的下降，地址转换检测电路(ATD电路)25生成地址转换检测信号ATD，以该地址转换检测信号ATD作为触发，在上述第一最差时序条件和第二最差时序条件下进行测试动作。
以下，对测试模式动作进行说明。该测试模式动作如上所述，存在第一最差时序条件下进行的测试动作和在第二最差时序条件下进行的测试动作。图14是用于说明第一最差时序条件下进行的测试动作的时序图。图15是用于说明第二最差时序条件下进行的测试动作的时序图。
实施例5和实施例1～4的不同点只是随着/CS的下降(从非激活状态切换到激活状态)生成地址转换检测信号ATD。
即，在图14所示的第一最差条件下的测试动作中，接受到T102下/CS的下降，生成地址转换检测信号ATD(T103)。以下和实施例1～4一样，以规定的时间间隔t1生成由地址A0所指定的存储单元的读出、写入动作和由地址A1所指定的和字线相关的刷新动作。并且，图14是以从外部输入刷新地址的测试动作(实施例)为例的，所以测试模式输入(T101)、刷新地址的取入等和实施例4一样进行。
进一步，关于图15所示的第二最差时序条件下的测试动作，接受到/CS下降(T105)，生成地址转换检测信号ATD(105)，此外，和实施例1～4是一样的，以规定的时间间隔t2生成由地址A2所指定与字线相关的刷新动作和由地址A0所指定的存储单元的读出、写入动作。测试模式输入(T104)、刷新地址的取入等，都和图14一样与实施例4相同的步骤进行。
进一步，上述第一至第五实施方式中，列举了测试模式下进行动作的测试电路部内置在半导体存储装置内的一个例子，根据需要，由存储单元阵列和周边电路构成的半导体存储装置的全体电路安装到单一的芯片上，这样的形态也可以，或者，全体电路分割为几个功能块，将各功能块安装到不同的芯片上，这样的形态也可以。如果是后者，将存储单元阵列和周边线路搭载到不同的芯片上，封装到一个封装内，这样的混载IC也可。也就是说，将来自设置在存储芯片外部的控制芯片的各种控制信号提供给存储芯片，这样的构成也属于本发明的范畴。
并且，本发明并不仅限于上述实施方式中的构造，在不脱离本发明主旨的范围内，可以有各种变形。
在产业上的使用可能性根据本发明，可以对以下确认动作进行检验为了保证独立发生的半导体存储装置的读出、写入动作和自刷新动作邻近发生时也不会由于干扰导致误动作，通过强制施加规定的时间间隔使之动作，不发生误动作。
并且，也着眼于读出、写入动作的行地址和自刷新动作的行地址的关系，通过进行强制生成最差地址条件的测试，也可以在最差时序条件的基础上进行强制生成最差地址条件的测试。
权利要求
1.一种半导体存储装置，包括需要刷新的多个存储单元；对与输入地址信号相对应的存储单元进行访问、读出或者写入的访问控制电路；刷新控制电路，在通常动作模式下，以与所述访问动作独立地发生的刷新时序，进行刷新；在测试模式下，以响应于所述访问动作所发生的刷新时序，进行刷新。
2.根据权利要求1所述的半导体存储装置，其中，所述访问动作响应于所述输入地址信号的变化而发生。
3.根据权利要求1所述的半导体存储装置，其中，所述访问动作响应于将所述半导体存储装置从非激活状态切换到激活状态的激活控制信号的变化而生成。
4.根据权利要求1所述的半导体存储装置，其中，所述刷新控制电路在所述测试模式下，控制所述访问和响应于所述访问所发生的刷新之间的时间间隔。
5.根据权利要求1所述的半导体存储装置，其中，所述刷新控制电路在所述测试模式下控制所述刷新时序，以使在所述访问结束后，相隔规定的时间后开始刷新。
6.根据权利要求1所述的半导体存储装置，其中，所述刷新控制电路在所述测试模式下控制所述刷新时序，以使刷新结束后，相隔规定的时间后开始所述访问。
7.根据权利要求1所述的半导体存储装置，在所述测试模式中被刷新的字线按外部输入的地址被指定。
8.一种半导体存储装置，包括需要刷新的多个存储单元；响应于输入地址信号，生成地址转换检测信号的地址转换检测电路；刷新时序发生电路，在通常动作模式下，生成和所述地址转换检测信号独立的通常动作用刷新时序信号；在测试模式下，响应于所述地址转换检测信号，生成测试用刷新时序信号。
9.根据权利要求8所述的半导体存储装置，包括存储单元控制电路，所述存储单元控制电路在响应于所述地址转换检测信号，对与所述输入地址信号相对应的存储单元，进行访问、读出或者写入的同时，响应于所述刷新时序发生电路的输出信号，进行刷新，所述刷新时序发生电路在所述测试模式下，生成所述测试用刷新时序信号，以使得响应于所述输入地址信号变化的访问和刷新在规定的时间间隔内进行。
10.根据权利要求9所述的半导体存储装置，其中，设定所述测试用刷新时序信号，以使在所述访问结束后，间隔所述规定的时间后开始刷新。
11.根据权利要求8所述的半导体存储装置，其中，设定所述测试用刷新时序信号，以使在所述刷新结束后，间隔所述规定的时间后开始所述访问。
12.根据权利要求8所述的半导体存储装置，响应于输入的测试模式输入信号，设置为所述通常动作模式和所述测试模式的任意一种模式。
13.根据权利要求12所述的半导体存储装置，该半导体存储装置进一步包含刷新时序切换电路，所述刷新时序切换电路响应于所述测试模式输入信号，选择所述通常动作用刷新时序信号和所述测试用刷新时序信号中的任意一信号，提供给所述存储单元控制电路。
14.根据权利要求13所述的半导体存储装置，该半导体存储装置进一步包含地址切换电路，所述地址切换电路响应于所述刷新时序切换电路的输出信号，选择所述输入地址信号和刷新地址信号的任意一信号，提供给所述存储单元电路。
15.根据权利要求9所述的半导体存储装置，其中所述刷新时序发生电路生成第一测试用刷新时序信号和第二测试用刷新时序信号，所述第一测试用刷新时序信号被设定为使得在对存储单元的所述访问结束后，间隔第一规定时间后，开始刷新；所述第二测试用刷新时序信号被设定为使得在所述刷新结束后，间隔第二规定时间后，开始访问。
16.根据权利要求15所述的半导体存储装置，该半导体存储装置进一步包含测试用刷新时序切换电路，所述测试用刷新时序切换电路响应于输入的测试用刷新时序选择信号，选择所述第一测试用刷新时序信号和所述第二测试用刷新时序信号的任意一信号，提供给所述刷新时序切换电路。
17.根据权利要求14所述的半导体存储装置，其中所述刷新地址信号是内部生成的地址信号。
18.根据权利要求14所述的半导体存储装置，其中所述半导体存储装置进一步包含测试用刷新地址切换电路，所述测试用刷新地址切换电路响应于输入的测试用刷新地址选择信号，选择内部生成的地址信号和外部输入的地址信号的任意一信号，提供给所述地址切换电路。
19.根据权利要求8所述的半导体存储装置，其中所述通常动作用刷新时序信号基于和所述地址转换检测信号独立动作的定时电路的输出信号而生成。
20.根据权利要求8所述的半导体存储装置，其中所述地址转换检测信号响应于将所述半导体装置从非激活状态切换到激活状态的激活控制信号的变化而生成。
21.一种测试电路，包括刷新时序发生电路和刷新时序切换电路，所述刷新时序发生电路生成和对应于输入地址信号对存储单元的访问相独立的通常动作用刷新时序，以及，响应于对存储单元的访问的测试用刷新时序；所述刷新时序切换电路响应输入的测试模式输入信号，选择出所述通常动作用刷新时序信号和所述测试用刷新时序信号的任意一信号后输出。
22.根据权利要求21所述的测试电路，其中，控制所述测试用刷新时序，使得所述访问和对应所述访问的刷新在规定的时间间隔内生成。
23.根据权利要求21所述的测试电路，其中，设定所述测试用刷新时序，使得所述访问结束后，间隔规定的时间后开始刷新。
24.根据权利要求21所述的测试电路，其中，设定所述测试用刷新时序，使得刷新结束后，间隔规定的时间后开始所述访问。
25.根据权利要求21所述的测试电路，具有测试用刷新地址切换电路，所述测试用刷新地址切换电路响应于输入的测试用刷新地址选择信号，选择内部生成的地址信号和外部输入的地址信号的任意一信号后输出。
26.一种半导体存储装置的测试方法，该半导体存储装置具有需要刷新的多个存储单元，该方法包括向所述存储单元写入规定的测试形式的步骤；不选择和对应于输入地址信号对存储单元的访问相独立的刷新时序，而选择响应于所述访问的刷新时序的步骤；所述访问和与所述访问对应的刷新在预先设定的时间间隔内进行的步骤；判断步骤，将从所述存储单元读出的数据和所述测试形式进行对照，以此判断所述半导体装置是合格品还是不合格品。
27.根据权利要求26所述的半导体存储装置的测试方法，所述测试方法进一步包括通过外部输入地址信号指定进行刷新的字线的步骤。
28.一种生成存储单元的刷新时序的刷新时序发生电路，生成通常动作用刷新时序，该时序是和对应于输入地址信号对存储单元的访问相独立的通常动作用刷新时序，和测试用刷新时序，响应于对存储单元的访问。
29.根据权利要求28所述的半导体存储装置的测试方法，其中，控制所述测试用刷新时序，使得所述访问和与所述访问对应的刷新在规定的时间间隔内发生。
30.一种存储单元的刷新时序控制方法，在通常动作模式下，根据与对应于输入地址信号对存储单元的访问相独立生成的时序进行刷新；在测试模式下，根据响应于所述访问所生成的时序进行刷新。
31.根据权利要求30所述的刷新时序控制方法，在所述测试模式下进行刷新，使得所述访问和与所述访问相对应的刷新在规定的时间间隔内发生。
全文摘要
提供一种测试方法以及测试电路，可以对刷新动作和读出、写入动作的时间间隔强制接近时的动作进行确认。通常动作模式以及测试模式下的读出、写入动作的时序根据地址转换检测信号ATD设定。通常动作模式下的刷新动作的时序响应于定时电路(50)所生成的时序信号TM，根据刷新脉冲发生电路(60)所生成的标准刷新用脉冲信号REF来设定。测试模式下的刷新动作的时序响应于地址转换检测信号ATD，根据第一测试用刷新脉冲发生电路(62)所生成的第一测试用刷新脉冲生成信号TREF1来设定。通过对第一测试用刷新脉冲生成信号TREF1的生成时序的控制，可以将读出、写入动作和刷新动作在规定的时间间隔内生成。
文档编号G11C29/08GK1703759SQ0282801
公开日2005年11月30日 申请日期2002年12月10日 优先权日2001年12月11日
发明者高桥弘行, 稻叶秀雄, 内田祥三 申请人:恩益禧电子股份有限公司