专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种半导体存储器，特别涉及一种内容可寻址存储器(CAM)，其输出要被提取的数据所存储在的地址。
背景技术：
用于提取存储输入数据(要被提取的数据)的地址的提取操作是CAM的典型操作。要被提取的数据从外部输入，并且由该提取操作比较在一个单元中的数据。在执行该操作的CAM中的单元具有如图19中所示的结构。
如图19中所示，包含在CAM中的一个单元包括金属氧化物半导体(MOS)晶体管(在下文中简称为晶体管)1a、2a、5a、6a、1b、2b、5b和6b以及反相器3a、4a、3b和4b。
晶体管1a和2a以及反相器3a和4a存储一个普通的数位。晶体管1b和2b以及反相器3b和4b存储一个辅助数位。
晶体管5a、5b、6a和6b判断施加到提取数据线SD和XSD是否与存储在该单元中的数据相匹配。
信号线XBL0、BL0、XBL1和BL1被用于写入和读取数据。
要被提取的数据被输入到提取数据线SD和XSD。字线WL是位于一行单元的方向上的选择控制信号线。匹配线ML是位于一行单元方向上用于传输匹配结果的匹配检测信号线。
现在，将描述上述常规CAM中的操作。图20为示出图19中所示单元的状态的真值表。如图20中所示，图19中所示单元存储逻辑值“1”、“0”或“X(不确定)”。具体来说，假设晶体管6a和6b的输入端分别为N1和N2，则在N1为“L”以及N2为“H”的状态对应于“1”，在N1为“H”以及N2为“L”的状态对应于“0”，以及在N1为“L”以及N2为“L”的状态对应于“X”。
例如，如果逻辑值“1”已经被存储并且“0”被输入作为要被提取的数值，也就是说，如果提取数据线SD被置于“H”状态，并且提取数据线XSD被置于“L”状态，则晶体管5a和6a进入导通状态，并且晶体管5b和6b进入截止状态。结果，匹配线ML被晶体管5a和6a接地，并且进入“L”状态。从而将检测到一个不匹配。
另一方面，如果逻辑值“1”已经被存储并且“1”被输入作为要被提取的数值，也就是说，如果提取数据线SD被置于“L”状态，并且提取数据线XSD被置于“H”状态，则晶体管5a和6a进入导通状态，并且晶体管5b和6b进入截止状态。结果，匹配线ML不被接地，并且保持“H”状态。从而将检测到匹配。
上述是在一个存储单元中的基本操作。
现在，将描述内容可寻址存储字(在下文中简称为存储字)，其中连接多个存储单元，每个存储单元与图19中所示相同。
图21为示出一个存储字的结构的示意图。如图21中所示，一个存储字包括被连接的多个存储单元，每个存储单元与图19中所示相同。在本例中，仅仅示出两个存储单元10和11，但是实际连接更多的存储单元。
存储单元10和11被线或连接到一条匹配线ML。如果分别通过提取数据线SD1和XSD1以及提取数据线SD2和XSD2输入到存储单元10和11的要被提取的数据与已经被存储的数据不匹配，则该匹配线ML被接地。
存储单元10包括存储部分10a和10b以及晶体管10c至10f。每个存储部分10a和10b对应于图19中所示的两个晶体管和两个反相器。
该存储单元11也包括存储部分11a和11b以及晶体管11c至11f。每个存储部分11a和11b也对应于图19中所示的两个晶体管和两个反相器。
反相器13把施加到匹配线ML上的信号反相，并且把它输出做为一个输出信号OUT。
当预充电线MLEZ变为“L”状态时，晶体管12对匹配线ML预充电。
现在，将描述在上述例子中的操作。
图22为用于描述在上述例子中的操作的时序图。
在时间T0，该电路处于待机状态。预充电线MLEZ处于“L”状态(参见图22(A))，从而匹配线ML处于预充电状态。
在时间T1，匹配线MLEZ变为“H”状态(参见图22(A))。然后，晶体管12变为截止状态，并且匹配线ML被从预充电状态释放。
在时间T2，要被提取的数据“0”被输入。接着，提取数据线SD1变为“H”状态(参见图22(B))，并且提取数据线XSD1变为“L”状态(参见图22(C))。
在此时，假设数据“1”被存储在存储单元10中，来自存储部分10a的输出变为“H”状态，并且来自存储部分10b的输出变为“L”状态。
结果，晶体管10c和10d变为导通状态。因此，匹配线ML被接地并且进入“L”状态(参见图22(D))。
匹配线ML进入“L”状态，并且在时间T3，来自反相器13的输出进入“H”状态。这表示在存储字中出现不匹配。
在时间T4，匹配线MLEZ变为“L”状态，并且匹配线ML被充电并进入“H”状态。结果，一个周期结束。
顺便提及，上述提取操作在整个芯片上执行。例如，如果一个存储字包括N个单元，则在整个器件中具有M个存储字，然后N*M个存储单元将同时操作。
操作一个存储单元涉及对一个匹配线ML进行充电和放电，并且驱动提取数据线SD。因此，将消耗大量的电能来驱动N*M个存储单元。
发明内容
本发明在上述背景环境下做出。本发明的一个目的是提供一种在提取操作时消耗少量电能的半导体存储器。
为了实现上述目的，一种半导体存储器包括多个内容可寻址存储字；连接到每个内容可寻址存储字的多个存储单元；分别包括N个内容可寻址存储字的存储字块；存储表示是否激活每个存储字块的多个信息模式的存储电路；激活电路，用于在从已经存储于该存储电路中的多个信息模式中指定一个预定模式的指定信息被输入时，根据所指定模式激活每个内容可寻址存储字块；以及指定电路，用于在要被提取的数据被输入时，从由该激活电路所激活的一组内容可寻址存储字中指定已经存储对应于要被提取数据的数据的一个内容可寻址存储字。
从下文结合附图对本发明的优选实施例的描述中，本发明的上述和其它目的、特点和优点将变得更加清楚。
图1为用于描述本发明的操作原理的示意图；图2为示出本发明的一个实施例的结构的示意图；图3为示出图2中所示的实施例的更加具体的结构的示意图；图4为示出图3中所示的虚线所包围的区域的具体结构的示意图；图5为示出图4中所示的虚线所包围的区域的具体结构的示意图；图6为示触及为示出出具有用于指定要被激活的存储字块的所存储信息的寄存器的结构的示意图；图7为示出与BE寄存器相关的电路的结构的示意图；图8为示出图7中所示的BE寄存器的具体结构的示意图；图9为图8中所示的BE寄存器中的一部分的放大示图，其位于一列方向上与BE0相关；图10为图5中所示的输入缓冲器的具体结构的示意图；图11为图5中所示的发生器的具体结构的示意图；图12为图5中所示的缓冲器的具体结构的示意图；图13为示出图5中所示的S/D缓冲器的具体结构的示意图；图14为示出图5中所示的MSE缓冲器的具体结构的示意图；
图15为示出图5中所示的MLSA缓冲器的具体结构的示意图；图16为示出图5中所示的数据输入缓冲器的具体结构的示意图；图17为用于描述在存储字块#12为用于激活的对象的情况中所执行的操作的示意图；图18为用于描述在存储字块#12不是用于激活的对象的情况中所执行的操作的示意图；图19为示出在常规的CAM中的单元结构的示意图；图20为用于描述在图19中所示的单元的操作的真值表；图21为示出常规的存储字的结构的示意图；图22为用于描述在图21中所示的存储字的操作的时序图。
具体实施例方式
下面将参照附图描述本发明的实施例。
图1为用于描述在本发明中的操作原理的示意图。如图1中所示，根据本发明的半导体存储器包括内容可寻址存储字块(在下文中简称为存储字块)20-1至20-M、激活电路21、指定电路22和存储电路23。
每个存储字块20-1至20-M包括N个存储字。例如，存储字块20-1包括存储字20-1-1至20-1-N。存储字20-1-1例如包括存储单元1至L，并且可以存储L位数据。
存储电路23存储表示是否激活每个存储字块20-1至20-M的多个信息模式。
如果用于从已经存储在存储电路23中的多个信息模式中指定一个预定模式的指定信息被输入，则激活电路21根据指定的模式激活每个内容可寻址存储字块。
如果要被提取的数据被输入，则指定电路22从被激活电路21所激活的一组内容可寻址存储字中指定已经存储对应于要被提取数据的数据的一个内容可寻址存储字块。
现在将描述图1中的操作。
假设，存储电路23具有表示仅仅激活存储字块20-1和20-2的激活模式以及另一个激活模式(例如，表示仅仅激活存储字块20-3和20-4的激活模式)。
在该状态中，假设用于指定表示仅仅激活存储字块20-1和20-2的激活模式信息的信息被输入(后一个信息的信息量小于前一个信息(即，存储在存储电路23中的信息)的信息量)。然后，激活电路21根据输入的信息激活存储字块20-1和20-2。具体来说，激活电路21把包含在未示出的存储字块20-1和20-2中的读出放大器(用于放大来自匹配线的输出)和驱动器(用于把要被提取的数据提供到每个存储单元)置于操作状态，并且把包含在存储字块20-3至20-M中的读出放大器和驱动器置于不操作状态。
指定电路22把要被提取的数据提供到由激活电路21所激活的每个存储字块20-1和20-2，并且使它们执行提取操作。结果，如果已经存储在存储字20-1-1中的数据与要被提取的数据相匹配，则仅仅连接到存储字20-1-1的匹配线进入“H”状态，并且其它匹配线进入“L”状态。因此，已经存储要被提取的数据的存储字可以被指定。
如上文所述，在本发明中，包括N个存储字的存储字块被定位，并且用于提取的对象被激活电路21所激活的存储字块。因此不需要的存储字块可以置于待机状态。这将减少整个设备的电能消耗。
另外，表示多个激活模式的信息已经被存储在存储电路23中，并且存储字块被根据该信息而激活。因此，要被激活的存储字块可以被少量的信息所指定。
现在，将描述本发明的一个实施例。
图1为示出本发明的一个实施例的结构的示意图。图2为示出如何分割本发明中的存储字的示意图。在本例中，一个存储字包括72个数位，并且存在一个128kwls的存储字。该128kwls存储字被分为32个存储字块(在下文中称为存储字#0至#31)，从而每个存储字块包括一个4kwls的存储字。
图3为示出图2中所示的实施例的更加具体的结构的示意图。如图3中所示，设置在一个半导体基片上的每个存储字块包括一个4kwls的存储字，它们被分为两个。图4为包含在图3中的虚线中的存储字块#12的放大示图。如图4中所示，一组存储单元被设置在存储字块#12的中央区域，并且匹配线ML和提取数据线SD连接到每个存储单元。来自匹配线ML的输出被一个匹配线读出放大器MLSA(在下文简称为MLSA)所放大，并且输出。提取数据线SD被一个S/D缓冲器所控制。一个控制电路位于被图4中的虚线所包围的区域中，以控制该MLSA和S/D缓冲器。
图5为示出与图4中所示的控制电路相关的部分的结构的示意图。
如图5中所示，控制电路41包括输入缓冲器41a，输入缓冲器41b、MSE发生器41c、SDE缓冲器41d以及MSE缓冲器41e。控制电路41根据存储字块#12是否为用于激活的对象，把S/D缓冲器43和MLSA44置于操作或不操作状态。
输入缓冲器41a通过一个CLK信号锁存表示是否激活来自下文所述的寄存器的存储字块#12的信号BE12(在下文中描述)，并且把它提供到MSE发生器41c作为一个BE12Z信号。
输入缓冲器41b通过一个CLK信号锁存提取信号XSER，并且把它提供到该MSE发生器41c，作为SEZ信号。
如果来自输入缓冲器41b的SEZ信号被激活(表示一个提取信号已经被输入)并且BE12Z信号被激活(表示该存储字块是用于激活的对象)，MSE发生器41c分别使提供到SDE缓冲器41d和MSE缓冲器41e的PSDEZ信号和PMLEZ信号激活。
如果PSDEZ信号已经被激活，则SDE缓冲器41d使得SDEZ信号激活，以把S/D缓冲器43置于可操作状态。
如果PMLEZ信号已经被激活，则MSE缓冲器41e使得MLEZ信号激活，以把MLSA44置于可操作状态。
一个数据输入缓冲器42锁存与时钟信号CLK同步地输入的输入数据DIN，并且把其作为DIZ信号输出。
S/D缓冲器43把来自数据输入缓冲器42的DIZ信号提供到一个存储字块40中的存储单元40a。在本例中，示出一个存储单元40a，但是实际上有72*4kwls的存储单元。
MLSA44放大提供到匹配线ML的电压，并且输出。
图6为示出已经存储用于指定要被激活的存储字块的信息的寄存器的结构的示意图。
在本例中，有16个寄存器，也就是说，块使能(BE)寄存器(Reg)
至[15]。每个寄存器包括32个数位，也就是说，第0个至第31个数位，每个数位对应于图2中所示的一个存储字块。数位值“1”表示对应于要被激活的数位的存储字块。数位值“0”表示对应于不被激活的一个存储字块。
图7为示出与一个BE寄存器相关的电路的结构的示意图。如图7中所示，与BE寄存器64相关的电路包括指令端50-1至50-n、din端51-1至51-p、输入缓冲器52-1至52-n、输入缓冲器53-1至53-p、锁存电路54-1至54-n、锁存电路55-1至55-p、命令解码器56、寄存器激活电路57、地址解码器58、解码器59、W解码器60、模式发生器61、数据模式电路62、W放大器63、BE寄存器64以及BE寄存器65。
指令端50-1至50-n为用于把命令输入半导体存储器的端子。命令本身被从指令端50-1至50-3输入，并且用于在BE寄存器中指定一个预定寄存器的数据(地址)从指令端50-m至50-n输入。
din端51-1至51-p是用于输入要被存储在BE寄存器64中的数据的端子。
输入缓冲器52-1至52-n分别放大从指令端50-1至50-n输入的信号，并且把它们分别输出到下一级。
输入缓冲器53-1至53-p分别放大从din端51-1至51-p输入的数据，并且把它们分别输出到下一级。
锁存电路54-1至54-n分别与时钟信号相同步地锁存从输入缓冲器52-m至52-n提供的数据，并且把它提供到地址解码器58。
锁存电路55-1至55-p分别与时钟信号相同步地锁存从输入缓冲器53-1至53-p提供的数据，并且把它提供到模式发生器61。
命令解码器56解码从输入缓冲器52-1至52-3输入的命令，并且输出读取寄存器信号RREG、写入寄存器信号WREG和提取信号XSER。
寄存器激活电路57接收从命令解码器56输出的读取寄存器信号RREG、写入寄存器信号WREG和提取信号XSER，并且分别输出WDENZ信号，ENZ信号以及WENZ信号，用于激活W解码器60、BE寄存器65和W放大器63。
地址解码器58解码来自锁存电路54-1至54-n的输出，并且把结果提供到解码器59。
解码器59解码来自地址解码器58的输出，并且把结果提供到W解码器60。
W解码器60接收来自解码器59的输出，并且选择BE寄存器64中的预定寄存器，以使得预定一个字线WL0至WL15激活。
模式发生器61接收来自锁存电路55-1至55-p的输出，并且产生一个模式用于写入该BE寄存器64，并且把它提供到数据模式电路62。
数据模式电路62根据来自模式发生器61的输出产生数据块DATA0至DATA31。
W放大器63把来自数据模式电路62的DATA0至DATA31与WENZ信号变为激活的时序相同步地提供到BE寄存器64。
如图6中所示，BE寄存器64包括BE寄存器
至[15]，并且已经存储有表示是否激活每个存储字块的信息。
BE寄存器65与ENZ信号相同步地读取已经存储在BE寄存器64中并且被W解码器60所指定的数据，产生对应于该数位的BE0至BE31信号，并且输出它们。
图8为示出图7中所示的W放大器63、BE寄存器64和BE寄存器65的具体结构的示意图。如图8中所示，每个W放大器63、BE寄存器64和BE寄存器65包括多个晶体管、反相器、传输门等等。
图9为图8中所示的BE寄存器64的位于一列方向上并且与BE0相关的一部分的放大示图。如图9中所示，位于一列方向上并且与BE0相关的部分包括反相器70至81、传输门82和83、p沟道晶体管(在下文中称为p晶体管)84-87、以及n沟道晶体管(在下文中称为n晶体管)88-96。
反相器70-72、传输门82和83、以及p晶体管84和85对应于W放大器63。反相器78和79以及n晶体管92和93构成对应于图7中所示的Reg000的一个寄存器。类似地，反相器76和77以及n晶体管90和91构成对应于图7中所示的Reg100的一个晶体管。反相器74和75以及n晶体管88和89构成对应于图7中所示的Regf00的一个寄存器。
图10为示出图5中所示的输入缓冲器41b的详细结构的示意图。输入缓冲器41a也具有相同的结构。如图10中所示，输入缓冲器41b包括传输门100和101、反相器102至107、p晶体管108和109以及n晶体管110和111。输入缓冲器41b与CLK信号同步地锁存一个输入XSER信号，并且把其输出作为一个SEZ信号。
图11为示出图5中所示的MSE发生器41c的具体结构的示意图。如图11中所示，MSE发生器41c包括反相器120-和121以及一个NAND门122。MSE发生器41c通过对SEZ信号和BE12Z信号执行逻辑运算，而产生一个PMLEZ信号和PSDEZ信号，并且输出它们。
图12为示出图5中所示的SDE缓冲器41d的详细结构的示意图。如图12中所示，SDE缓冲器41d包括反相器130至133和电容器134至136。SDE缓冲器41d接收PSDEZ信号，把它延迟预定的时间，并且输出作为SDEZ信号。
图3为示出图5中所示的反相器13的具体结构的示意图。如图13中所示，S/D缓冲器43包括NAND门140和141、反相器142至145以及电容器146至149。S/D缓冲器43输出通过对SDEZ信号和DIZ信号的NAND运算结果与把上述结果延迟所获得的结果之间执行NAND运算所得的结果，作为一个SD信号。
图14为示出图5中所示的MSE缓冲器41e的详细结构的示意图。如图14中所示，MSE缓冲器41e包括反相器150至155以及电容器156至160。MSE缓冲器41e延迟一个输入PMLEZ信号，并且把其输出作为一个MLEZ信号。
图15为示出图5中所示的MLSA44的详细结构的示意图。如图15中所示，MLSA44包括p晶体管170和反相器171。MLSA44把施加到匹配线ML上的电压反相，并且把其输出作为一个OUT信号。另外，当MLEZ信号进入“L”状态时，MLSA44对匹配线ML预充电。
图16为示出图5中所示的数据输入缓冲器42的详细结构的示意图。如图16中所示，数据输入缓冲器42包括反相器190至199、传输门200和201、p晶体管202和203、n晶体管204和205以及电容器206至208。数据输入缓冲器42与CLK信号同步地锁存一个输入DIN信号，并且把它延迟预定的时间，并输出作为DIZ信号。
现在，将描述上述实施例中的操作。
首先，将描述当把数据写入到图7中所示的BE寄存器64时执行的操作。
为了把数据写入BE寄存器64，一个写入命令、用于选择要写入该数据的寄存器的数据(从0至15的一个数值)以及该数据被首先分别输入到指令端50-1至50-3、指令端50-m至50-n以及din端51-1至51-p。
32位数据被输入到din端51-1至51-p。每个数位表示是否激活图2中所示的一个存储字块。“1”数位值表示对应于该数位的一个存储字块被激活，并且“0”数位值表示对应于该数位的存储字块不被激活。
假设，第12个数位为“1”并且其它数位为“0”的数据被写入BE寄存器[2]。然后，一个写入命令被输入到指令端50-1至50-3。用于选择BE寄存器[2]的“2”被输入到指令端50-m至50-n。另外，用于产生32位数据“0000000000010...0”(第12位为“1”以及其它数位为“0”)的预定数位的数据被输入到din端51-1至51-p。
从指令端50-1至50-3输入的写入命令被通过输入缓冲器52-1至52-3提供到命令解码器56。命令解码器56对所提供的命令解码，识别该命令为写入命令，并且把一个WREG信号置于激活状态。结果，寄存器激活电路57把WENZ信号和WDENG信号置于激活状态。从而，W解码器60和W放大器63进入被激活状态。
在此时，被从指令端50-m至50-n输入，通过输入缓冲器52-m至52-n和锁存电路54-1至54-n，并且被地址解码器58和解码器59所解码的信号被提供到W解码器60。因此，W解码器60响应该信号激活在BE寄存器64中的预定寄存器。在本例中，“2”被输入到指令端50-m至50-n，从而BE寄存器[2]将被激活。
另一方面，从din端51-1至51-p输入的数据通过输入缓冲器53-1至53-p和锁存电路55-1至55-p，并且被模式发生器61和数据模式电路62所解码。结果，32位数据“0000000000010...0”(第12位为“1”以及其它数位为“0”)被产生并且提供到W放大器63。
W放大器63把来自数据模式电路62的数据写入到BE寄存器64中的BE寄存器[2]。
上述为把数据写入到BE寄存器64的操作。
在上述例子中，已经描述写入一块数据的情况。但是可以连续写入多块数据。与分别写入这些数据块相比，按这种方式连续写入多块数据将缩短写入所需的时间。
现在将根据以上述方式把数据写入到BE寄存器64的情况描述从图2所示的存储字中提取预定数据时所执行的操作。
为了执行提取操作，用于在BE寄存器64指定预定寄存器的提取命令和数据被首先分别输入到指令端50-1至50-3和指令端50-m至50-n。
命令解码器56获得被输入到指令端50-1至50-3并且通过输入缓冲器53-1至53-3提供的命令，识别该命令为提取命令，使得被提供到寄存器激活电路57的RREG信号激活，使提供到寄存器激活电路57和图5中所示的输入缓冲器41b的XSER信号激活。
寄存器激活电路57使ENZ信号激活，以激活BE寄存器65，并且使WDENZ信号激活，以激活W解码器60。
假设用于选择BE寄存器[2]的“2”被输入到指令端50-m至50-n。则W解码器60激活BE寄存器[2]。结果，已经存储在BE寄存器[2]中的数据被读取和提供到BE寄存器65。
BE寄存器65使来自BE寄存器64的信号反相并输出。结果，从BE寄存器65输出的信号BE12进入“L”状态，其它信号进入“H”状态。
图17为用于说明当按照上述方式从根据由BE寄存器64读出的数据而激活的存储字块提取数据时所执行的操作的时序图。
如图17中所示，当从命令解码器56输出的XSER信号被置于激活(“L”)状态时(参见图17(B))，作为上述操作的结果，从BE寄存器65输出的信号BE12进入“L”状态(参见图17(C))，并且其它信号(BE0至BE11和BE13至BE31)进入“H”状态。
输入缓冲器41b(参见图10)响应时钟信号CLK锁存XSER信号，并且把它提供到MSE发生器41c，作为SEZ信号(参见图17(D))。
输入缓冲器41a(参见图10)响应时钟信号CLK锁存BE12信号，并且把它提供到MSE发生器41c作为一个BE12Z信号(参见图17(E))。
MSE发生器41c通过图11中所示的逻辑电路从SEZ信号和BE12Z信号产生PMLEZ信号(参见图17(F))和PSDEZ信号(参见图17(G))，并且分别把它们提供到MSE缓冲器41e和SDE缓冲器41d。
SDE缓冲器41d通过图12中所示的电路把该输入PSDEZ信号延迟预定的时间，并且把其输出作为一个用于激活S/D缓冲器43的SDEZ信号(参见图17(H))。
数据输入缓冲器42接收输入数据(要被提取的数据)DIN(参见图17(I))和时钟信号CLK，响应该时钟信号CLK由图16中所示的电路锁存该输入数据DIN，并且把通过使输入数据DIN延迟预定时间所获得的一个DIZ信号输出到S/D缓冲器43。
如图13中所示，S/D缓冲器43接受DIZ信号和SDEZ信号，并且把通过对这些信号的NAND运算所获得的信号与通过把上述获得的信号延迟预定的时间所得的信号之间执行NAND运算的结果输出，作为一个SD信号(参见图17(K))。
MSE缓冲器41e通过图14中所示的电路把来自MSE发生器41c的PMLEZ信号延迟，并且输出作为用于激活MLSZ44的一个MLEZ信号(参见图17(L))。
作为上述操作的结果，在图2中所示的存储字块#12中的S/D缓冲器43和MLSA44将被激活。BE0至BE11信号以及BE13至BE31信号处于“H”状态，从而在其它存储字块中的S/D缓冲器43和MLSA44将不被激活。
当MLSA44被激活时，匹配线ML被预充电。要被提取的数据被从激活的S/D缓冲器43提供到单元40a，并且将执行激活操作。
根据被激活的存储字块#12中的存储字执行提取操作。如果已经存储在被执行提取操作的存储字中的数据与要被提取的数据不一致，则在图15中线或连接到存储字的匹配线变为“L”电平(参见图17(M))。结果，来自反相器171的输出进入“H”状态(参见17(N))。相反，如果被存储在被执行提取操作的存储字中的数据与要被提取的数据相匹配，则匹配线ML保持在“H”状态。结果，来自反相器171的输出进入“L”状态。这表示与要被提取的数据相匹配的数据已经被存储在该存储字中。
如果按照这种方式找到与要被提取的数据相匹配的数据，则对应于该匹配线的地址数据被输出到半导体存储器的外部，并且完成提取操作。
上述操作是与被激活存储字块相关的操作。现在，将描述与不被激活的存储字块相关的操作。
图18为用于描述与不被激活的存储字块相关的操作的时序图。如图17中所示，存储字块#12在图18中被作为一个例子。
如果存储字块#12不被激活，则按照与XSER信号(参见图18(B))进入“L”状态相同的时序，从BE寄存器65输出的BE12信号(参见图18(C))进入“H”状态。
结果，从输入缓冲器41a输出的BE12Z信号(参见图18(E))必须进入“H”状态，从而从MSE发生器41c输出的PMLEZ信号(参见图18(F))和PSDEZ信号(参见图18(G))保持在“H”状态。
因此，从SDE41d输出的SDEZ信号(参见图18(H))和从MSE缓冲器41e输出的MLEZ信号(参见图18(L))保持在“L”状态。结果，S/D缓冲器43和MLSA44都不被激活。
因此不对存储字块#12执行提取操作。
如上文所述，在本发明的实施例中，存在有包括多个存储字的存储字块，作为用于提取的对象的存储字块被在提取操作时指定，仅仅该存储字块被激活，并且其它存储字块不被激活。这样能够减小电能消耗。
另外，BE寄存器64包括多个寄存器，根据用于提取的对象关于激活模式的数据被预先存储，并且在提取操作时指定多个寄存器之一。结果，可以用少量的信息激活目标存储字块。
另外，通过把根据该对象的数据预先存储在BE寄存器64中，与在每次提取时指定作为一个提取对象的存储字块的情况相比可以更快地执行提取操作。
上述实施例中所示的每个电路是一个简单的例子。显然，本发明不限于这些情况。可以有各种变型实施例。
如上文所述，在本发明中，每个存储字被分为包括多个内容可寻址的存储字块，在提取操作时从已经存储在一个存储电路中的多个激活模式中选择一个预定激活模式，根据该激活模式激活一个存储字块，并且仅仅被激活的内容可寻址存储字变为用于提取的一个对象。因此可以减少电能消耗。
上文被认为仅仅是对本发明的原理的说明。另外，由于本领域的普通技术人员可以容易做出各种变型和改变，因此本发明不限于在此所示和描述的具体结构和应用，相应地，所有适当的变型和等价替换被认为是落在所附权利要求及其等价描述的范围内。
权利要求
1.一种半导体存储器，包括多个内容可寻址存储字；连接到每个内容可寻址存储字的多个存储单元；分别包括N个内容可寻址存储字的存储字块；存储表示是否激活每个存储字块的多个信息模式的存储电路；激活电路，用于在从已经存储于该存储电路中的多个信息模式中指定一个预定模式的指定信息被输入时，根据所指定模式激活每个内容可寻址存储字块；以及指定电路，用于在要被提取的数据被输入时，从由该激活电路所激活的一组内容可寻址存储字中指定已经存储对应于要被提取数据的数据的一个内容可寻址存储字。
2.根据权利要求1所述的半导体存储器，其中每个内容可寻址存储字块包括驱动器，用于把要被提取的数据提供到每个存储单元；以及读出放大器，用于放大来自每个内容可寻址存储字的匹配信号；以及该激活电路仅仅激活包含在预定内容可寻址存储字块中的驱动器和读出放大器。
3.根据权利要求2所述的半导体存储器，其中该驱动器和读出放大器与该内容可寻址存储字块相邻。
4.根据权利要求1所述的半导体存储器，其中包含在已经存储于该存储电路内的信息中的每个数位对应于每个内容可寻址存储字块；以及该激活电路根据被包含在已经存储于该存储电路内的信息中的每个数位的状态，激活每个内容可寻址存储字块。
5.根据权利要求1所述的半导体存储器，其中该激活模式根据要被提取的数据而确定。
6.根据权利要求1所述的半导体存储器，其中已经存储在该存储电路中的多个信息模式使得多个数据能够被写入在该块中。
7.根据权利要求1所述的半导体存储器，其中该指定信息与一个提取命令一同输入。
8.根据权利要求1所述的半导体存储器，其中存储在该存储电路中的信息通过输入要被提取的数据的端子输入。
全文摘要
一种通过CAM减小电能消耗的半导体存储器。一个存储电路具有表示是否激活每个存储字块的多个信息模式。如果用于在从已经存储于该存储电路中的多个信息模式中指定一个预定模式的指定信息被输入，则一个激活电路根据所指定模式激活每个内容可寻址存储字块。如果要被提取的数据被输入，则一个指定电路从由该激活电路所激活的一组内容可寻址存储字中指定已经存储对应于要被提取数据的数据的一个内容可寻址存储字。结果，由该内容可寻址存储字块执行激活。因此，通过仅仅激活所需的内容可寻址存储字，可以减小功率消耗。
文档编号G11C15/04GK1450560SQ03107419
公开日2003年10月22日 申请日期2003年3月20日 优先权日2002年4月9日
发明者相川忠雄 申请人:富士通株式会社