专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及具有用MIS晶体管作为积累电荷的装置的DRAM单元，可以高速传输数据的半导体存储装置。
因此，近年来，为了降低成本，正在开发用MIS晶体管作为积累电荷的装置的半导体存储装置。
下面，作为已有的例子，我们一面参照附图一面说明用在美国专利第5,600,598号公报中揭示的MIS晶体管中积累电荷的DRAM单元的半导体存储装置。
图11表示与已有的例子有关的半导体存储装置的DRAM单元的电路构成。图11所示的DRAM单元200是通过在作为n沟道型的MIS晶体管的第1晶体管201的栅极上加上偏压Vcp形成沟道，为了将电荷积累在沟道中生成的电容中而构成的。在这种构成中，通过将形成数据的信号输入到位线BL，驱动字线WL，使第2晶体管202接通，能够在位线BL和第1晶体管201的沟道之间传送电荷，写入数据。又，当将位线BL预充电到所定电压，驱动字线WL，使第2晶体管202接通时，根据第1晶体管201的沟道上有无电荷，位线BL的电位变化，通过读出放大这个电位变化，将数据输出到位线BL。
已有例的半导体存储装置，因为是由第1晶体管201和第2晶体管202形成平面型的构造实现的，所以不需要复杂的制造技术，可以降低制造成本。
本发明的目的就是要解决上述已有问题，为了能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的传输速度。
为了达到上述目的，本发明形成用两个晶体管访问积累电荷的晶体管的构成。
具体地说，与本发明有关的第1半导体存储装置备有分别具有第1晶体管、源极或漏极与上述第1晶体管的源极或漏极的一部分连接的第2晶体管、和源极或漏极与上述第1晶体管的源极或漏极的其它部分连接的第3晶体管的多个存储单元，第1晶体管将从第2和第3晶体管传送过来的电荷积累在沟道中。
当根据本发明的第1半导体存储装置时，因为为了能够分别独立地控制由两个晶体管对第1晶体管的电荷传送，可以由第2晶体管和第3晶体管中的一个传输数据后，由另一个晶体管访问第1晶体管，所以能够提高数据的传输速度。
在第1半导体存储装置中，最好第1晶体管，第2晶体管，第3晶体管是同一导电型的晶体管。当这样做时，不需要在存储单元之间实施元件分离，在本申请中所说的“元件”可以理解成集成电路中的“电路单元”，也就是说，在本发明中，可以将“元件”理解成即包括无源元件又包括有源器件。能够以更低的成本实现数据传输速度卓越的半导体存储装置。在第1半导体存储装置中，最好第1晶体管，第2晶体管和第3晶体管是p沟道型的晶体管。当这样做时，能够减少第1晶体管，第2晶体管和第3晶体管中的漏电流，能够减少功率消耗并且以低的成本实现数据传输速度卓越的半导体存储装置。
在第1半导体存储装置中，最好第1晶体管，第2晶体管和第3晶体管是n沟道型的晶体管。当这样做时，能够提高第1晶体管，第2晶体管和第3晶体管中在沟道中的载流子的迁移率，能够实现可以更高速工作的半导体存储装置。
在第1半导体存储装置中，最好为了在电源接通的状态总是可以使第1晶体管导通而在栅极上加上所定电压。当这样做时，能够将电荷积累在栅极和沟道之间的电容中。
在第1半导体存储装置中，最好第1晶体管是耗尽型晶体管。当这样做时，能够将电荷积累在栅极和沟道之间的电容中，从而实现更少的功率消耗。
在第1半导体存储装置中，最好进一步备有分别与多个存储单元中的第2晶体管的栅极连接的多条第1字线、和分别与多个存储单元中的第3晶体管的栅极连接的多条第2字线，开始多条第1字线中的1条字线和多条第2字线中的1条字线的交互活性化。
在第1半导体存储装置中，最好在多条第1字线和多条第2字线中，与相互不同的存储单元连接的第1字线和第2字线，各自的活性化期间重复，另一方面与同一存储单元连接的第1字线和第2字线，各自的活性化期间不同。
在第1半导体存储装置中，最好在与同一存储单元连接的第1字线和第2字线中，先活性化一方的字线，为了它的活性化期间不与另一方的字线重复而处于不活性状态。
在第1半导体存储装置中，最好进一步备有分别与在第2晶体管中的源极和漏极中的不与第1晶体管连接的部分连接的多条第1位线、和分别与在第3晶体管中的源极和漏极中的不与上述第1晶体管连接的部分连接的多条第2位线，存储单元在第1和第2字线延伸的方向上夹着元件分离区域地排列，另一方面在第1和第2位线延伸的方向上交互替换地将第2晶体管和第3晶体管排列在连续的活性区域中，连接第2晶体管与第1位线连接的接点是在邻接的存储单元中相互面对的第2晶体管之间共有的，连接第3晶体管与第2位线连接的接点是在邻接的存储单元中相互面对的第3晶体管之间是共有的。当这样做时，不需要在位线方向邻接的存储单元之间实施元件分离，能够得到高密度的半导体存储装置。
在第1半导体存储装置中，最好第2晶体管是为了它的沟道区域跨越第1位线而形成的，第3晶体管是为了它的沟道区域跨越上述第2位线而形成的。当这样做时，能够减小在第2晶体管和第3晶体管中的沟道区域的面积，能够抑制漏电流。
在第1半导体存储装置中，最好将第1晶体管的栅极与第1和第2字线并性地配置在第1和第2字线之间。
在第1半导体存储装置中，最好第1晶体管，第2晶体管和第3晶体管是为了各自的沟道区域跨越第1位线和第2位线而形成的。
又，与本发明有关的第2半导体存储装置，备有分别具有第1晶体管，源极或漏极与第1晶体管的栅极连接的第2晶体管、和源极或漏极与第1晶体管的栅极连接的第3晶体管的多个存储单元，第1晶体管将从第2和第3晶体管传送过来的电荷积累在栅极上。
当根据本发明的第2半导体存储装置时，与第1半导体存储装置相同，因为为了能够分别独立地控制由两个晶体管对第1晶体管的电荷传送，可以由第2晶体管和第3晶体管中的一个传输数据后，由另一个晶体管访问第1晶体管，所以能够提高数据的传输速度。在第2半导体存储装置中，最好第1晶体管、第2晶体管和第3晶体管都是同一导电型的晶体管。在第2半导体存储装置中，最好第1晶体管、第2晶体管和第3晶体管都是p沟道型的晶体管。在第2半导体存储装置中，最好第1晶体管、第2晶体管和第3晶体管都是n沟道型的晶体管。
图1是表示与本发明的第1实施形态有关的半导体存储装置中的DRAM单元的构成的电路图。
图2是表示与本发明的第1实施形态有关的半导体存储装置中的存储单元阵列的构成的电路图。
图3(a)是表示与第1实施形态有关的半导体存储装置中的存储单元阵列的构成的平面图，(b)和(c)分别是(a)中的IIIb-IIIb线和IIIc-IIIc线上的截面构成图。
图4是表示与本发明的第1实施形态有关的存储单元阵列的读出工作的定时图。
图5(a)是表示与本发明的第1实施形态有关的字线驱动器的构成的电路图，(b)和(c)是表示(a)中所示的字线驱动器的工作的定时图。
图6(a)是表示与本发明的第1实施形态有关的半导体存储装置中的存储单元阵列的一个变形例的平面图，(b)和(c)分别是(a)中的VIb-VIb线和VIc-VIc线上的截面构成图。
图7是表示与本发明的第1实施形态有关的半导体存储装置中的DRAM单元的一个变形例的电路图。
图8(a)和(b)是表示与本发明的第2实施形态有关的半导体存储装置中的DRAM单元的构成例的电路图。
图9(a)是表示图8(a)的电路图所示的DRAM单元的具体构成的平面图，(b)和(c)分别是(a)中的XIb-XIb线和XIc-XIc线上的截面构成图。
图10(a)和(b)是表示与本发明的第3实施形态有关的半导体存储装置中的DRAM单元的构成例的电路图。
图11是表示已有的半导体存储装置中的DRAM单元的构成的电路图。
第1实施形态的半导体存储装置备有由DRAM单元构成的存储单元阵列、和用于将数据输入输出到该存储单元阵列的外围电路。这里，首先，我们说明构成第1实施形态的半导体存储装置的DRAM单元。
图1表示与本发明的第1实施形态有关的半导体存储装置中的DRAM单元的电路构成。如图1所示，第1实施形态的DRAM单元10由用于积累电荷的p沟道型的MIS晶体管构成的第1晶体管11、源极与第1晶体管11的源极或漏极连接的p沟道型MIS晶体管构成的第2晶体管12、和源极与第1晶体管11的源极或漏极连接的p沟道型MIS晶体管构成的第3晶体管13构成，第2晶体管12的栅极与第1字线WLa连接并且其漏极与第1位线BLa连接，第3晶体管13的栅极与第2字线WLb连接并且漏极与第2位线BLb连接。
此外，在DRAM单元中，因为第1晶体管11是为了使电荷在两个方向上移动而构成的，所以不限于除去第1晶体管11中的栅极的两个端子的一个是源极而另一个是漏极那样的构成，也可以两者都是源极或两者都是漏极。
第1晶体管11为了在半导体存储装置的电源接通的状态中总是导通的而在栅极上加上负电压作为偏压Vcp。因此，在第1晶体管11中，能够将电荷积累在沟道和栅极之间的电容中，可以由有无电荷来保存数据。
又，第2晶体管12和第3晶体管13，通过使与各个的栅极连接的第1字线WLa和第2字线WLb成为低电位状态进行活性化，可以进行从与各个的漏极连接的第1位线BLa和第2位线BLb到第1晶体管11的访问。
其次，我们一面参照附图一面说明排列具有上述那样的电路构成的DRAM单元10的存储单元的构成。
图2表示与第1实施形态有关的半导体存储装置中的存储单元阵列的电路构成。
如图2所示，在第1实施形态的半导体存储装置中，将存储单元阵列20在列方向上排列两个，从各个存储单元阵列20延伸的位线BLa，BLb与设置在存储单元阵列20之间的读出放大器21连接。
存储单元阵列20，将由第1晶体管11、第2晶体管12和第3晶体管13构成的DRAM单元10排列成m×n(m和n是正整数)的行列状。在存储单元阵列20中，在行方向并列的m个第2晶体管12由1条第1字线WLa连接起来，并且在列方向并列的n个第2晶体管12由1条第1位线BLa连接起来。同样，m个第3晶体管13由1条第2字线WLb连接起来，并且n个第3晶体管13由1条第2位线BLb连接起来。又，图中被省略了，但是在行方向并列的m个第1晶体管11的栅极相互连接。
此外，在图2所示的第1字线WLa及第2字线WLb和第1位线BLa及第2位线BLb上，附在接尾处的(k∶1)分别表示字线的行地址和位线的列地址。此外，k指定两个存储单元阵列20中的任何1个，1指定由k指定的存储单元阵列20中的n条字线或m条位线中的任何1条。
第1实施形态的半导体存储装置的特征是DRAM单元10由积累电荷的第1晶体管11、将电荷传送到该第1晶体管11的第2晶体管12和第3晶体管13构成，通过使用用与第2晶体管12连接的第1字线WLa和第1位线BLa的路径(以下称为通道a)、和用与第3晶体管13连接的第2字线WLb和第2位线BLb的路径(以下称为通道b)的两个通道访问DRAM单元10，可以进行数据的写入和读出。
此外，图中未画出，但是第1字线WLa(1∶1)～WLa(2∶n)与第1行解码器连接，第2字线WLb(1∶1)～WLb(2∶n)与第2行解码器连接。又，第1位线BLa和第2位线BLb，通过开关或放大器分别与数据总线连接，与外部进行数据的输入输出。
其次，我们一面参照附图一面说明具有上述那样的电路构成的存储单元阵列20的具体构成。
图3(a)表示与第1实施形态有关的半导体存储装置中的存储单元阵列20的平面构成，图3(b)和图3(c)分别表示图3(a)的IIIb-IIIb线和IIIc-IIIc线上的截面构成。此外，图3(a)只画出了存储单元阵列20中的3×3个DRAM单元，由2点虚线围起来的区域是1个DRAM单元。
如图3(a)～图3(c)所示，例如，在由硅构成的半导体基片上形成的n型阱31上，通过由氧化硅形成的多个元件分离绝缘膜32相互间隔地设置沿大致相同的方向延伸，在元件分离绝缘膜32之间将活性区域33划分成带状。在n型阱31上，在与活性区域33交叉的方向上，通过由氧化硅形成的栅极绝缘膜34，形成相互并行并且间隔地设置的由多晶硅构成的多个第1栅极35。
又，在第1栅极35的一侧，形成与第1栅极35相互并行并且间隔地设置的由多晶硅构成的第2栅极36，在另一侧，形成与第1栅极35相互并行并且间隔地设置的由多晶硅构成的第3栅极37。
这里，在相互邻接的第1栅极35上，在各自的两侧上形成的第2栅极36和第3栅极37交替地形成在对于第1栅极35的相对位置上。即，成为在第1栅极35与一侧邻接的第1栅极35之间形成2条第2栅极36而在第1栅极35与另一侧邻接的第1栅极35之间形成2条第3栅极37的状态。
又，在各栅极(第1栅极35、第2栅极36和第3栅极37)之间的活性区域33中形成p型杂质扩散的杂质扩散区域38，进一步在相互并行地延伸的活性区域33的各个活性区域上，通过由在各栅极上形成的氧化硅构成的层间绝缘膜39，形成相互并行并且间隔地设置的由沿活性区域33延伸的铝(Al)或铜(Cu)等构成的第1金属配线40和第2金属配线41。
在杂质扩散区域38中的第2栅极36之间形成的区域，通过由钨等构成的接点42与第1金属配线40连接，又，在杂质扩散区域38中的第3栅极37之间形成的区域通过接点42与第2金属配线41连接。因此，通过在邻接的DRAM单元之间共有接点42，可以实现紧凑的设计。
这里，由第1栅极35和它两侧的杂质扩散区域38构成第1晶体管11，同样，由第2栅极36和它两侧的杂质扩散区域38构成第2晶体管12，由第3栅极37和它两侧的杂质扩散区域38构成第3晶体管13。第2栅极36和第3栅极37，分别形成第1字线WLa和第2字线WLb，包含在活性区域33中的第1栅极35、在第1栅极35两侧形成的第2栅极36和第3栅极37的区域成为1个DRAM单元。
又，各晶体管(第1晶体管11、第2晶体管12和第3晶体管13)的沟道区域包含在宽度方向中的第1金属配线40和第2金属配线41的下部。
在上述那样地构成的存储单元阵列20中，在字线延长的方向向同一个方向重复配置DRAM单元10，在位线延长的方向一面变成相互成180度的方向一面重复配置DRAM单元10。即，为了使各个第2晶体管12或第3晶体管13相互对置而配置在位线延长的方向相互邻接的DRAM单元10。
具体地说，对于行地址为j的DRAM单元(即，与第1字线WLa(j)和第2字线WLb(j)连接的DRAM单元)，行地址为j-1的DRAM单元与各个第2晶体管12相互对置，并且行地址为j+1的DRAM单元与第3晶体管13相互对置。
又，与接点42连接的杂质扩散区域38是在作为第2晶体管12或第3晶体管13的源极或漏极相互邻接的存储单元之间共有的。
当这样地构成存储单元阵列20时，在活性区域33中在位线方向邻接的DRAM单元10之间不需要实施元件分离，能够得到高密度的存储单元阵列。
下面，我们一面参照附图一面说明具有上述那样构成的第1实施形态的半导体存储装置的工作。
图4是表示与图2所示的存储单元阵列20的读出工作有关的工作定时，作为一个例子表示对各个行地址为(1∶1)、(2∶2)、(2∶m)和(1∶2)的4个DRAM单元10进行读出时的工作定时。
在图4所示的工作中，首先，从半导体存储装置的外部，将读出工作命令输入到控制信号，将以通道a、通道b的顺序重复指定的信号输入到通道选择信号，将(1∶1)、(2∶2)、(2∶m)和(1∶2)顺次地输入到行地址信号。
这时，通道选择信号，通过指定通道a，将与时钟信号同步的活性化信号输入第1行解码器，根据行地址信号选择第1字线WLa(1∶1)。因此，第1字线WLa(1∶1)只在所定期间成为活性化状态。此外，这里，因为DRAM单元10是作为p沟道型构成的，所以为了使低电位状态成为活性化状态而设计各字线。
这里，第1行地址和第2行地址，根据行地址信号分别从第1字线WLa和第2字线WLb选择1条字线，根据时钟信号，只在所定期间使选出的字线活性化。
通过第1字线WLa(1∶1)成为活性化状态，与第1字线WLa(1∶1)连接的n个DRAM单元中，第2晶体管12成为完全接通状态，通过使电荷在各个第2晶体管12和第1晶体管11之间移动，改变第1位线BLa(1∶1)～BLa(1∶n)的电位。这时，由读出放大器21放大各第1位线BLa的电位变化，通过数据总线输出数据。此后，使第1字线WLa非活性化，对第1位线BLa进行预充电一直达到所定电位为止。
结束如以上那样地对1个DRAM单元10的读出工作，但是因为随着第1字线的非活性化，通道选择信号选择通道b，使第2字线非活性化，所以通过驱动第2行解码器，第2字线WLb(2∶2)成为活性化状态。因此，与第2字线WLb(2∶2)连接的第3晶体管13成为接通(on)状态，将积累在各个第1晶体管中的电荷输出到与各个第3晶体管13连接的第2位线BLb(2∶1)～BLb(2∶n)，由读出放大器21放大，通过数据总线输出数据。
下面同样地，能够顺次读出行地址为(2∶m)和(1∶2)的DRAM单元10的信息。这样，因为可以由用第2晶体管12的通道a和用第3晶体管13的通道b的这样两个通道进行读出工作和写入工作，所以在一个通道中例如在进行预充电工作期间，在另一个通道可以使字线活性化。即，可以使数据的传输速度约为已有的半导体存储装置的2倍。
进一步，在第1实施形态的半导体存储装置中，例如，通过用延迟电路等扩大字线WLa，WLb的活性化期间，在第1晶体管11中积累足够的电荷，可以提高保持在DRAM单元10中的数据的可靠性。可是，当扩大第1字线WLa和第2字线WLb的活性化期间时，因为各个活性化期间重复，所以当行地址连续访问同一个DRAM单元10时，因为在各个DRAM单元10中第2晶体管12和第3晶体管13同时接通，所以破坏了存储在第1晶体管11中的数据。因此，在第1实施形态中，第1字线WLa及第2字线WLb和第1行地址及第2行地址之间，设置用于排他地使第1字线WLa和第2字线WLb活性化的字线驱动器。
图5(a)表示与第1实施形态有关的半导体存储装置中的字线驱动器的电路构成。
如图5(a)所示，字线驱动器50由设置在选择第1字线WLa的第1行解码器51及选择第2字线WLb的第2行解码器52和第1字线WLa及第2字线WLb之间，反相输出第2行解码器52的输出信号的第1倒相器53、反相输出第1行解码器51的输出信号的第2倒相器54、输入第1行解码器51的输出信号及第1倒相器53的输出信号的第1NAND(与非)电路55、和输入第2行解码器52的输出信号及第2倒相器54的输出信号的第2NAND电路56构成。NAND是“与非”的意思。
此外，将字线驱动器50设置在第1字线WLa(1∶1)～WLa(2∶n)和第2字线WLb(1∶1)～WLb(2∶n)的每个字线对上。
图5(b)和图5(c)是说明关于第1实施形态的字线驱动器50的工作，当顺次访问行地址不同的DRAM单元10时和当顺次访问行地址相同的DRAM单元10时的工作不同的定时图。
如图5(b)所示，当顺次访问各个行地址为(1∶1)及(1∶2)的两个DRAM单元10时的字线的工作波形。
首先，由通道选择信号选择通道a，第1行解码器51进行驱动，根据地址信号在与第1字线WLa(1∶1)连接的字线驱动器50的一个端子上输入高电位信号。另一方面，第2行解码器52不进行驱动，在与第2字线WLb(1∶1)连接的字线驱动器50的另一个端子处于低电位状态。因此，因为在第1NAND电路55的一个端子上从第1行解码器51输入高电位信号，在另一个端子上从第2行解码器52通过第2倒相器54输入高电位信号，所以第1NAND电路55输出低电位信号。因此，使第1字线WLa(1∶1)活性化。
接着，由通道选择信号选择通道b，第2行解码器52进行驱动，在与第2字线WLb(1∶2)连接的字线驱动器50的一个端子上输入高电位信号。另一方面，第1行解码器51不驱动，与第1字线WLa(1∶2)连接的字线驱动器50的另一个端子处于低电位状态。因此，因为在第2NAND电路56的一个端子上从第1行解码器51输入高电位信号，在另一个端子上从第2行解码器52通过第1倒相器53输入高电位信号，所以第2NAND电路56输出低电位信号。因此，使第2字线WLb(1∶1)活性化。
这里，第1字线WLa(1∶1)和第2字线WLb(1∶2)的活性化期间，因为各自受到延迟电路等的延长，所以第1行解码器51非活性化，其次，在第2行解码器52进行驱动，第2字线开始活性化的时刻，第1字线WLa(1∶1)不进行非活性化，两者的活性化期间重复。此外，因为两者的行地址不同，所以即便使字线的活性化期间加长，也不会相互影响工作。
又，如图5(c)所示，当连续访问各个行地址为(1∶1)的两个DRAM单元10时，首先，与如图5(b)所示的相同，第1NAND电路55输出低电位信号，使第1字线WLa(1∶1)活性化。其次，因为第1行解码器51非活性化，并且第2行解码器52进行驱动，在字线驱动器50上输入高电位信号。因此，因为在第1NAND电路55的一个端子上从第1行解码器51输入低电位信号，在另一端子上从第2行解码器52通过第1倒相器53输入低电位信号，所以第1NAND电路55输出高电位信号，使第1字线WLa(1∶1)非活性化。同时，因为在第2NAND电路56的一个端子上从第2行解码器52输入高电位信号，在另一端子上从第1行解码器51通过第2倒相器54输入高电位信号，所以第2NAND电路56输出低电位信号，使第2字线WLb(1∶1)活性化。
这样，当通过用字线驱动器50，使行地址相同的第1字线WLa和第2字线WLb连接起来进行活性化时，为了活性期间不与另一方的字线重复而使先活性化一方的字线不活性化。从而，即便扩大第1字线WLa和第2字线WLb的活性化期间，也不会破坏保持在第1晶体管11中的数据。
如以上说明的那样，如果根据第1实施形态的半导体存储装置，则因为通过用第2晶体管12的通道a和用第3晶体管13的通道b，可以访问作为保持数据的装置的是MIS晶体管的第1晶体管11，所以能够使数据的传输速度约为已有的半导体存储装置的2倍。
又，在第1实施形态的半导体存储装置中，DRAM单元10，因为将电荷积累在第1晶体管11中，所以不需要用堆栈型(stack)电容器等的复杂构成。从而，因为能够作为平面型MIS晶体管形成DRAM单元10，所以能够低成本地实现高性能的半导体存储装置。
进一步，在第1实施形态的半导体存储装置中，因为作为p沟道型的MIS晶体管形成构成DRAM单元10的各晶体管，所以可以制成漏电流很小的半导体存储装置。
此外，在第1实施形态的DRAM单元10的构成中，第2晶体管12和第3晶体管13不一定需要是p沟道型的，其中任何一个晶体管或两者也可以是n沟道型的。当然这时，需要变更加在存储单元阵列的具体构成和字线WLa，WLb上的电压，但是关于上述那样的数据传输速度的高速化的效果，能够得到同样的效果。(第1实施形态的各变形例)下面，我们一面参照附图一面说明作为与本发明的第1实施形态有关的半导体存储装置的变形例，变更存储单元阵列20的设计的一个变形例和变更DRAM单元的构成的一个变形例。
——存储单元阵列的一个变形例——图6(a)～图6(c)表示与第1实施形态有关的半导体存储装置中的存储单元阵列20的一个变形例，图6(a)表示平面构成，图6(b)和图6(c)分别是图6(a)中的VIb-VIb线和VIc-VIc线上的截面构成图。此外，在图6(a)～图6(c)中，在与图3(a)～图3(c)中所示的存储单元阵列20相同的部件上加上相同的标号，并省略对它们的说明。
如图6(a)～图6(c)所示，在本变形例的存储单元阵列20中，在n型阱31上，使例如由氧化硅形成的多个元件分离绝缘膜61在形成在第1实施形态的元件分离绝缘膜32相同的带状区域之外，还形成在包含作为在第1栅极35一侧的第1金属配线40的下部的第3栅极37的下部的区域上、和包含作为在第1栅极35另一侧的第2金属配线41的下部的第2栅极36的下部的区域上。因此，在第1栅极35之间的区域中，在第1金属配线40的下部形成活性区域62，而在第2金属配线41的下部不形成活性区域62的区域，相反地在第1金属配线40的下部不形成活性区域62而在第2金属配线41的下部形成活性区域62的区域形成相互重复的图案。
在这样的构成中，第2晶体管12由第2栅极36和它两侧的杂质扩散区域38构成，沟道区域的宽度约为包含第1金属配线40的下部和它周围的活性区域62的宽度。同样，第3晶体管13由第3栅极37和它两侧的杂质扩散区域38构成，沟道区域的宽度约为包含第2金属配线41的下部和它周围的活性区域62的宽度。当这样做时，因为与第1实施形态比较能够减小沟道区域的面积，所以能够抑制在第2晶体管12和第3晶体管13的各个晶体管中的漏电流。
——DRAM单元的一个变形例——图7表示与第1实施形态有关的半导体存储装置中的DRAM单元10的一个变形例。此外，在图7中，在与第1实施形态相同的部件上加上相同的标号，并省略对它们的说明。
如图7所示，本变形例的DRAM单元10具有在耗尽型的p沟道型的第1型晶体管71中积累电荷的构成，第2晶体管12和第3晶体管13与第1实施形态相同。
如果根据本变形例的DRAM单元10，则因为第1型晶体管71是耗尽型的，即便栅极电压Vcp为0V左右也成为可以导通的状态，所以与第1实施形态的半导体存储装置比较能够减少功率消耗。
此外，本变形例的DRAM单元10，只使在与第1实施形态有关的半导体存储装置的DRAM单元中的第1晶体管11为耗尽型，存储单元阵列20的构成和工作与第1实施形态相同。
如果根据本变形例的DRAM单元10，则除了能够得到与第1实施形态相同的效果外，也可以在栅极上不加电压，能够实现功率消耗很少的的半导体存储装置。(第2实施形态)下面，我们一面参照附图一面说明本发明的第2实施形态。
图8(a)表示与第2实施形态有关的半导体存储装置中的DRAM单元的电路构成。如图8(a)所示，第2实施形态的DRAM单元80由用于积累电荷的n沟道型的MIS晶体管构成的第1晶体管81、源极与第1晶体管81的源极或漏极连接的n沟道型的MIS晶体管构成的第2晶体管82、和源极与第1晶体管81的源极或漏极连接的n沟道型的MIS晶体管构成的第3晶体管83构成，第2晶体管82的栅极与第1字线WLa连接并且漏极与第1位线BLa连接，又第3晶体管83的栅极与第2字线WLb连接并且漏极与第2位线BLb连接。
在第2实施形态中，因为将n沟道型的MIS晶体管用于构成DRAM单元80的个各晶体管(第1晶体管81、第2晶体管82和第3晶体管83)，所以当字线成为高电位状态进行活性化时，使第2晶体管82和第3晶体管83接通。又，通过在第1晶体管81的栅极上加上正电压，形成可以导通沟道的状态。
在与第2实施形态有关的半导体存储装置中，作为DRAM单元80的一个变形例，如第1实施形态的DRAM单元的一个变形例那样，也可以使第1晶体管81是耗尽型的。下面，我们说明将DRAM单元80的第1晶体管81作为耗尽型形成的DRAM单元80的一个变形例。
图8(b)表示与第2实施形态有关的半导体存储装置中的DRAM单元的一个变形例。此外，在图8(b)中，在与图8(a)相同的部件上加上相同的标号，并省略对它们的说明如图8(b)所示，第2实施形态的DRAM单元80的一个变形例，代替第2实施形态中的第1晶体管81，用具有耗尽型的沟道的n型沟道型的第1晶体管84。
如果根据本变形例，则因为第1晶体管84是耗尽型的，所以在它的栅极上不加正电压，使在0V状态形成可以导通沟道的状态成为可能，与第2变形例的半导体存储装置比较能够降低功率消耗。
此外，在与第2实施形态有关的半导体存储装置中排列DRAM单元80的存储单元阵列20的电路构成可以与第1实施形态同样地进行实施。
如果根据第2实施形态，则因为构成DRAM单元80的晶体管是由n沟道型的晶体管形成的，所以能够提高在沟道中的电子迁移率，可以制成工作速度更快的半导体存储装置。
其次，我们说明第2实施形态的DRAM单元的具体构成。
图9(a)～图9(c)表示与第2实施形态有关的半导体存储装置中的DRAM单元80的具体构成，图9(a)表示平面构成，图9(b)和图9(c)分别表示图9(a)中的IXb-IXb线和IXc-IXc线上的截面构成。在图9(a)～图9(c)中，在与图3(a)～图3(c)中所示的第2实施形态的存储单元阵列的构成部件相同的部件上加上相同的标号，并省略对它们的说明。
如图9(a)～图9(c)所示，DRAM单元80，例如，通过在由硅构成的半导体基片上形成的p型阱91上形成的元件分离绝缘膜，形成划分成带状的活性区域33，在第1栅极35、第2栅极36和第3栅极37的各个侧部的p型阱91上，形成n杂质扩散的杂质扩散区域92。这里，由第1栅极35和它两侧的杂质扩散区域92构成第1晶体管81，同样，由第2栅极36和它两侧的杂质扩散区域92构成第2晶体管82，由第3栅极37和它两侧的杂质扩散区域92构成第3晶体管83。
这里，在图9(a)～图9(c)中，只表示了1个DRAM单元，但是第2实施形态的存储单元阵列能够与图3(a)～图3(c)所示的相同构成存储单元阵列20。
在第2实施形态中，由第1栅极35和它两侧的杂质扩散区域38构成第1晶体管81，同样，由第2栅极36和它两侧的杂质扩散区域38构成第2晶体管82，由第3栅极37和它两侧的杂质扩散区域38构成第3晶体管83。
此外，各晶体管(第1晶体管81、第2晶体管82和第3晶体管83)的沟道区域的宽度是为了包含第1金属配线40和第2金属配线41的下部而构成的，但是不限于这样的构成，如图6(a)～图6(c)所示的第1实施形态的存储单元阵列的一个变形例那样，也可以为了通过也在第1金属配线40和第2金属配线41的下部形成元件分离绝缘膜，减少第2晶体管82和第3晶体管83的沟道区域的面积而构成。
此外，在第2实施形态的DRAM单元80的构成中，第2晶体管82和第3晶体管83不一定需要是n沟道型的，其中任何一个晶体管或两者也可以是p沟道型的。当然这时，需要变更加在存储单元阵列的具体构成和字线Wla，WLb上的电压，但是关于上述那样的数据传输速度的高速化的效果，能够得到同样的效果。
如以上说明的那样，如果根据第2实施形态的半导体存储装置，则除了能够得到与第1实施形态和变形例相同的效果外，还能够由n沟道型MIS晶体管形成第1实施形态的DRAM单元，能够实现工作速度更卓越的半导体存储装置。(第3实施形态)下面，我们一面参照附图一面说明本发明的第3实施形态。
图10(a)表示与本发明的第3实施形态有关的半导体存储装置中的DRAM单元的电路构成。如图10(a)所示，第3实施形态的DRAM单元100由用于积累电荷的p沟道型的MIS晶体管构成的第1晶体管101、源极与第1晶体管101的栅极连接的p沟道型的MIS晶体管构成的第2晶体管102、和源极与第1晶体管101的栅极连接的p沟道型的MIS晶体管构成的第3晶体管103构成，第2晶体管102的栅极与第1字线WLa连接并且漏极与第1位线BLa连接，又第3晶体管103的栅极与第2字线WLb连接并且漏极与第2位线BLb连接。
在第1晶体管101中，通过在源极和漏极上加上偏压Vcp，将电荷积累在沟道和栅极之间的电容中，可以由有无电荷来保存数据。
又，第2晶体管102和第3晶体管103，通过使与各个栅极连接的第1字线WLa和第2字线WLb成为低电位状态进行活性化，可以进行从与各个栅极连接的第1位线BLa和第2位线BLb到第1晶体管11的访问。
在第3实施形态有关的半导体存储装置中，通过将DRAM单元100排列成行列状，构成存储单元阵列，与第1实施形态相同，通过交互地选择用第1字线WLa和第1位线的a通道，和用第2字线和第2位线的b通道，可以提高数据的传输速度。当然，通过用如图5(a)所示的字线驱动器50，加长写入时间，也能够提高数据的可靠性。
又，在第3实施形态有关的半导体存储装置中，也可以代替p型沟道型使构成DRAM单元100的各晶体管为n沟道型。下面，我们说明使构成DRAM单元100的各晶体管作为n沟道型形成的DRAM单元100的一个变形例。
图10(b)表示与本发明的第3实施形态有关的半导体存储装置中的DRAM单元的一个变形例的电路构成。
如图10(b)所示，第3实施形态的DRAM单元110由用于积累电荷的n沟道型的第1晶体管111、源极与第1晶体管111的栅极连接的n沟道型的第2晶体管112、和源极与第1晶体管111的栅极连接的n沟道型的第3晶体管113构成，第2晶体管112的栅极与第1字线WLa连接并且漏极与第1位线BLa连接，又第3晶体管113的栅极与第2字线WLb连接并且漏极与第2位线BLb连接。
如以上说明的那样，如果根据第3实施形态的半导体存储装置，则除了能够得到与第1实施形态极其变形例相同的效果外，因为将电荷积累在栅极中，所以能够抑制积累的电荷的流出，能够使保持在DRAM单元110中的数据高可靠性化。
如果根据本发明的半导体存储装置，则因为备有两个用于访问DRAM单元的通道，能够交互地利用这两个通道，所以能够使数据的传输速度为已有的2倍。进一步，因为通过平面型的构造实现3个晶体管，所以能够低成本地提供可以高速工作的卓越的半导体存储装置。
权利要求
1.半导体存储装置，它的特征是备有分别具有第1晶体管、源极或漏极与上述第1晶体管的源极或漏极的一部分连接的第2晶体管、源极或漏极与上述第1晶体管的源极或漏极的其它部分连接的第3晶体管的多个存储单元，上述第1晶体管将从上述第2和第3晶体管传送过来的电荷积累在沟道中。
2.权利要求1所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管是同一导电型的晶体管。
3.权利要求1所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管是p沟道型的晶体管。
4.权利要求1所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管是n沟道型的晶体管。
5.权利要求1～4中任何一项所述的半导体存储装置，它的特征是上述第1晶体管，为了在电源接通状态总是可以导通而在栅极上加上所定电压。
6.权利要求1～4中任何一项所述的半导体存储装置，它的特征是上述第1晶体管是耗尽型晶体管。
7.权利要求1所述的半导体存储装置，它的特征是进一步备有分别与上述多个存储单元中的上述第2晶体管的栅极连接的多条第1字线、和分别与上述多个存储单元中的上述第3晶体管的栅极连接的多条第2字线，开始上述多条第1字线中的1条字线和上述多条第2字线中的1条字线的交互活性化。
8.权利要求7所述的半导体存储装置，它的特征是在上述多条第1字线和上述多条第2字线中，与相互不同的存储单元连接的第1字线和第2字线，各自的活性化期间重复，另一方面与同一存储单元连接的第1字线和第2字线，各自的活性化期间不同。
9.权利要求8所述的半导体存储装置，它的特征是在与同一存储单元连接的第1字线和第2字线中，先活性化一方的字线，为了它的活性化期间不与另一方的字线重复而处于不活性状态。
10.权利要求7～9中任何一项所述的半导体存储装置，它的特征是进一步备有分别与在上述第2晶体管中的源极和漏极中的不与上述第1晶体管连接的部分连接的多条第1位线、和分别与在上述第3晶体管中的源极和漏极中的不与上述第1晶体管连接的部分连接的多条第2位线，上述存储单元在上述第1和第2字线延伸的方向上夹着元件分离区域地排列，另一方面在上述第1和第2位线延伸的方向上交互替换地将第2晶体管和第3晶体管排列在连续的活性区域中，连接上述第2晶体管与上述第1位线连接的接点是在邻接的存储单元中相互面对的第2晶体管之间共有的，连接上述第3晶体管与上述第2位线连接的接点是在邻接的存储单元中相互面对的第3晶体管之间共有的。
11.权利要求10所述的半导体存储装置，它的特征是上述第2晶体管是为了它的沟道区域跨越上述第1位线而形成的，上述第3晶体管是为了它的沟道区域跨越上述第2位线而形成的。
12.权利要求10所述的半导体存储装置，它的特征是将上述第1晶体管的栅极与上述第1和第2字线并性地配置在上述第1和上述第2字线之间。
13.权利要求10所述的半导体存储装置，它的特征是上述第1晶体管，第2晶体管和第3晶体管是为了它们的沟道区域跨越上述第1位线和上述第2位线而形成的。
14.半导体存储装置，它的特征是备有分别具有第1晶体管、源极或漏极与上述第1晶体管的栅极连接的第2晶体管和源极或漏极与上述第1晶体管的栅极连接的第3晶体管的多个存储单元，上述第1晶体管将从上述第2和第3晶体管传送过来的电荷积累在栅极上。
15.权利要求14所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管都是同一导电型的晶体管。
16.权利要求14所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管都是p沟道型的晶体管。
17.权利要求14所述的半导体存储装置，它的特征是上述第1晶体管、第2晶体管和第3晶体管都是n沟道型的晶体管。
全文摘要
本发明涉及一种半导体存储装置，能够在用MIS晶体管作为积累电荷的装置的半导体存储装置中，提高数据的写入工作和读出工作的速度。DRAM单元10是为了由在第1晶体管11的沟道中积累电荷，由第2晶体管12和第3晶体管13传送电荷而构成的，通过交互地使用用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径、和用与第2晶体管12的栅极连接的第1字线WLa和与第2晶体管12的漏极连接的第1位线BLa的路径这样2条路径，可以使数据传输速度高速化。
文档编号G11C11/401GK1447438SQ0310739
公开日2003年10月8日 申请日期2003年3月25日 优先权日2002年3月25日
发明者县政志, 高桥和也, 白滨政则, 黑田直喜, 贞方博之, 西原竜二 申请人:松下电器产业株式会社