专利名称：具有动态存储单元的同步半导体存储装置及其操作方法
技术领域：
本发明涉及一个同步半导体装置。尤其涉及一个具有动态存储单元的同步半导体存储装置，所述存储单元需要刷新操作并同步于一个外部时钟信号操作，以及与该装置相关的操作方法。举例来说，本发明可以应用于一个快速循环同步动态随机存取内存(SDR-FCRAM)，以及数据传输速率为从前装置两倍的双倍数据速率同步动态随机存取内存(DDR-FCRAM)等等。
背景技术：
在传统的SDRAM(同步动态随机存取内存)中，存储单元阵列被分为多个簇，并在转换簇时同步于一个外部时钟信号连续进行对数据的读/写操作。近年来，一种被设计来获得高数据传输速率的存储装置逐渐占据主导地位，比如说，一种被设计来获得两倍于之前装置的数据传输速率的双倍数据速率同步动态随机存取内存DDR-SDRAM。然而，在随机周期时间很重要的实际应用中，比如说在一个网络系统中等等，提高簇本身的操作速度是十分必要的。
上述问题可以通过使用DDR-FCRAM(快速周期随机存取存储器)来解决。像DDR-SDRAM一样，在DDR-FCRAM中，存储单元被分为多个簇。这样，对数据的读/写操作就可以同步于一个外部时钟信号接连进行，并且数据也能够以双倍数据速率的高速度被传输。除了上述特征，还可以通过改进对存储单元阵列的存取操作以及使用一个新的写入系统来缩短随机周期。因此，此装置在网络系统等应用中得到了广泛关注。然而，DRAM单元需要刷新操作。为了进一步提高在整个系统中总线的使用效率，缩短刷新周期以及缩短由刷新操作引起的干扰时间就变得很重要。
下面，参照图1、2A、2B及图3图解说明FCRAM的操作。图1是FCRAM的一个状态转移图，图2A和图2B为指令表，图3是各指令的一个时序图。如图1、2A、2B及图3中所示，FCRAM的指令系统由一个第一指令和一个第二指令的组合构成。所述指令由两个管脚的电平来控制，包括一个片选择管脚(片选择信号/CS)和一个功能管脚(功能信号FN)。这样，就可以通过使用少量的控制管脚来确定大量的指令，即根据在第一指令输入时间所述控制管脚(片选管脚和功能管脚)电平的组合和第二指令输入时间上述控制管脚的电平组合来确定一个指令。
如图2A的指令表中所示，举例来说，第一指令是一个读执行指令和一个写执行指令。如图2B的指令表中所示，第二指令是一个低位地址锁存指令LAL，自动刷新指令REF和模式寄存器指令MRS。
如图1的状态转移图中所示，举例来说，读操作(READ)实现如下。在预备状态(STANDBY)中，首先，在第一指令输入时间片选择信号被置为低电平而功能信号被置为高电平，以设定一个读执行指令RDA(自动结束的读取)。然后，输入一个用来选择一列的高位地址UA以及一个用来选择一个簇的簇地址BA。随后，在第一指令输入时间之后一个时钟间隔(tCK)的第二指令输入时间，片选择信号/CS被置为高电平。然后，一个用来锁存一个行地址的列地址锁存指令LAL(低位地址锁存)被设定，且一个用来选择一行的低位地址LA被输入。在此之后，系统状态被自动返回到预备状态，读操作结束。
写操作(WRITE)通过设定一个读执行指令WRA(自动结束的写入)来实现，其中，比照读操作只有功能信号FN的逻辑电平在第一指令中以及输入一个高位地址UA和簇地址BA中有所不同。然后，通过在第一指令输入时间之后一个时钟间隔(tCK)的第二指令输入时间将片选择信号/CS置为高电平来设定一个列地址锁存指令LAL，且一个低位地址LA被输入。在此之后，系统状态被自动返回到预备状态，写操作结束。
在FCRAM内部的操作中，如图4的框图中所示，当在第一指令输入时间接收到一个读执行指令RDA，一个内部指令译码器100检测到读操作并向一个控制逻辑101提供一个检测信号。控制逻辑101根据来自一个模式寄存器102的信息，比如说写/读操作的延时信息，来确定内部电路的操作时间并输出一个控制信号CS。此时所接收到的一个簇地址和高位地址由一个地址接收器103取得，该接收器将所接收到地址电平做逻辑变换。然后，由控制逻辑101所输出的控制信号CS控制一个高位地址锁存器104来选择簇A、B、C、D中的一个以及一条字线WL，并读出单元数据。在读出单元数据之后，将写入到所述单元中的电荷(信息)传送到位线，并借助一个位线读出放大器放大所读出的数据。
当接收到作为第二指令的低位地址锁存指令时，地址接收器103将此时所接收到的一个低位地址LA做逻辑变换并输出一个低位地址，该地址被锁存于一个低位地址锁存器105，而所述锁存器依次生成一个内部Y地址。此外，一个列译码器106选择一条列选择线CSL以将位线上的数据传送到一条数据线上。然后，数据由一个第二读出放大器107逻辑确定，并被暂时存放在一个数据锁存控制108中。一个脉冲计数器109和同步电路110被用来控制脉冲数据的输出时间以及一个输出缓存(输入/输出缓存111)的操作时间，而数据根据读延时被输出到外部。
这样，由于DRAM单元是破坏性读取类型的单元，在列选择线CLS被置为非选择状态之后，所读取的电荷借助位线读出放大器被重写入存储单元中。在此之后，字线WL通过使用一个置于FCRAM内部的簇计时器被重置，该计时器用来控制簇的操作，操作被自动返回到位线的预充电操作，而系统状态被置为预备状态。
至于FCRAM的写操作，本发明的申请人提出了一个如日本专利申请KOKAI公开第P2000-137983所申请的“半导体存储装置”中的“延时写入”系统的数据写入系统(即下文中所提到的迟写入系统)。在所述数据写入系统中，为了缩短随机周期tRC而使用了一个系统，用来暂时存放所接收到的地址和待写数据以及通过在下一周期使用在前一周期中所接收到的地址和待写数据来把数据写入到一个存储单元中。这样，随机周期就被缩短了。如果不使用所述迟写入系统，则必须操作列选择线CSL并在接收到一个脉冲的待写数据之后执行对于待写单元的写操作，从而就无法缩短随机周期tRC。
下面，说明FCRAM的写周期中的内部操作。当接收到作为第一指令的写执行指令WRA时，指令译码器100检测到写操作并向控制逻辑101输出一个检测信号。控制逻辑101根据来自模式寄存器102的信息，比如说写/读延时信息，来确定内部电路的操作时间并发出一个控制信号CS。此外，地址接收器103取得这时所提供的一个簇地址BA和高位地址UA并将所取得地址的电平做逻辑变换。然后，高位地址锁存器104暂时存放被逻辑变换的地址，并将在前一写周期中所存放的高位地址信息作为一个内部X地址输出以选择簇A、B、C、D中的一个以及一条字线WL。
当接收到作为第二指令的列地址锁存指令LAL时，地址接收器103将一个低位地址LA做逻辑变换，该低位地址是此时所提供的一个列地址。然后，低位地址锁存器105暂时存放所述低位地址，并依此将在前一写周期中所存放的低位地址作为一个内部Y地址输出到列译码器106。这样，列译码器106选择一个列选择线CSL。此外，由数据锁存控制部分108暂时存放所接收到的待写数据的操作以及将数据写入存储单元的操作都被执行。将数据写入存储单元的操作由以下步骤实现将在前一写周期中所存放的待写数据输出到数据线，通过列选择线将数据送到位线以及通过使用位线读出放大器将数据写入到存储单元。在此之后，字线WL通过使用一个置于FCRAM内部的簇计时器被复位，当前操作被自动返回到位线的预充电操作。
如上所述，迟写入系统将在写周期中所接收到的一个地址和待写数据暂时存放在锁存电路部分，并在下一个周期中通过使用所存放的地址和待写数据来执行将数据写入存储单元的写操作。
至此，第一指令为读执行指令RDA或写执行指令WRA且第二指令为低位地址锁存指令LAL的读操作或写操作就描述完了。
然而，如上所述，在片选择信号/CS被置为低电平的情况下， 自动刷新指令REF及模式寄存器指令MRS可以作为低位地址锁存指令LAL之外的第二指令而被提供。由于模式寄存器指令MRS与本发明不直接关联，在此省略对其的详细说明，而与本发明直接关联的自动刷新指令REF将被详细说明。
如图5A的指令表中所示，当作为第一指令被使用的写执行指令WRA和作为第二指令被使用的自动刷新指令REF相结合，就可以实现自动刷新操作(AUTO-REFRESH)。也就是说，通过和前述写操作一样地将写执行指令作为第一指令输入以及不同于写操作地将自动刷新指令REF作为第二指令输入，就可以实现自动刷新操作。这样，由于在写操作和自动刷新操作中写执行指令都作为第一指令被输入，从而无法仅通过接收第一指令来确定当前操作是写操作还是自动刷新操作。此外，如果在接收到第二指令之后开始写操作，则所述操作就被延迟一个周期开始，使得随机周期的缩短受到阻碍，而能缩短随机周期正是FCRAM的特征。因此，为了避免阻碍随机周期的缩短，系统被设计来即使在自动刷新操作中也首先执行写操作，然后在上述写操作结束之后才开始实际的自动刷新操作。
下面，将会参照图6的时序图详细说明自动刷新操作。图6是一个时序图，其中自动刷新操作在写操作之后执行，并且如图中实例所示其中的读延时CL和脉冲长度BL都是“4”。首先，为了进入写操作，一个外部时钟信号被置为“0”，同时一个写执行指令WRA、簇地址BA及高位地址UA作为第一指令被输入。然后，在第一指令输入时间之后一个时钟间隔的第二指令输入时间，一个低位地址锁存指令LAL和低位地址LA作为第二指令被输入。由于写延时等于“(读延时)-1”，待写数据的输入时间被设置使得脉冲长度为“4”的数据项D0至D3将会在第二指令输入的三个时钟周期后同步于外部时钟信号的上升和下降沿以双倍数据速率被输入。
如上所述，在FCRAM的写操作中，所接收到的地址和待写数据被暂时存放在内部的锁存电路部分中。在写操作中，通过使用所述地址和待写数据把数据写入到存储单元中的迟写入操作被执行，而所述地址和待写数据实际上是在前面的时钟周期里被接收并暂时存放在锁存电路部分中的。也就是说，通过使用在前面的写操作中接收到的地址选择一条字线WLa和列选择线CSa，然后执行迟写入操作，将在前面时钟周期的写操作中所接收到的待写数据写入到由上面的线所选定的存储单元中。在此之后，字线WL通过使用一个置于FCRAM内部的簇计时器被复位，当前操作被自动返回到位线预充电操作，而系统状态被置为预备状态。
在上面的实例中，随机周期tRC被设定为等于时钟周期时间tCK的5个时钟周期。由于可以在随机周期tRC终止后输入自动刷新指令，写执行指令WRA在外部时钟信号的5个时钟周期结束之后的时间被输入，而自动刷新指令REF在下一个时钟周期结束之后被输入。
如前所述，在传统的FCRAM中，即使在自动刷新操作中写操作也被首先执行。然后，在自动刷新操作中，对在前面时钟周期的写操作中所接收到的地址和待写数据的迟写入操作被首先执行。在写操作中，一条字线WLb和列选择线CSLb被选定。在此之后，字线WL通过使用一个置于FCRAM内部的簇计时器被自动复位，当前操作被自动返回到位线预充电操作，写操作结束。随后，通过使用一个刷新地址计数器一条字线WLc被选定，所述计数器用来计数每次刷新操作。然后，刷新操作周期由一个用来控制刷新操作周期的刷新计时器控制，系统状态被自动返回到预备状态。
如图5B中所示，通过在自动刷新操作中将同一个自动刷新指令作为第二指令输入并将一个节电信号/PD置为低电平，当前操作进入到自我刷新操作(SELF-REFRESH)。自我刷新操作基本上跟在自动刷新操作之后并根据置于FCRAM内部的一个自我刷新计时器的周期自动继续刷新操作。
如前所述，从外部看来自动刷新周期tREFC决定于第一个迟写入操作时间和实际的刷新操作时间之和。因此，在传统的FCRAM中，自动刷新周期tREFC由于迟写入操作的时间变得更长。
在传统的同步半导体存储装置及其操作方法中的自动刷新指令系统中，使用一个和写操作中所用的相同的第一指令(写执行指令WRA)，并输入一个不同于写操作中所用的第二指令(自动刷新指令REF)。因此，由于在写操作和自动刷新操作中写执行指令WRA都作为第一指令被输入，则无法仅通过接收第一指令来确定当前操作是写操作还是自动刷新操作。
这样，在自动刷新操作中，在写操作被首先执行之后刷新操作才被执行，而这就出现了一个问题，即自动刷新周期的缩短受到阻碍。
此外，如果在接收到第二指令之后开始写操作，则所述操作就被延迟一个时钟周期开始，而这就出现了一个问题，即随机周期的缩短受到阻碍，而能缩短随机周期正是FCRAM的特征。
发明内容
一个依照本发明的一个方面的同步半导体存储装置包括一个存储单元阵列，具有排列成一个矩阵形式的动态存储单元；以及一个指令译码器，被设计来与一个外部时钟信号同步译解多个指令。所述多个指令由多个控制管脚的逻辑电平的组合在第一指令输入时间及其后一个时钟周期的第二指令输入时间设定。所述指令译码器包括一个用来确定一个读操作的第一译码部分，一个用来确定一个写操作的第二译码部分，以及一个用来确定一个自动刷新操作的第三译码部分，其中，一个自动刷新指令的设定只取决于所述多个控制管脚的逻辑电平在第一指令输入时间的一个组合。
一个依照本发明的另一方面的同步半导体存储装置包括一个存储单元阵列，具有排列成一个矩阵形式的动态存储单元；一个第一控制管脚，用来输入一个片选择信号；一个第二控制管脚，用来输入一个功能信号；一个第三控制管脚，用来输入一个节电信号；以及一个指令译码器，被设计来同步于一个外部时钟信号译解多个指令。所述多个指令由多个控制管脚的逻辑电平的组合在第一指令输入时间及其后一个时钟周期的第二指令输入时间设定，其中，一个自动刷新指令的设定只取决于在第一指令输入时间输入到第一至第三控制管脚的片选择信号、功能信号及节电信号的逻辑电平的一个组合。
依照本发明的另一方面，一个同步半导体存储装置的操作方法包括仅依靠第一指令的输入来设定一个自动刷新指令，所述存储装置包括一个存储单元阵列，该阵列具有排列成一个矩阵形式的动态存储单元并同步于一个外部时钟信号被操作，并且在所述存储装置中，多个指令由多个控制管脚的逻辑电平的组合在第一指令输入时间及其后一个时钟周期的第二指令输入时间设定。
依照本发明的另一方面，一个同步半导体存储装置的操作方法包括由在第一指令输入时间第一至第三控制管脚的逻辑电平的一个组合来设定一个自动刷新指令，一个由在第二指令输入时间第一至第三控制管脚的逻辑电平的一个不同的组合来设定一个自我刷新指令，所述存储装置包括一个存储单元阵列，该阵列具有排列成一个矩阵形式的动态存储单元并同步于一个外部时钟信号被操作，并且在所述存储装置中，多个指令由多个控制管脚的逻辑电平的组合在第一指令输入时间及其后一个时钟周期的第二指令输入时间设定。
图1是FCRAM的一个状态转移图，用于说明传统的同步半导体存储装置及其中的一个操作方法，
图2A是第一指令的一个指令表，用于说明传统的同步半导体存储装置及其中的一个操作方法，图2B是第二指令的一个指令表，用于说明传统的同步半导体存储装置及其中的一个操作方法，图3是各指令的一个时序图，用于说明传统的同步半导体存储装置及其中的一个操作方法，图4是所选取的一个主要部分的框图，用于说明传统的同步半导体存储装置及其中的一个操作方法，图5A是一个自动刷新操作的指令表，用于说明传统的同步半导体存储装置及其中的一个操作方法，图5B是一个自我刷新操作的指令表，用于说明传统的同步半导体存储装置及其中的一个操作方法，图6是在执行写操作之后执行自动刷新操作的一个时序图，用于说明传统的同步半导体存储装置及其中的一个操作方法，图7A是第一指令的一个指令表，用于说明一个依照本发明的一个实施方式的同步半导体存储装置及其中的一个操作方法，图7B是第二指令的一个指令表，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图7C是一个自我刷新操作的指令表，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图8是各指令的一个状态转移图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图9是在执行写操作之后执行自动刷新操作的一个时序图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图10是一个示出了一个外部管脚逻辑确定电路的电路图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图11是一个示出了用来确定第一指令的第一指令确定电路(第一指令译码器)的电路图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图12是一个示出了第二指令译码器的电路图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图13是当进入自动刷新指令后的一个时序图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图14是当进入自我刷新指令后的一个时序图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法，图15是写操作和读操作的一个时序图，用于说明依照本发明的所述实施方式的所述同步半导体存储装置及其中的所述操作方法。
具体实施例方式
由于传统的自动刷新指令系统是一个响应于第二指令输入确定操作模式的系统，那么就只有在第二指令被输入后才能确定当前操作是写操作还是自动刷新操作。因此，在本发明的所述实施方式中，指令系统被重新检查以使得当第一指令被输入时就接受一个自动刷新指令，并且使得在自动刷新操作中写操作被抑制而不被执行。
也就是说，本发明的所述实施方式的特征在于，在一个同步半导体存储装置中仅根据第一指令的输入来确定自动刷新指令，该存储装置包括一个存储单元阵列并且同步于一个外部时钟信号以基于多个指令控制信号通过第一指令输入及其后一个时钟周期的第二指令输入的逻辑电平的组合来设定多个指令，所述存储单元阵列具有排列成一个矩阵形式的动态存储单元。
结果，自动刷新操作就可以在第一指令输入时间被确定，而是否执行常规的写操作也可以被确定。这样，由于可以相应于第一指令的输入开始自动刷新操作，则自动刷新周期就可以被缩短，而总线的使用效率也可以得到提高。
下面，参照一个实施方式说明用来如上面所述实现本发明的一个具体的同步半导体存储装置的结构和操作方法。
图7A、7B和7C是一个依照本发明的所述实施方式的同步半导体存储装置的指令系统图集。图7A是第一指令的一个指令表，图7B是第二指令的一个指令表，而图7C是一个自我刷新指令的指令表。图8是各指令的一个状态装移图。和图2A及2B对照可以清楚了解，依照本发明的所述实施方式的同步半导体存储装置的指令系统被制定使得自动刷新指令REF和自我刷新指令彼此不同。
也就是说，自动刷新指令REF通过在第一指令输入时间将一个片选择管脚(片选择信号/CS)、功能管脚(功能信号FN)及节电管脚(节电信号/PD)置为低电平来确定。另一方面，自我刷新指令通过在第二指令输入时间维持节电信号/PD的低电平来确定。
这样，在如图8的状态转移图中所示的预备状态中，在第一指令输入时间输入自动刷新指令REF，通过重新检查指令系统，当检测到自动刷新指令REF自动刷新操作就被启动。然后，如果在第二指令输入时间检测到节电信号/PD置于高电平，则确定不是自我刷新指令，系统状态借助一个先前提供于FCRAM内部的刷新计时器被自动返回到预备状态，自动刷新操作结束。如果当第二指令被输入时检测到节电信号/PD置于低电平，则确定是自我刷新指令并执行自我刷新操作。在自我刷新操作中，根据一个由先前提供于FCRAM内部的一个刷新计时器所设定的周期，刷新操作被不断地执行。
图9对照图6的时序图所示的操作方法，示出了依照本发明的所述实施方式的同步半导体存储装置的操作方法。其中所示的时序图中，读延时CL为“4”，脉冲长度BL为“4”，且自动刷新操作在写操作之后执行。为了依常规确定读操作，一个写执行指令WRA被设定于第一指令输入时间，一个低位地址锁存指令LAL被设定于第二指令输入时间。
FCRAM内部的写操作基于一个迟写入系统来执行，其中对存储单元的写操作借助于由一个存放电路部分在之前时钟周期中的写操作中所接收到地址和待写数据来执行。然后，系统状态借助一个先前提供于FCRAM内部的簇计时器被自动返回到预备状态，写操作结束。在此之后，自动刷新指令REF被输入，且如果确定是自动刷新指令，则立即开始刷新操作。然后，一条选定字线WLb的电位借助一个先前置于FCRAM内部的刷新地址计数器被升高以刷新存储单元。在此之后，所选定字线WLb的电位借助一个先前置于FCRAM内部的跟新计时器被降低以控制刷新操作周期，当前操作被置为预充电操作，系统状态被自动返回到预备状态，自动刷新指令结束。
如上所述，当前操作是写操作或者自动刷新操作可以在第一指令输入时间被确定，这通过重新检查指令系统从而在第一指令输入时间确定自动刷新操作来实现。结果，自动刷新周期就可以很容易地被缩短。
下面，将详细说明用来实现上述刷新指令的指令译码器的结构的一个实例。
图10示出了一个外部管脚逻辑确定电路，包括一个用来逻辑确定每个控制管脚的输入电平的输入接收器以及一个用来锁存一个由该输入接收器接收到的信号的锁存电路。如图10中所示，将被输入到外部时钟管脚的外部时钟信号CLK、/CLK被输入到一个输入接收器10-1。外部时钟信号CLK、/CLK中每一个的电压电平都被输入接收器10-1逻辑变换并作为一个内部时钟信号CLKIN被输出。此外，输入接收器10-1的输出信号由一个反相器11-1反相并作为一个内部时钟信号bCLKIN被输出。
分别将被输入到一个片选择管脚及一个逻辑电平确定参考管脚的一个片选择信号/CS和参考电压VREF被输入到一个输入接收器20-1。该接收器20-1比较片选择信号/CS和参考电压VREF的电压电平来做一个逻辑确定并输出一个内部信号bCSIN。由输入接收器20-1输出的内部信号bCSIN被输入到一个锁存电路25-1。该锁存电路25-1包括其操作由内部时钟信号CLKIN、bCLKIN控制的钟控反相器21-1、23-1，以及反相器22-1、24-1。锁存电路25-1同步于外部时钟信号的一个上升沿锁存内部信号bCSIN的状态，并将一个锁存确定信号bCSLTC作为反相器22-1的一个输出信号输出。此外，信号bCSLTC的一个反相信号CSLTC由反相器24-1输出。
在功能管脚和节电管脚的情况，具有和片选择管脚一样的电路结构，并且其基本操作相同。
也就是说，分别将被输入到一个功能管脚及一个逻辑电平确定参考管脚的一个功能信号FN和参考电压VREF被输入到一个输入接收器30-1。该接收器30-1比较功能信号FN和参考电压VREF的电压电平来做一个逻辑确定并输出一个内部信号FNIN。由输入接收器30-1输出的内部信号FNIN被输入到一个锁存电路35-1。该锁存电路35-1包括其操作由内部时钟信号CLKIN、bCLKIN控制的钟控反相器31-1、33-1，以及反相器32-1、34-1。锁存电路35-1同步于外部时钟信号的一个上升沿来锁存内部信号FNIN的状态，并将一个锁存确定信号FNLTC作为反相器32-1的一个输出信号输出。此外，信号FNLTC的一个反相信号bFNLTC由反相器34-1输出。
此外，分别将被输入到一个片选择管脚及一个逻辑电平确定参考管脚的一个节电信号/PD和参考电压VREF被输入到一个输入接收器40-1。该接收器40-1比较节电信号/PD和参考电压VREF的电压电平来做一个逻辑确定并输出一个内部信号bPDIN。由输入接收器40-1输出的内部信号bPDIN被输入到一个锁存电路45-1。该锁存电路45-1包括其操作由内部时钟信号CLKIN、bCLKIN控制的钟控反相器41-1、43-1，以及反相器42-1、44-1。锁存电路45-1同步于外部时钟信号的一个上升沿来锁存内部信号bPDIN的状态，并将一个锁存确定信号bPDLTC作为反相器42-1的一个输出信号输出。此外，信号bPDLTC的一个反相信号PDLTC由反相器44-1输出。
图11示出了一个用来确定第一指令的第一指令确定电路(第一指令译码器)。图10中所示的外部管脚逻辑确定电路的输出信号被输入到所述指令确定电路，该指令确定电路依次输出内部指令确定信号。举例来说，用来确定一个写执行指令WRA的指令确定电路CMD1包括与非门10-2、12-2、13-2、14-2以及反相器11-2、15-2。与写执行指令WRA逻辑电平相同的内部控制信号CSLTC、bFNLTC、bPDLTC被输入到与非门10-2。与非门10-2的输出端连接到反相器11-2的输入端而反相器11-2的输出端连接到与非门12-2的第一输入端。内部时钟信号CLKIN被输入到与非门12-2的第二输入端，而一个信号bCLKIND被输入到其第三输入端。
与非门13-2的一个输入端连接到与非门12-2的输出端而其另一输入端连接到与非门14-2的输出端。与非门13-2的输出端连接到与非门14-2的第一输入端，内部时钟信号CLKIN被提供给与非门14-2的第二输入端，而一个信号PWRON被提供给其第三输入端。与非门13-2和14-2构成了一个与非型触发电路16-2。该与非型触发电路16-2的初始化操作由信号PWRON实现。在开始供电后信号PWRON立刻被置为低电平，而检测到内部芯片的电压状态变得稳定后该信号被置为并保持在高电平。反相器15-2的输入端连接到与非门13-2的输出端，而一个用来显示检测到一个内部写执行指令的信号bWRAINT由反相器15-2的输出端输出。
用来确定一个读执行指令RDA的指令确定电路CMD2包括与非门20-2、22-2、23-2、24-2以及反相器21-2、25-2。指令确定电路CMD2的结构和指令确定电路CMD1的基本相同。指令确定电路CMD2和指令确定电路CMD1的不同在于，内部功能信号FNLTC被提供给与非门20-2的输入端，而一个用来显示检测到所述读执行指令RDA的信号bRDAINT作为指令确定电路CMD2的一个输出信号输出。
用来确定一个自动刷新指令REF的指令确定电路CMD3包括与非门30-2、32-2、33-2、34-2以及反相器31-2、35-2。指令确定电路CMD3的结构和指令确定电路CMD1、CMD2中的每一个基本相同。指令确定电路CMD3和指令确定电路CMD1、CMD2的不同在于，与自动刷新指令逻辑电平相同的CSLTC、bFNLTC、PDLTC被提供给与非门30-2的输入端，而一个用来显示检测到所述自动刷新指令REF的信号(自动刷新检测信号)bREFINT作为指令确定电路CMD3的一个输出信号输出。
用来显示检测到所述写执行指令WRA的信号bWRAINT及用来显示检测到所述读执行指令RDA的信号bRDAINT被输入到一个与非型触发电路43-2，该触发电路包括响应于第一指令的输入的与非门40-2和41-2。分别用来表示读状态或写状态将被启动的信号READ和WRITE，基于上述信号被输出，并且作为第二指令译码器的一个确定控制信号被发出。
被提供给指令确定电路CMD1、CMD2、CMD3的与非门12-2、22-2、及32-2的信号bCLKIND是从一个逻辑电路LOG中生成的。所述逻辑电路LOG包括反相器50-2、51-2、52-2、54-2、58-2、61-2、62-2，与非门53-2、55-2以及钟控反相器56-2、57-2、59-2、60-2。内部时钟信号CLKIN被输入到逻辑电路LOG并经过反相器50-2、51-2、52-2被提供给与非门53-2的一个输入端。一个信号b1STENB被提供给与非门53-2的另一个输入端。信号b1STENB是借助与非门55-2、钟控反相器56-2、57-2、59-2、60-2以及反相器58-2、61-2、62-2形成的。钟控反相器56-2、57-2、59-2、60-2和反相器58-2、61-2、62-2组合起来构成一个移位寄存器63-2。信号bWRAINT、bRDAINT的状态借助与非门55-2被检测到，而信号b1STENB通过移位寄存器63-2被传送。
用来控制移位寄存器63-2中的钟控反相器56-2、57-2、59-2、60-2的信号CK、/CK是借助一个延时电路70-2和一个反相器71-2形成的，其中内部时钟信号CLKIN被输入到所述延时电路。延时电路70-2的一个输出信号是信号CK而反相器71-2的一个输出信号是信号/CK。
图12示出了一个第二指令译码器的结构的实例。一个译码部分CD1用来内部检测下面情况，即第一指令是写执行指令WRA而第二指令是低位地址锁存指令LAL。译码部分CD1包括一个或非门10-3，与非门11-3、12-3、13-3以及反相器14-3。一个对应于所述低位地址锁存指令LAL的逻辑电平的信号bCSLTC被输入到与非门11-3的第一输入端。一个脉冲生成电路PGC的一个输出信号CLKPLS被提供给与非门11-3的第二输入端。此外，与非门11-3的第三输入端连接到与非门10-3的输出端，而在图10中所描述的信号READ和b1STENB被输入到与非门10-3的两个输入端。
与非门12-3、13-3构成了一个与非型触发电路15-3。与非门12-3的一个输入端连接到与非门11-3的输出端而其另一个输入端连接到与非门13-3的输出端。与非门13-3的第一输入端连接到与非门12-3的输出端，内部时钟信号CLKIN被提供给其第二输入端，而用来初始化与非型触发电路15-3的一个信号PWRON被提供给其第三输入端。与非型触发电路15-3的输出端(与非门12-3的输出端)连接到反相器14-3的输入端而一个指令检测信号bWLALINT由反相器14-3的输出端输出。
一个用来内部检测第一指令是读执行指令RDA而第二指令是低位地址锁存指令LAL的译码部分CD2包括一个或非门20-3，与非门21-3、22-3、23-3以及反相器24-3。译码部分CD2与译码部分CD1的不同在于一个被提供给或非门20-3的输入端的信号从信号READ变成了信号WRITE。
一个用来内部检测第一指令是读执行指令RDA而第二指令是模式寄存器指令MRS的译码部分CD3包括一个或非门30-3，与非门31-3、32-3、33-3以及反相器34-3。译码部分CD3与译码部分CD1、CD2中任一个的不同在于输入到与非门31-3的内部片选择信号的逻辑电平不同。
一个用来内部检测第一指令是自动刷新指令REF而第二指令基于节电开关关/PD的低电平被设定为自我刷新指令REF的译码部分CD4包括与非门50-3、51-3、52-3，反相器40-3、43-3、47-3、48-3、49-3、53-3以及钟控反相器41-3、42-3、45-3、46-3。由反相器40-3、43-3、47-3、48-3、49-3和钟控反相器41-3、42-3、45-3、46-3构成的部分，起一个存放电路54-3的作用，用来存放信号bREFAINT的逻辑状态一个时钟周期，该信号表示响应于图11中所描述的第一指令同步于内部时钟信号检测到自动刷新指令。与非门50-3、51-3、52-3和反相器53-3构成了一个指令逻辑检测部分，一个内部时钟信号PDLTC、内部时钟脉冲CLKPLS(脉冲生成电路PGC的输出信号)及一个信号1STREFENB被输入到该检测部分，其中信号1STREFENB表示响应于第一指令的输入自动刷新指令被接受时的状态。当信号PDLTC、CLKPLS、1STREFENB都被置为高电平时，所述与非门的一个输出信号被置为低电平。因此，与非门51-3的一个输出信号由与非型触发电路55-3置为高电平，该触发电路由与非门51-3、52-3构成。结果，一个表示自我刷新指令已被接受的内部信号bSELF由反相器53-3置为低电平，且在相应于第一指令的自动刷新操作结束之后开始自我刷新操作。当在第二指令之后放弃自我刷新操作时，由于节电管脚/PD被置为高电平，则与非型触发电路55-3通过输入到其中的与非门52-3的内部节电信号PDLTC被复位，然后信号bSELF被返回到高电平。
脉冲生成电路PGC包括反相器60-3、61-3、63-3、65-3，延时电路62-3以及与非门64-3。所述脉冲生成电路PGC同步于内部时钟信号CLKIN的一个上升沿生成一个脉冲信号(信号CLKPLS)。
下面，参照图13的时序图详细说明所述译码器用来进入各指令的操作。图13是当进入自动刷新指令REF时各指令的一个时序图。如图7A的指令表中所示，可以通过同步于外部时钟信号的上升沿将片选择管脚(片选择信号/CS)、功能管脚(功能信号FN)及节电管脚(节电信号/PD)置为低电平来进入自动刷新操作REF。如参照图10所描述，输入到输入接收器20-1，30-1、40-1的信号的电平根据上述三个控制管脚的逻辑电平被逻辑转换，内部信号bCSLTC、FNLTC、bPDLTC从锁存电路25-1、35-1，45-1输出。
由于输入到与非门30-2的信号bCLSLTC、FNLTC、bPDLTC都被置为高电平，反相器31-2的一个输出信号就被置为高电平，其中与非门30-2在图11示出的第一指令译码器中是一个自动刷新指令检测部分。因此，一个输入到与非门32-2的内部时钟信号CLKIN就同步于外部时钟信号的上升沿被置为高电平。同样地，一个输入到与非门32-2的信号bCLKIND通过一个奇数级门延时电路同步于外部时钟信号的上升沿被从高电平变为高电平，其中所述门延时电路由反相器50-2、51-2、52-2，与非门53-2以及反相器54-2构成。换句话说，在内部时钟信号CLKIN和bCLKIN均被置为高电平的一个周期内，指令状态由与非门32-2同步于外部时钟信号的上升沿而获取，而一个低电平信号从该与非门中输出。当与非门32-2的输出信号被置为低电平时，下一级与非型触发电路36-2就被触发而低电平的内部自动刷新检测信号bREFAINT就从反相器35-2输出。
在此之后，内部时钟信号CLKIN同步于外部时钟信号的下降沿被置为低电平。然后，与非型触发电路36-2被复位而从低电平返回到高电平的内部自动刷新检测信号bREFAINT就从反相器35-2输出。也就是说，第一指令译码器与同步于外部时钟信号解译出写执行指令WRA、读执行指令RDA及自动刷新指令REF中的一个。这样，由于输入的是自动刷新指令REF，则只有用于自动刷新指令的译码部分检测到指令并输出一个作为内部自动刷新检测信号bREFAINT的负脉冲。结果，下一级控制电路就相应于一个从高电平到低电平的跳变沿开始自动刷新操作。
当第一指令是自动刷新指令时，第二指令用来确定是否接受自我刷新指令。在第一指令输入时间所检测到的内部自动刷新信号bREFAINT的状态借助保持一个时钟周期的存放电路54-3被作为一个信号1STREFENB输出，用来如图12中所示执行控制操作来接收或接受自我刷新指令。这样，一个自我刷新指令可检测状态就可以由与非门50-3设置。
由于图13的时序图说明了自我刷新指令不被接受的情况，在第二指令输入时间一个高电平信号作为节电信号/PD被输入。因此，在同步于外部时钟信号生成的内部时钟脉冲CLKPLS的一个高电平时期内，指令状态被获取，而内部节电信号PDLTC也根据上述条件被置为低电平。结果，与非门50-3的一个输出信号被置为高电平。此时，与非型触发电路55-3中的与非门52-3的一个输出信号也被置为高电平而通过与非门51-3和反相器53-3的内部自我刷新指令检测信号bSELF被维持在高电平状态。结果，自我刷新指令不被接受，FCRAM内部检测到响应于第一指令而被接受的自动刷新指令并开始自动刷新操作，而在自动刷新操作结束之后其操作状态被自动返回到预备状态。
图14时自我刷新指令的一个时序图。如果接收到第一指令的自动刷新指令且在第二指令输入时间节电信号/PD维持在低电平，则自我刷新指令就被接受。
如图12中所示，输入到与非门50-3的内部节电信号PDLTC被置为高电平。因此，在同步于外部时钟信号生成的内部时钟脉冲CLKPLS被维持在高电平的一个时期内，节电信号的状态被检测到置为低电平。然后，与非门50-3的一个输出信号被置为低电平。与非型触发电路55-3就被一个来自与非门50-3的低电平输出信号所设置。该低电平信号被提供给反相器53-3以使得内部自我刷新信号bSELF从高电平变为低电平。然后，在自动刷新操作接受后， 自我刷新操作就被启动。
自我刷新操作通过在第二指令后将节电信号/PD置为高电平来结束。与非型触发电路55-3通过将输入到与非门52-3的信号PDLTC置为低电平被复位，以将信号bSELF返回到高电平，这样自我刷新操作就被结束。
图15是写操作和读操作的一个时序图。在写操作的情况下，在第一指令输入时间，片选择信号/CS功能信号FN被置为低电平而节电信号/PD被置为高电平。结果，图11中所示的第一指令译码器就检测到写执行指令并依次输出内部写执行指令检测信号bWRAINT。因此，与非型触发电路43-2的输出信号READ和WRITE就分别被置为低电平和高电平以设定一个第二指令可接受状态。然后，根据写执行指令WRA或读执行指令RDA检测到的第一指令译码器的输出信号bWRAINT、bRDAINT的状态就被存放起来以将信号b1STENB维持在低电平，直到借助移位寄存器63-2检测到第二指令。
由于输入信号READ和信号b1STENB都被置为低电平，或非门10-3的输出信号就被置为高电平，且可以借助与非门11-3设置一个可译码状态。当第二指令被输入时，片选择信号/CS、功能信号FN及节电信号/PD被置为高电平以设置低位地址锁存指令LAL。结果，相应于外部片选择信号/CS的高电平，内部信号bCSLTC就被置为高电平。与非门11-3的一个输出信号被同步于外部时钟信号上升沿生成的时钟脉冲CLKPLS的高电平置为低电平。因此，下一级与非型触发电路15-3的输出信号就被置为高电平，而一个低电平脉冲就作为内部写操作的地位地址锁存检测信号bWRAINT从反相器14-3输出以控制内部操作。
同样的，在读操作的情况下，用来检测作为第一指令的读执行指令RDA内部信号bRDINT被生成，且或非门20-3的一个输出信号和内部片选择信号bCSLTC相应于第二指令被置为高电平。结果，一个低电平脉冲作为内部检测信号bRDLALINT被输出以控制内部电路。
如上所述，通过在第一指令输入时间重新检查指令系统以确定自动刷新指令就可以在第一指令输入时间确定当前操作时写操作还是自动刷新操作。结果，自动刷新周期就可以很容易的被缩短。此外，由自动刷新周期引起的干扰时间就可以被缩短，总线效率也可以得到提高。
如上所述，根据本发明的一个方面，就可以获得一个同步半导体存储装置和它的一个操作方法，其中所述自动刷新周期可以被缩短。
此外，可以获得一个同步半导体存储装置和它的一个操作方法，其中由所述自动刷新周期引起的干扰时间可以被缩短，总线效率可以得到提高。
熟悉技术的人可以很容易的想到其他的优点和改动。因此，本发明就其更广泛方面并不限于这里所示出和描述的特定细节和代表性实施方式。因此，在不背离如所附权力要求书及其等价条款所确定的一般独创性概念的精神和范围的前提下，可以做各种改动。
权利要求
1.一个同步半导体存储装置，包括一个存储单元阵列，具有排列成一个矩阵形式的动态存储单元，以及一个指令译码器，被设计来同步于一个外部时钟信号来译解多个指令，所述多个指令由多个控制管脚的逻辑电平在第一指令输入时间及其后一个时钟周期的第二指令输入时间的组合来设定，所述指令译码器包括一个用来确定一个读操作的第一译码部分，一个用来确定一个写操作的第二译码部分，以及一个用来确定一个自动刷新操作的第三译码部分，其中，一个自动刷新指令的设定只取决于所述多个控制管脚的逻辑电平在第一指令输入时间的一个组合。
2.依照权利要求1的同步半导体存储装置，其中一个自我刷新指令的设定借助于与在自动刷新指令情况中所用组合相同的所述多个控制管脚的逻辑电平在第一指令输入时间的一个组合以及不同于在自动刷新指令情况中所用组合的所述多个控制管脚的逻辑电平在第二指令输入时间的一个组合来确定。
3.依照权利要求1的同步半导体存储装置，其中所述多个控制管脚为三个控制管脚，所述自动刷新指令由这三个控制管脚的逻辑电平的一个组合同步于所述外部时钟信号设定。
4.依照权利要求3的同步半导体存储装置，其中所述三个管脚为一个片选择管脚，功能管脚以及节电管脚。
5.依照权利要求4的同步半导体存储装置，其中所述自动刷新指令通过在第一指令输入时间将片选择管脚、功能管脚以及节电管脚置为低电平来确定。
6.依照权利要求5的同步半导体存储装置，其中在节电管脚在第二指令输入时间被置为高电平的情况下，在自动刷新操作结束后系统状态被自动返回到一个预备状态，而在节电管脚在第二指令输入时间被置为低电平的情况下，在自动刷新操作结束后所述自我刷新操作被执行。
7.依照权利要求1的同步半导体存储装置，其中使用了一个双倍数据延迟系统，在该系统中从所述存储单元阵列读出数据的时间以及向所述存储单元阵列写入数据的时间同步于所述外部时钟信号的一个上升沿和下降沿被设置。
8.依照权利要求1的同步半导体存储装置，还包括一个用来暂时存放一个地址和数据的存放电路，其中使用了一个迟写入系统，以暂时将在一个写周期中所接收到的地址和待写数据存放在所述存放电路中并在下一个写周期中借助存放在所述存放电路中的地址和待写数据执行一个对所述存储单元阵列的写操作。
9.一个同步半导体存储装置，包括一个存储单元阵列，具有排列成一个矩阵形式的动态存储单元，一个第一控制管脚，用来输入一个片选择信号，一个第二控制管脚，用来输入一个功能信号，一个第三控制管脚，用来输入一个节电信号，一个指令译码器，被设计来同步于一个外部时钟信号译解多个指令，所述多个指令由所述第一至第三控制管脚的逻辑电平在第一指令输入时间及其后一个时钟周期的第二指令输入时间的组合而设定，其中，所述指令译码器仅基于在第一指令输入时间输入到所述第一至第三控制管脚的所述片选择信号、功能信号及节电信号的逻辑电平的一个组合来确定一个自动刷新操作的设定。
10.依照权利要求9的同步半导体存储装置，其中所述自动刷新指令的设定通过在第一指令输入时间将片选择信号、功能信号以及节电信号置为低电平来确定。
11.依照权利要求10的同步半导体存储装置，其中在节电信号在第二指令输入时间被置为高电平的情况下，在自动刷新操作结束后系统状态被自动返回到一个预备状态，而在节电信号在第二指令输入时间被置为低电平的情况下，在自动刷新操作结束后所述自我刷新操作被执行。
12.依照权利要求9的同步半导体存储装置，其中使用了一个双倍数据延迟系统，在该系统中从所述存储单元阵列读出数据的时间以及向所述存储单元阵列写入数据的时间同步于所述外部时钟信号的一个上升沿和下降沿被设置。
13.依照权利要求9的同步半导体存储装置，还包括一个用来暂时存放一个地址和数据的存放电路，其中使用了一个迟写入系统，以暂时将在一个写周期中所接收到的地址和待写数据存放在所述存放电路中并在下一个写周期中借助存放在所述存放电路中的地址和待写数据执行一个对所述存储单元阵列的写操作。
14.一个同步半导体存储装置的一个操作方法，所述存储装置包括一个存储单元阵列，该阵列具有排列成一个矩阵形式的动态存储单元并同步于一个外部时钟信号被操作，并且在所述存储装置中，多个指令由多个控制管脚的逻辑电平在第一指令输入时间及其后一个时钟周期的第二指令输入时间的组合而设定，所述操作方法包括仅依靠第一指令的输入来设定一个自动刷新指令。
15.依照权利要求14的同步半导体存储装置的操作方法，其中一个自我刷新指令的设定借助于与在自动刷新指令情况中所用组合相同的所述多个控制管脚的逻辑电平在第一指令输入时间的一个组合以及不同于在自动刷新指令情况中所用组合的所述多个控制管脚的逻辑电平在第二指令输入时间的一个组合来确定。
16.依照权利要求14的同步半导体存储装置的操作方法，其中使用了一个双倍数据延迟系统，在该系统中从所述存储单元阵列读出数据的时间以及向所述存储单元阵列写入数据的时间同步于所述外部时钟信号的一个上升沿和下降沿被设置。
17.依照权利要求14的同步半导体存储装置的操作方法，其中使用了一个迟写入系统，该系统中一个写操作被执行来暂时存放在一个写周期中所接收到的一个地址和待写数据，并在下一个写周期中借助所暂时存放的地址和待写数据往一个存储单元中写入数据。
18.一个同步半导体存储装置的一个操作方法，所述存储装置包括一个存储单元阵列，该阵列具有排列成一个矩阵形式的动态存储单元并同步于一个外部时钟信号被操作，并且在所述存储装置中，多个指令由第一至第三控制管脚的逻辑电平在第一指令输入时间及其后一个时钟周期的第二指令输入时间的组合而设定，所述操作方法包括根据第一至第三控制管脚的逻辑电平在第一指令输入时间的一个组合来设定一个自动刷新指令，以及通过第一至第三控制管脚的逻辑电平在第二指令输入时间的一个不同的组合来设定一个自我刷新指令。
19.根据权利要求18的同步半导体存储装置操作方法，其中第一至第三控制管脚是片选择管脚、功能管脚以及节电管脚。
20.依照权利要求19的同步半导体存储装置的操作方法，其中所述自动刷新指令通过在第一指令输入时间将片选择信号、功能信号以及节电信号置为低电平来设定。
21.依照权利要求20的同步半导体存储装置的操作方法，其中在节电信号在第二指令输入时间被置为高电平的情况下，在自动刷新操作结束后系统状态被自动返回到一个预备状态，而在节电信号在第二指令输入时间被置为低电平的情况下，在自动刷新操作结束后所述自我刷新操作被执行。
22.依照权利要求18的同步半导体存储装置的操作方法，其中使用了一个双倍数据延迟系统，在该系统中从所述存储单元阵列读出数据的时间以及向所述存储单元阵列写入数据的时间同步于所述外部时钟信号的一个上升沿和下降沿被设置。
23.依照权利要求18的同步半导体存储装置的操作方法，其中使用了一个迟写入系统，该系统中一个写操作被执行来暂时存放在一个写周期中所接收到的一个地址和待写数据并在下一个写周期中借助所暂时存放的地址和待写数据往一个存储单元中写入数据。
全文摘要
一个同步半导体存储装置，包括一个存储单元阵列和一个指令译码器。在所述存储单元阵列中，动态存储单元被排列成一个矩阵形式。所述指令译码器同步于一个外部时钟信号译解多个指令。所述多个指令由多个控制管脚的逻辑电平的组合在第一指令输入时间及其后一个时钟周期的第二指令输入时间设定。所述指令译码器包括一个用来确定一个读操作的第一译码部分，一个用来确定一个写操作的第二译码部分，以及一个用来确定一个自动刷新操作的第三译码部分。一个自动刷新指令的设定只取决于所述多个控制管脚的逻辑电平在第一指令输入时间的一个组合。
文档编号G11C11/406GK1497604SQ20031010256
公开日2004年5月19日 申请日期2003年10月23日 优先权日2002年10月23日
发明者丸山圭司, 大岛成夫, 川口一昭, 夫, 昭 申请人:株式会社东芝