专利名称：电压提升电路及静态随机存取存储器、半导体装置的制作方法
技术领域：
本发明有关于一种半导体装置，特别有关于一种电压提升电路及包括该电压提升电路的静态随机存取存储器、半导体装置。
背景技术：
当设计准则(design rule)随着高密度和高性能的需求而持续缩小，操作电压也随着热稳定性、可靠性、省电等需求而降低。在深次微米制程中，静态随机存取存储器(SRAM)是一常见的储存单元，其用在高速、省电、通讯、系统整合芯片(SOC，即system on chip)等产品。但是当操作电压下降，静态随机存取存储器面临一严重问题，就是低操作电压导致读取限度(read margin)降低。
图1表示现有静态随机存取存储器的读取操作示意图。如图1所示，SRAM单元具有一位节点D，互补位节点DB，无论位节点的数据是1或是0，一定会有一节点储存0，读取限度的临界点通常是在储存0的节点。不失一般性，以下假设位节点D的数据是0，互补位节点DB的数据是1。
在读取操作时，位线BL和互补位线BLB都会充电到1，字符线WL则导通开关晶体管SW1，位线BL通过晶体管M1放电，位节点D的电压则决定于开关晶体管SW1、晶体管M1的阻抗比例。位节点D耦合到晶体管M3的输入端，当位节点D的电压超过晶体管M3，M4所组成的反相器临界电压Vt，晶体管M3开始导通，互补位节点DB的电压被拉下，储存的数据也就损毁。类似的结果也会发生在位节点D的数据是0，互补位节点的数据是1的情况下。
图2表示现有静态随机存取存储器的写入操作示意图。和读取限度相反，写入限度的临界点通常是在储存1的节点。以下假设位节点D的数据是1，互补位节点的数据是0。
在写入0操作时，位线BL的数据为0，互补位线BLB的数据为1，字符线WL则导通开关晶体管SW1，位节点D的电压则决定于开关晶体管SW1、晶体管M2的阻抗比例。位节点D耦合到晶体管M3的输入端，位节点D的电压必须被拉下低于晶体管M3，M4所组成的反相器临界电压Vt，关闭晶体管M3，才可以成功写入0。
可见，为了增加读取限度，必须提高存储单元的栓锁反相器的临界电压。
发明内容
有鉴于此，本发明的目的就在于提高静态随机存取存储器读取限度。为达成上述目的，本发明提供静态随机存取存储器，其包括存储阵列，其具有多个字符线，多个字符线，多个互补位线，多个存储单元，其中多个存储单元设置于多个字符线和多个字符线交错之处，每一存储单元具有一电压端用以提供逻辑状态所需要的电压；多个字符线接收一字符译码信号用以选择多个字符线之一；以及多个电压提升电路，对应于多个字符线，每一电压提升电路具有一电压输出端，耦接于对应的字符线的多个存储单元的电压端，并且具有一选择端，用以接收字符译码信号，其中当字符译码信号致能时，电压输出端提供的电压接近一高电压，当字符译码信号非致能时，电压输出端提供的电压接近一低电压。
本发明的技术方案是这样实现的一种电压提升电路，用以提供存储单元逻辑状态所需要的电压，其特征在于包括一第一反相器，由一第一电压源提供工作所需要的电压，其输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于一第二电压源，其栅极耦接上述第一反相器的输入端；一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；其中，上述第一电压源的电位大于上述第二电压源的电位，当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
本发明还提供了一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，当任一上述字符线所接收到的一字符译码信号为致能时，对应上述字符线的上述电压提升电路则通过一第一电压源提供电压给对应列的存储单元；当上述字符译码信号为非致能时，对应上述字符线的上述电压提升电路则通过一第二电压源提供电压给上述对应列的存储单元；上述第一电压源的电位大于上述第二电压源的电位。
其中，每一上述电压提升电路包括一第一反相器，由上述第一电压源提供工作所需要的电压，其输入端接收上述字符译码信号，一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于上述第二电压源，其栅极耦接上述第一反相器的输入端；以及一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
其中，每一上述存储单元包括
一第三反相器；一第四反相器，其输入端耦接上述第三反相器的输出端，其输出端耦接上述第三反相器的输入端；一第三N型金属氧化物半导体晶体管，耦接于上述第三反相器的输出端与对应的上述位线对的正向位线之间，其栅极耦接于对应的上述字符线；一第四N型金属氧化物半导体晶体管，耦接于上述第四反相器的输出端与对应的上述位线对的互补位线之间，其栅极耦接于对应的上述字符线；上述第三、四反相器是由对应的电压提升电路提供工作所需的电压。
本发明还提供了一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，当任一上述字符线所接收到的一字符译码信号为致能时，对应上述字符线的上述电压提升电路则通过一第一电压源提供电压给对应列的存储单元；当上述字符译码信号为非致能时，对应上述字符线的上述电压提升电路则通过一第二电压源提供电压给上述对应列的存储单元；上述第一电压源的电位大于上述第二电压源的电位；其中，每一上述电压提升电路包括一第一反相器，由上述第一电压源提供工作所需要的电压，其输入端接收上述字符译码信号，一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于上述第二电压源，其栅极耦接上述第一反相器的输入端；以及一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
其中，每一上述存储单元还包括一第三反相器；一第四反相器，其输入端耦接上述第三反相器的输出端，其输出端耦接上述第三反相器的输入端；一第三N型金属氧化物半导体晶体管，耦接于上述第三反相器的输出端与对应的上述位线对的正向位线之间，其栅极耦接于对应的上述字符线；一第四N型金属氧化物半导体晶体管，耦接于上述第四反相器的输出端与对应的上述位线对的互补位线之间，其栅极耦接于对应的上述字符线；上述第三、四反相器是由对应的电压提升电路提供工作所需的电压。
本发明还提供了一种电压提升电路，其特征在于包括一第一反相器，由一第一电压源提供工作所需要的电压，并具有一第一输入端及一第一输出端，其中该第一输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，并具有一第二输入端及一第二输出端，其中该第一输入端耦接上述第一反相器的第一输出端；及一第一开关及一第二开关，具有一共同输出端，其中，该第一开关耦接于上述第一反相器的第一输入端，并于该字符译码信号致能时导通，以输出一第二电压源提供的电压于该共同输出端；该第二开关则耦接于上述第一反相器的第一输出端及上述第二反相器的第二输出端间，并于该字符译码信号非致能时导通，以输出该第一电压源提供的电压于该共同输出端；其中该第一电压源提供的电压电位大于该第二电压源提供的电压电位。
其中，该第一开关为一晶体管开关。
其中，该第一开关为一P型金属氧化物半导体晶体管开关。
其中，该第二开关为一晶体管开关。
其中，该第二开关为一P型金属氧化物半导体晶体管开关。
本发明还提供了一种半导体装置，其特征在于包括如权利要求7项所述的电压提升电路。
本发明还提供了一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；及多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，每一上述电压提升电路包括一第一反相器，由一第一电压源提供工作所需要的电压，并具有一第一输入端及一第一输出端，其中该第一输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，并具有一第二输入端及一第二输出端，其中该第一输入端耦接上述第一反相器的第一输出端；及一第一开关及一第二开关，具有一共同输出端，其中，该第一开关耦接于上述第一反相器的第一输入端，并于对应的上述字符线所接收到的一字符译码信号为致能时导通，以输出一第二电压源提供的电压于该共同输出端；该第二开关则耦接于上述第一反相器的第一输出端及上述第二反相器的第二输出端间，并于对应的上述字符线所接收到的字符译码信号为非致能时导通，以输出该第一电压源提供的电压于该共同输出端；其中该共同输出端耦接于上述各对应列存储单元，上述第一电压源的电位大于上述第二电压源的电位。
其中，该第一开关为一晶体管开关。
其中，该第一开关为一P型金属氧化物半导体晶体管开关。
其中，该第二开关为一晶体管开关。
其中，该第二开关为一P型金属氧化物半导体晶体管开关。
图1表示现有静态随机存取存储器的读取操作示意图。
图2表示现有静态随机存取存储器的写入操作示意图。
图3表示本发明静态随机存取存储器的架构图。
图4表示本发明电压提升电路的电路图。
图5表示存储单元的电路图。
图6表示改善读取限度的示意图。
图7表示写入限度的示意图。
其中，附图标记说明如下10～存储阵列；100～静态随机存取存储器；WL1-WLn～字符线；BL1-BLm～位线；BLB1-BLBm～互补位线；MRij～存储单元；VCT1-VCTn～电压提升电路。
具体实施例方式
本发明主要公开了一种电压提升电路，其可应用于半导体装置，例如图3揭示的本发明静态随机存取存储器的架构图。如图3所示，静态随机存取存储器100其包括存储阵列10，其具有多个字符线WL1-WLn，多个字符线BL1-BLm，多个互补位线BLB1-BLBm，多个存储单元MRij，多个电压提升电路其VCT1-VCTn。多个存储单元MRij设置于多个字符线WL1-WLn和多个位线BL1-BLn，多个互补位线BL1-BLn交错之处，每一多个存储单元MRij具有一电压端用以提供逻辑状态所需要的电压源。字符译码信号用以选择多个字符线WL1-WLn。
参照图4，每一电压提升电路VCTi，1≤i≤n，具有一电压输出端VCout，耦接到对应的字符线WLi所耦接的多个存储单元MRij的电压端，并且具有一选择端耦接到字符线WLi，用以接收字符译码信号，其中当字符译码信号致能时，电压输出端VCout提供一高电压源Vcc，当上述字符译码信号非致能时上述电压输出端提供一低电压源Vdd。
图4表示本发明电压提升电路的电路图。如图4所示，电压提升电路VCTi包括第一反相器、第二反相器，其中第一反相器，由一第一电压源Vcc提供工作所需要的电压，并具有一第一输入端及一第一输出端Node-1，其中第一输入端接收一字符译码信号WLi；一第二反相器，由上述第一电压源Vcc提供工作所需要的电压，并具有一第二输入端及一第二输出端Node-2，其中第一输入端耦接上述第一反相器的第一输出端Node-1。
电压提升电路VCTi还包括由晶体管如第一P型金属氧化物半导体晶体管构成的第一开关MP1，和由晶体管如第二P型金属氧化物半导体晶体管构成的第二开关MP2，然而，上述第一及第二开关实施例并不以此为限。
对于上述第一反相器，是包括P型金属氧化物半导体晶体管MP4，N型金属氧化物半导体晶体管MN4，其具有一输入端，也就是选择端，耦接到字符线WLi，一输出端Node-1，耦接到第二反相器的输入端，和一电压端，也就是P型金属氧化物半导体晶体管MP4的源极耦接到高电压源Vcc。
对于上述第二反相器，包括P型金属氧化物半导体晶体管MP3，N型金属氧化物半导体晶体管MN3，其具有一输入端，其耦接到第一反相器的输出端；一输出端Node-2，耦接到第二P型金属氧化物半导体晶体管MP2的源极，和一电压端，也就是P型金属氧化物半导体晶体管MP3的源极耦接到高电压源Vcc；第一P型金属氧化物半导体晶体管MP1，其耦接于低电压源Vdd和电压提升电路的共同电压输出端Vcout之间，其栅极耦接到字符线WLi用以接收字符译码信号；以及第二P型金属氧化物半导体晶体管MP2，其耦接于上述第二反相器的输出端和电压提升电路的共同电压输出端Vcout之间，其栅极耦接于上述第一反相器的输出端。其中高电压源Vcc由芯片上的充电泵(Charge-pump)(未图示)提供。
图5表示存储单元的电路图。存储单元MRij位于字符线WLi，位线BLj，互补位线BLBj交错之处。其包括P型金属氧化物半导体晶体管PU1、PU2，N型金属氧化物半导体晶体管PD1、PD2组成的栓锁电路LRi，N型金属氧化物半导体晶体管PG1、PG2作为字符开关。P型金属氧化物半导体晶体管PU1、PU2组成一拉升交叉耦合对，分别耦接于数据端D和互补数据端DB。栓锁电路LRi的电压端LRV耦接于P型金属氧化物半导体晶体管PU1、PU2的源极，并且耦接于电压提升电路VCTi的输出端VCout。N型金属氧化物半导体晶体管PD1、PD2组成一拉下交叉耦合对，分别耦接于数据端D和互补数据端DB。N型金属氧化物半导体晶体管PG1耦接于位线BLj和数据端D之间，其栅极耦接于字符线WLi。N型金属氧化物半导体晶体管PG2耦接于互补位线BLBj和数据端DB之间，其栅极耦接于字符线WLi。
请参考图4，当字符译码信号未选到电压提升电路VCTi时，字符线WLi为低电位，选择端为低电位，节点Node-1为高电位，节点Node-2为低电位，P型金属氧化物半导体晶体管MP2关闭，防止低电压源Vdd耦接到节点Node-2，P型金属氧化物半导体晶体管MP1导通，因此电压提升电路VCTi的输出端VCout耦接到低电压源Vdd，存储单元MRij的栓锁电路LRi电压端耦接到低电压源Vdd，存储单元MRij的数据得以保持。
在读取操作时，字符译码信号选到字符线WLi，字符线WLi为高电位，并且选到电压提升电路VCTi，选择端为高电位，节点Node-1为低电位，节点Node-2为高电位，P型金属氧化物半导体晶体管MP2导通，P型金属氧化物半导体晶体管MP1关闭，因此电压提升电路VCTi的输出端VCout通过P型金属氧化物半导体晶体管MP2、MP3耦接到高电压源Vcc，存储单元MRij的栓锁电路电压端耦接到高电压源Vcc。
假设位节点D的数据是1，互补位节点DB的数据是0，读取限度的临界点是在储存0的节点DB。位线BLj和互补位线BLBj都会充电到低电压源Vdd，字符线WLi则导通开关晶体管PG1，PG2，位线BLBj通过晶体管PG2放电，位节点DB的电压则决定于开关晶体管PG2、晶体管PD2的阻抗比例，低电压源Vdd。存储单元MRij的栓锁电路LRij电压端耦接到高电压源Vcc，提高晶体管M3，M4所组成的反相器临界电压Vt，因此节点DB的电位不易超过临界电压Vt，也就因此增加读取限度。同样地，位节点D的数据是0，互补位节点DB的数据是1，读取限度是在储存0的节点D一样得到改善。
图6表示改善读取限度的示意图。如图4所示，当低电压源Vdd的电压为1V，低电压源Vcc的电压为1V，读取限度归一化为1。当低电压源Vdd的电压为1V，低电压源Vcc的电压为1.1V，读取限度增加为120％。当低电压源Vdd的电压为1V，低电压源Vcc的电压为1.2V，读取限度增加为143％。
图7表示写入限度的示意图。如图5所示，当低电压源Vdd的电压为1V，低电压源Vcc的电压为1V，写入限度为190％。当低电压源Vdd的电压为1V，低电压源Vcc的电压为1.1V，写入限度为163％。当低电压源Vdd的电压为1V，低电压源Vcc的电压为1.2V，写入限度为138％。
存储单元MRij的栓锁电路电压端LRV的电压耦接到高电压源Vcc，提高晶体管M3，M4所组成的反相器临界电压Vt，因此会减少写入限度，但是由于写入限度已经足够，影响不大。此外，高电压源Vcc只有在被选择的字符线导通，因此增加的电力消耗和全部的电力消耗比较相差不多。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围应当以权利要求书所界定的保护范围为准。
权利要求
1.一种电压提升电路，用以提供存储单元逻辑状态所需要的电压，其特征在于包括一第一反相器，由一第一电压源提供工作所需要的电压，其输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于一第二电压源，其栅极耦接上述第一反相器的输入端；一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；其中，上述第一电压源的电位大于上述第二电压源的电位，当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
2.一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，当任一上述字符线所接收到的一字符译码信号为致能时，对应上述字符线的上述电压提升电路则通过一第一电压源提供电压给对应列的存储单元；当上述字符译码信号为非致能时，对应上述字符线的上述电压提升电路则通过一第二电压源提供电压给上述对应列的存储单元；上述第一电压源的电位大于上述第二电压源的电位。
3.如权利要求2所述的静态随机存取存储器，其特征在于，每一上述电压提升电路包括一第一反相器，由上述第一电压源提供工作所需要的电压，其输入端接收上述字符译码信号，一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于上述第二电压源，其栅极耦接上述第一反相器的输入端；以及一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
4.如权利要求2所述的静态随机存取存储器，其特征在于，每一上述存储单元包括一第三反相器；一第四反相器，其输入端耦接上述第三反相器的输出端，其输出端耦接上述第三反相器的输入端；一第三N型金属氧化物半导体晶体管，耦接于上述第三反相器的输出端与对应的上述位线对的正向位线之间，其栅极耦接于对应的上述字符线；一第四N型金属氧化物半导体晶体管，耦接于上述第四反相器的输出端与对应的上述位线对的互补位线之间，其栅极耦接于对应的上述字符线；上述第三、四反相器是由对应的电压提升电路提供工作所需的电压。
5.一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，当任一上述字符线所接收到的一字符译码信号为致能时，对应上述字符线的上述电压提升电路则通过一第一电压源提供电压给对应列的存储单元；当上述字符译码信号为非致能时，对应上述字符线的上述电压提升电路则通过一第二电压源提供电压给上述对应列的存储单元；上述第一电压源的电位大于上述第二电压源的电位；其中，每一上述电压提升电路包括一第一反相器，由上述第一电压源提供工作所需要的电压，其输入端接收上述字符译码信号，一第二反相器，由上述第一电压源提供工作所需要的电压，其输入端耦接上述第一反相器的输出端；一第一P型金属氧化物半导体晶体管，其源极耦接于上述第二电压源，其栅极耦接上述第一反相器的输入端；以及一第二P型金属氧化物半导体晶体管，其耦接于上述第一P型金属氧化物半导体晶体管的漏极和上述第二反相器的输出端之间，其栅极耦接于上述第一反相器的输出端；当上述字符译码信号致能时，上述第二P型金属氧化物半导体晶体管导通，使上述第一电压源提供电压给上述存储单元；当上述字符译码信号非致能时，上述第一P型金属氧化物半导体晶体管导通，使上述第二电压源提供电压给上述存储单元。
6.如权利要求5所述的静态随机存取存储器，其特征在于，每一上述存储单元还包括一第三反相器；一第四反相器，其输入端耦接上述第三反相器的输出端，其输出端耦接上述第三反相器的输入端；一第三N型金属氧化物半导体晶体管，耦接于上述第三反相器的输出端与对应的上述位线对的正向位线之间，其栅极耦接于对应的上述字符线；一第四N型金属氧化物半导体晶体管，耦接于上述第四反相器的输出端与对应的上述位线对的互补位线之间，其栅极耦接于对应的上述字符线；上述第三、四反相器是由对应的电压提升电路提供工作所需的电压。
7.一种电压提升电路，其特征在于包括一第一反相器，由一第一电压源提供工作所需要的电压，并具有一第一输入端及一第一输出端，其中该第一输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，并具有一第二输入端及一第二输出端，其中该第一输入端耦接上述第一反相器的第一输出端；及一第一开关及一第二开关，具有一共同输出端，其中，该第一开关耦接于上述第一反相器的第一输入端，并于该字符译码信号致能时导通，以输出一第二电压源提供的电压于该共同输出端；该第二开关则耦接于上述第一反相器的第一输出端及上述第二反相器的第二输出端间，并于该字符译码信号非致能时导通，以输出该第一电压源提供的电压于该共同输出端；其中该第一电压源提供的电压电位大于该第二电压源提供的电压电位。
8.如权利要求7所述的电压提升电路，其特征在于，该第一开关为一晶体管开关。
9.如权利要求8所述的电压提升电路，其特征在于，该第一开关为一P型金属氧化物半导体晶体管开关。
10.如权利要求7所述的电压提升电路，其特征在于，该第二开关为一晶体管开关。
11.如权利要求10所述的电压提升电路，其特征在于，该第二开关为一P型金属氧化物半导体晶体管开关。
12.一种半导体装置，其特征在于包括如权利要求7项所述的电压提升电路。
13.一种静态随机存取存储器，其特征在于包括多个存储单元，配置成阵列的形态；多个字符线，每一上述字符线对应每一列上述存储单元；多个位线对，每一上述位线对是对应每一行上述存储单元；及多个电压提升电路，分别提供上述每列存储单元逻辑状态所需要的电压；其中，每一上述电压提升电路包括一第一反相器，由一第一电压源提供工作所需要的电压，并具有一第一输入端及一第一输出端，其中该第一输入端接收一字符译码信号；一第二反相器，由上述第一电压源提供工作所需要的电压，并具有一第二输入端及一第二输出端，其中该第一输入端耦接上述第一反相器的第一输出端；及一第一开关及一第二开关，具有一共同输出端，其中，该第一开关耦接于上述第一反相器的第一输入端，并于对应的上述字符线所接收到的一字符译码信号为致能时导通，以输出一第二电压源提供的电压于该共同输出端；该第二开关则耦接于上述第一反相器的第一输出端及上述第二反相器的第二输出端间，并于对应的上述字符线所接收到的字符译码信号为非致能时导通，以输出该第一电压源提供的电压于该共同输出端；其中该共同输出端耦接于上述各对应列存储单元，上述第一电压源的电位大于上述第二电压源的电位。
14.如权利要求13所述的静态随机存取存储器，其特征在于，该第一开关为一晶体管开关。
15.如权利要求14所述的静态随机存取存储器，其特征在于，该第一开关为一P型金属氧化物半导体晶体管开关。
16.如权利要求13所述的静态随机存取存储器，其特征在于，该第二开关为一晶体管开关。
17.如权利要求16所述的静态随机存取存储器，其特征在于，该第二开关为一P型金属氧化物半导体晶体管开关。
全文摘要
本发明提供了一种电压提升电路及包括该电压提升电路的静态随机存取存储器、半导体装置，该静态随机存取存储器包括存储阵列，多个字符线，多个互补位线，多个存储单元，以及多个电压提升电路，对应于多个字符线，每一电压提升电路具有一电压输出端，耦接于对应的字符线的多个存储单元的电压端，并且具有一选择端，用以接收字符译码信号，其中当字符译码信号致能时，电压输出端提供的电压接近一高电压，当字符译码信号非致能时，电压输出端提供的电压接近一低电压。
文档编号G11C11/419GK1499529SQ20031011485
公开日2004年5月26日 申请日期2003年11月7日 优先权日2002年11月8日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司