专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及具有交叉点型的存储单元阵列的半导体存储装置，该存储单元阵列中，分别在行方向和列方向上排列存储单元，同一行的存储单元的每一个将其一端侧连接于相同的行选择线上，同一列的存储单元的每一个将其另一端侧连接于相同的列选择线上。
背景技术：
近年来，进展有如下的交叉点型的半导体存储装置的开发存储单元不使用存储元件以外的选择用元件，存储元件直接在存储单元内连接于行选择线(以下称为“数据线”)和列选择线(以下称为“位线”)上，从而形成存储单元阵列(例如，参见特开2002-8369号公报)。
在参见特开2002-8369号公报中公开的“电阻性交叉点存储单元阵列用的等电压检测方法”中，对数据线和位线分别供给规定电压，检测MRAM(磁性随机存取存储器)的存储单元的电阻状态。根据该公报，在读出被选择的存储单元时，对被选择的数据线施加第1电压，对选择和非选择的位线和非选择的数据线施加比第1电压低的第2电压，检测被选择的存储单元的电阻状态，即存储状态。
图24表示现有交叉点存储器的存储单元阵列的电路结构、以及向数据线和位线的供给电压的设定电平和电流路径。在图24的交叉点存储器中，在读出被选择的存储单元时，对被选择的位线施加第3电压V2，对选择和非选择的数据线和非选择的位线施加比第3电压V2高的第4电压V1，检测被选择的存储单元的电阻状态。
图24表示了读出数据线D0与位线B0交叉的地方的存储单元的电阻状态时，通过读出选择数据线D0的电流，从而判定所希望的存储单元的电阻状态的情况。
图25表示了读出数据线D0与位线B0交叉的地方的存储单元的电阻值时的各数据线、各位线的电压设定和电流路径。在图25中，与上述特开2002-8369号公报中的电压设定相同，在读出被选择的存储单元时，对被选择的数据线施加第1电压V1，对选择和非选择的位线和非选择的数据线施加比第1电压V1低的第2电压V2，检测被选择的存储单元的电阻状态。在该情况下，通过读出位线B0的电流，从而判定所希望的存储单元的电阻状态。
图26表示测定存储单元Md的读出电流Id时产生的泄漏电流Ileak0、Ileak1……Ileakk的电流路径。图中M虚拟地表示了测定在选择数据线的电流IM的电流计。在图26所示的读出状态中，向位线和数据线的施加电压成为与图24所示的情况相同的设定。在该情况下，存储单元Md的读出电流Id成为如下式(1)所示。另外，在本说明书中运算符号∑i＝0～k表示在i＝0～k范围的算术和。
Id＝IM-∑i＝0～kIleaki…(1)此外，图27表示测定存储单元Md1的读出电流Id1时产生的泄漏电流∑i＝0～kIleak1i的电流路径和方向、以及测定存储单元Md2的读出电流Id2时产生的泄漏电流∑i＝0～kIleak2i的方向．另外，在图27所示的读出状态中，向位线和数据线的施加电压成为与图24所示的情况相同的设定。在该情况下，当存储单元Md1的电阻值在连接于选择位线上的存储单元内较低时，由于根据驱动数据线的驱动器的导通电阻值与存储单元Md1的电阻值的电阻分割比的分压，数据线D1的电压变低。
因此，为了使存储单元Md1与数据线D1的接点d1A的电压和其他数据线电压相比较低，产生从各位线流向存储单元Md1的泄漏电流。即，产生从各位线通过数据线D1流向存储单元Md1的泄漏电流(经由非选择存储单元的绕入(回 込み)电流)∑i＝0～kIleak1i。在这种情况下，存储单元Md1的读出电流Id1与数据线D1中的测定电流IM1的关系如下式(2)所示。图27中的M1虚拟地表示了测定电流IM1的电流计。
IM1＝Id1-∑i＝0～kIleak1i…(2)此外，当存储单元Md2的电阻值在连接于选择位线上的存储单元内较高时，由于根据驱动数据线的驱动器的导通电阻值与存储单元Md2的电阻值的电阻分割比的分压，数据线D2的电压变低。
因此，为了使存储单元Md2与数据线D2的接点d2A的电压和其他数据线电压相比较高，泄漏电流(经由非选择存储单元的绕入电流)∑i＝0～kIleak2i从数据线D2流向各位线的方向。即，成为从数据线D2通过各位线向连接于各数据线上的存储单元Mdx产生泄漏电流∑i＝0～kIleak2i。在这种情况下，存储单元Md2的读出电流Id2与数据线D2中的测定电流IM2的关系如下式(3)所示。图27中的M2虚拟地表示了测定电流IM2的电流计。
IM2＝Id2+∑i＝0～kIleak2i …(3)大体上，依赖于读出对象的选择存储单元的电阻值产生泄漏电流的理由是因为如图28所示在数据线和位线存在视在电阻值。具体地，视在电阻值是驱动数据线的驱动器和驱动位线的驱动器在驱动时的电阻值。
具体地，在图28表示了设定与图24所示的数据线和位线的施加电压相同的施加电压的情况。首先，在设定数据线和位线的电压时，如图28所示，需要驱动器A。在该驱动器A的驱动时，存在导通电阻(将电阻值假定为R)。当存储单元阵列内的选择位线上的存储单元的电阻值例如R1、R2、R3、R4分别不同时，数据线1～4的各电压Vdi(i＝1～4)用下述数学式(4)来表示。其中，假设各数据线的驱动电压为V1，选择位线上的电压为V2’。
Vdi＝(V1-V2’)×Ri/(Ri+R) …(4)如数学式(4)所示，若Ri分别不同，则各数据线的电压Vdi也同样成为不同的结果。因此，依赖于选择位线上的存储单元的电阻值而使各数据线的电压发生变动，产生泄漏电流。
接着，参照图29，对以组(bank)为单位访问(选择)存储单元阵列的情况进行说明。在图29表示了存储单元阵列分割为多个组来构成的情况。该情况下，除了参照图28进行说明的驱动器的导通电阻之外，还追加了组选择晶体管BSi的导通电阻。
因此，比起图28所示的单一存储单元阵列结构的情况来说，数据线的电压变动变得更大。当读出图29中的存储器阵列10(组1)中的存储单元时，需要使选择存储单元阵列10(组1)的晶体管BS1(组选择晶体管列)内的晶体管成为导通状态。此外，为了使其他的存储单元阵列MR0、MR2、MR3(组0、2、3)成为非选择，就需要使全部组选择晶体管列BS0、BS2、BS3的晶体管成为截止状态。这样，通过使组选择晶体管列BS1内晶体管成为导通状态，就使晶体管的导通电阻Rbs1、Rbs2……Rbsx存在于数据线上。因此，图29所示的各组内的数据线的电压Vdij用下式(5)表示。其中，i表示同一组内的数据线的顺序，j表示组的顺序。此外，Rij表示与组j内的选择位线和第i条数据线连接的存储单元的电阻值。
Vdij＝(V1-V2’)×Rij/(Rij+R+Rbsj)…(5)如数学式(5)所示，图29所示的各组内的数据线的电压Vdij结果是比数学式(4)所示的数据线的电压变动更大。
在图30表示了图28的数据线驱动兼放大器电路的一个例子。数据线驱动兼放大器电路对选择及非选择的数据施加规定的电压(例如电源电压Vcc)。该数据线驱动兼放大器电路中的P沟道MOSFET(以下简称为“PMOS”)P0从数据线供给访问存储单元的驱动电流Ix。当被访问的存储单元的电阻值较大时，为了减少从图30中的数据线驱动电路的PMOS(P0)供给到存储单元阵列的电流，使该PMOS的栅极电压变高。此外，当被访问的存储单元的电阻值较小时，为了增大从PMOS(P0)供给到存储单元阵列的电流，使PMOS(P0)的栅极电压变低。该PMOS(P0)的栅极电压由图30中的数据线电流放大电路中的PMOS(P1)和负载晶体管(N沟道MOSFET)放大，输出被放大的电压V0。
在图31表示了图28的位线驱动电路的一个例子。该位线驱动电路具备用PMOS形成的负载电路P0和2组用CMOS传输门构成的列选择电路。当列选择电路利用列地址解码器(列解码器)的解码输出选择位线时，图31中的右侧的CMOS传输门导通，对位线供给接地电压Vss，当位线为非选择时，图31中的左侧的CMOS传输门导通，供给从电源电压Vcc电压下降了PMOS(P0)的阈值电压部分的电压。另外，位线为非选择时供给位线的电压成为与供给数据线的电压相同的电压电平。
如上所述，图27中的在数据线D1的测定电流IM1成为如数学式(2)所示，此外，图27中的在数据线D2的测定电流IM2成为如数学式(3)所示。如数学式(2)和数学式(3)所示，使用现有的数据线驱动兼放大器电路和位线驱动器，当在读出时对数据线和位线分别施加规定电压的情况下，由于依赖于读出对象的选择存储单元的电阻值，泄漏电流的电流方向会改变，所以当泄漏电流值较大时，就很难根据在数据线上测定的测定电流IM1和IM2来计算出存储单元读出电流Id1和Id2。
如上所述，在图25表示了特开2002-8369号公报中所公开的“电阻性交叉点存储单元阵列用的等电压检测方法”中的向数据线和位线的供给电压的设定电平及该情况下的电流路径。进而，在图32中，表示当采用图25所示的电压设定电平时，选择存储单元的电阻值较高情况下的泄漏电流的电流方向。
在图32中，当选择存储单元的电阻值较高时，流经位线B0的存储单元电流Id1和泄漏电流Ileak0、Ileak1……Ileakk的流动方向相同。此外，如图27所示，当选择存储单元的电阻值较低时，流经位线B0的存储单元电流Id2和泄漏电流Ileak00、Ileak01……Ileak0k的流动方向成为相反。该情况下，由于根据泄漏电流值使测定电流IM1和IM2的值发生较大变化，所以不能正确地检测存储单元电流Id1和Id2。如图32和图33所示，在图31的向数据线和位线的供给电压的设定方法中，与图32和图33所示的泄漏电流同样，产生了依赖于选择存储单元的电阻值而使泄漏电流逆流的问题。
发明内容
本发明鉴于上述问题而做成，其第1目的在于，降低依赖于读出对象的存储单元的电阻值而变化的泄漏电流，实现读出容限的提高。此外，其第2目的在于，利用考虑了依赖于读出对象的存储单元的电阻值而变化的泄漏电流的影响的读出电路，实现读出容限的提高。
本发明的半导体存储装置，具有存储单元阵列，在行方向和列方向上分别排列多个存储单元，该存储单元由利用电阻的变化存储信息的可变电阻元件构成，具备在行方向上延伸的多个行选择线和在列方向上延伸的多个列选择线，同一行的上述存储单元的每一个将上述可变电阻元件的一端侧连接于相同的上述行选择线上，同一列的上述存储单元的每一个将上述可变电阻元件的另一端侧连接于相同的上述列选择线上，该半导体存储装置其第1特征在于，具备列读出电压供给电路，对每一条上述列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压；具备行读出电压供给电路，对每一条上述行选择线，在读出时供给上述第2电压；具备读出电路，在读出时，将流经选择的上述行选择线的电流与流经非选择的上述行选择线的电流分离并进行检测，检测选择的上述存储单元的电阻状态，具备列电压位移抑制电路和行电压位移抑制电路的至少一个，所述列电压位移抑制电路在读出时，对非选择的上述列选择线的每一条个别地抑制供给的电压电平的位移，所述行电压位移抑制电路在读出时，至少对选择的上述行选择线，抑制供给的电压电平的位移。此外，也可以是行电压位移抑制电路在读出时，对上述行选择线的每一条抑制供给的电压电平的位移。
根据上述第1特征的半导体存储装置，由于利用列电压位移抑制电路抑制了列选择线的电压电平的位移，所以可以降低由该列选择线的电压电平的位移诱导的泄漏电流，实现了读出容限的提高。此外，通过取代列电压位移抑制电路或在此基础上，具备行电压位移抑制电路，从而可以进一步降低由行选择线的电压电平的位移诱导的泄漏电流，实现了读出容限的提高。特别是，通过具备列电压位移抑制电路和行电压位移抑制电路两者，就更有效地实现了读出容限的提高。
进而，上述第1特征的半导体存储装置，其第2特征在于，至少在行方向上排列多个上述存储单元阵列，上述各存储单元阵列的上述多个行选择线经由选择上述存储单元阵列用的阵列选择晶体管连接于个别对应的总行选择线上，上述行读出电压供给电路构成为可经由个别对应的上述总行选择线对通过上述阵列选择晶体管选择的上述存储单元阵列的上述多个行选择线的每一条供给上述第2电压，上述行电压位移抑制电路个别地设在上述行选择线与上述阵列选择晶体管之间。
根据上述第2特征的半导体存储装置，在行方向上排列多个存储单元阵列，各存储单元阵列的多个行选择线的每一条在经由个别对应的上述总行选择线连接于行读出电压供给电路的结构中，通过行电压位移抑制电路直接连接于行选择线上，从而能够对各存储单元阵列的行选择线有效地抑制电压电平的位移。即，构成为行电压位移抑制电路对行选择线经由阵列选择晶体管进行连接时，可以对总行选择线有效地抑制电压电平的位移，由于对各存储单元阵列的行选择线的抑制效果被阵列选择晶体管所阻碍，所以根据第2的特征结构就可以消除那些不适合的情况了。
进而，本发明的半导体存储装置，其第3特征在于，上述读出电路构成为可比较流经选择的上述行选择线的电流和第1电流状态与第2电流状态的中间状态的电流，所述第1电流状态是流经在被选择的上述存储单元的电阻处于高电阻状态的高电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最大状态的状态，所述第2电流状态是流经在被选择的上述存储单元的电阻处于低电阻状态的低电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最小状态的状态。
进而，上述第3特征的半导体存储装置，最好是上述读出电路具备第1电流电压变换电路部，将流经选择的上述行选择线的电流变换成读出电压电平；第1参考电流产生电路，近似地实现上述第1电流状态；第2参考电流产生电路，近似地实现上述第2电流状态；第2电流电压变换电路部，将上述第1电流状态与上述第2电流状态的中间状态的电流变换成参考电压电平；以及比较电路，比较上述读出电压电平和上述参考电压电平。
根据上述第3特征的半导体存储装置，将流经读出对象的存储单元的2个电阻状态中的、各个泄漏电流的影响最大的状态的中间状态中的行选择线的电流作为参考值，由于可以比较与读出对象的存储单元连接的行选择线的读出电流和其参考值，所以不论对读出对象的存储单元的2个电阻状态的哪一个，都可以获得最大的读出容限，实现读出容限的提高。特别是，通过与上述第1特征进行组合，就能进一步提高读出容限。
进而，上述第3特征的半导体存储装置，其第4特征在于，具备第1参考电流产生电路，近似地实现上述第1电流状态；以及第2参考电流产生电路，近似地实现上述第2电流状态，上述第1参考电流产生电路和上述第2参考电流产生电路分别具备结构与上述存储单元阵列等价的参考存储单元阵列，该参考存储单元阵列具有由与上述存储单元相同的上述可变电阻元件构成的参考存储单元；参考列读出电压供给电路，具有与上述列读出电压供给电路等价的结构；以及参考行读出电压供给电路，具有与上述行读出电压供给电路等价的结构，上述第1参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经选择的上述参考存储单元阵列的行选择线的电流成为上述第1电流状态的第1分布图形，上述第2参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经选择的上述参考存储单元阵列的行选择线的电流成为上述第2电流状态的第2分布图形。
根据上述第4特征的半导体存储装置，由于利用设定为不同的分布图形的2个参考存储单元阵列，能可靠且容易地实现上述第2特征中的近似地实现第1电流状态的第1参考电流产生电路和近似地实现第2电流状态的第2参考电流产生电路，所以就可以具体地起到上述第2特征的半导体存储装置的作用效果。
进而，上述第4特征的半导体存储装置，其第5特征在于，具备多个上述存储单元阵列，多个上述存储单元阵列内的至少2个对上述存储单元阵列的上述读出电路共同利用上述第1参考电流产生电路和上述第2参考电流产生电路。
根据上述第5特征的半导体存储装置，由于在多个存储单元阵列中共同利用了近似地实现第1电流状态的第1参考电流产生电路和近似地实现第2电流状态的第2参考电流产生电路，所以就可以缩小第1参考电流产生电路和第2参考电流产生电路的相对电路规模(即，半导体芯片上的占有面积)，实现半导体存储装置的低成本化。
图1是表示本发明的半导体存储装置的一个实施方式的电路方框图。
图2是表示本发明的半导体存储装置的数据线驱动电路、行读出电压供给电路、以及行电压位移抑制电路的一个例子的电路图。
图3是表示本发明的半导体存储装置的位线驱动电路、列读出电压供给电路、以及列电压位移抑制电路的一个例子的电路图。
图4是表示将在饱和区工作的PMOS作为负载电阻的负载特性、存储单元阵列中的存储单元的电阻状态的各种分布图形中的存储单元阵列的I-V特性、以及行读出电压供给电路的输出电压的静态特性图。
图5是说明交叉点型的存储单元阵列中的存储单元的电阻状态的各种分布图形的图。
图6是说明存储单元阵列内的选择存储单元的位线上的地点依赖性的图、以及表示选择存储单元与位线驱动电路之间的距离和位线电位的关系的图。
图7是说明存储单元阵列内的选择存储单元的位线上的地点依赖性的图、以及表示选择存储单元与数据线驱动电路之间的距离和数据线电位的关系的图。
图8是表示与图5所示的图形A相同的分布图形的选择存储单元的位置不同而引出的变形例的图。
图9是表示与图5所示的图形B相同的分布图形的选择存储单元的位置不同而引出的变形例的图。
图10是表示与图5所示的图形C相同的分布图形的选择存储单元的位置不同而引出的变形例的图。
图11是表示与图5所示的图形D相同的分布图形的选择存储单元的位置不同而引出的变形例的图。
图12是表示将在线性区工作的PMOS作为负载电阻的负载特性、存储单元阵列中的存储单元的电阻状态的各种分布图形中的存储单元阵列的I-V特性、以及行读出电压供给电路的输出电压的静态特性图。
图13是表示使用行电压位移抑制电路和列电压位移抑制电路时的存储单元阵列的I-V特性的静态特性图。
图14是表示本发明的半导体存储装置的读出电路的一个例子的电路方框图。
图15是表示图2所示的PMOS负载晶体管的I-V特性、以及图1所示的具备行电压位移抑制电路和列电压位移抑制电路的存储单元阵列中的存储单元的电阻状态的各种分布图形中的存储单元阵列的I-V特性的静态特性图。
图16是表示本发明的半导体存储装置的读出电路的另一个例子的电路方框图。
图17是表示使用图16所示的读出电路的本发明的半导体存储装置的第2实施方式的电路方框图。
图18是表示数据线驱动电路的负载特性、存储单元阵列中的存储单元的电阻状态的各种分布图形中的存储单元阵列的I-V特性、以及将数据线驱动电路的输出电压输入了图16所示的读出电路时的读出电路的输入反转电平的离散的容许范围的关系的静态特性图。
图19是表示本发明的半导体存储装置的读出电路的另一个例子的电路方框图。
图20是表示将本发明的半导体存储装置的多个存储单元阵列以组为单位可选择的存储单元阵列结构的电路方框图。
图21是表示图20所示的本发明的半导体存储装置的存储单元阵列结构中的数据线驱动电路的一个结构例的电路图。
图22是表示将多个存储单元阵列以组为单位可选择的存储单元阵列结构中的数据线驱动电路的其他结构例的电路图。
图23是表示在列方向上扩张图20所示的本发明的半导体存储装置的存储单元阵列结构的情况下的设计例的电路图。
图24是表示现有的交叉点存储器的存储单元阵列的电路结构、以及向数据线和位线的供给电压的设定电平与电流路径的电路图。
图25是在现有的交叉点存储器的存储单元阵列中，表示读出数据线D0与位线B0交叉的地方的存储单元的电阻值时的各数据线、各位线的电压设定和电流路径的电路图。
图26是在现有的交叉点存储器的存储单元阵列中，表示测定存储单元Md的读出电流Id时产生的泄漏电流的电流路径的电路图。
图27是在现有的交叉点存储器的存储单元阵列中，表示测定存储单元Md1的读出电流Id1时产生的泄漏电流的电流路径和方向、以及测定存储单元Md2的读出电流Id2时产生的泄漏电流的电流路径和方向的电路图。
图28是在现有的交叉点存储器的存储单元阵列中，说明泄漏电流所产生的理由的图。
图29是表示将存储单元阵列以组为单位可选择的存储单元阵列结构的电路方框图。
图30是表示现有的交叉点存储器的存储单元阵列中使用的数据线驱动兼放大电路的一个例子的电路图。
图31是表示现有的交叉点存储器的存储单元阵列中使用的位线驱动电路的一个例子的电路图。
图32是在现有的交叉点存储器的存储单元阵列中，表示读出数据线D0与位线B0交叉的地方的高电阻状态的存储单元时的、各数据线、各位线的电压设定和电流路径的电路图。
图33是在现有的交叉点存储器的存储单元阵列中，表示读出数据线D0与位线B0交叉的地方的低电阻状态的存储单元时的、各数据线、各位线的电压设定和电流路径的电路图。
具体实施例方式
对于本发明的半导体存储装置(以下简称为“本发明装置”)的实施方式，基于附图来进行说明。
(第1实施方式)在图1表示了与本发明装置的存储单元阵列10内的存储单元的读出工作相关联的主要部分的方框结构。存储单元阵列10是交叉点型的存储单元阵列构造，构成为分别在行方向和列方向排列多个由利用电阻的变化存储信息的可变电阻元件构成的存储单元(未图示)，具备在行方向延伸的多条数据线(行选择线)和在列方向延伸的多条位线(列选择线)，同一行的存储单元的每一个将可变电阻元件的一端侧连接于相同的数据线上，同一列的存储单元的每一个将可变电阻元件的另一端侧连接于相同的位线上。存储单元阵列10作为一个例子，是16行×16列的阵列尺寸，这时，数据线和位线各为16根。
本发明装置如图1所示，对存储单元阵列10具备数据线驱动电路11，个别地驱动各数据线；位线驱动电路12，个别地驱动各位线；行解码器13，从多条数据线中选择出连接于读出对象的选择存储单元上的选择数据线；以及列解码器14，从多条位线中选择出连接于读出对象的选择存储单元上的选择位线。
进而，本发明装置具备参考电压产生用的2个参考存储单元阵列20a、20b，其阵列尺寸与存储单元阵列10相同且使用相同的存储单元；以及读出电路15，根据参考存储单元阵列20a、20b的输出电压Vref0、Vref1生成参考电压电平，根据存储单元阵列10的选择数据线的电压电平Vm生成读出电压电平，对读出电压电平和参考电压电平进行比较，判定选择存储单元的存储状态(电阻状态)。
在2个参考存储单元阵列20a、20b中，分别设有对存储单元阵列10设置的数据线驱动电路11、位线驱动电路12；以及与列解码器14电路结构相同的数据线驱动电路21、位线驱动电路22和列解码器24。
设在各数据线的数据线驱动电路11如图2所示，构成为具备在读出时供给第2电压(例如电源电压Vcc)的行读出电压供给电路30；以及抑制从行读出电压供给电路30供给的电压电平的位移的行电压位移抑制电路31。具体地，行读出电压供给电路30利用栅极电平被固定为规定的偏磁电平且被设定成在饱和区工作的PMOS来形成，该PMOS的源极在上述第2电压，漏极连接于输出选择数据线的电压电平Vm的输出节点上。行电压位移抑制电路31使源极与数据线连接，构成为具备使漏极连接于上述输出节点上的N沟道MOSFET(以下仅简称为“NMOS”)32；以及根据数据线的电压电平Vd使NMOS32的栅极电压变化并对NMOS32的导通电阻进行调整的具有反相器(inverter)33的反馈电路部。供给数据线的电压电平Vd如图2所示，从第2电压(例如，电源电压Vcc)变成扣除了PMOS30和行电压位移抑制电路31的电压降部分的电压，具体说来用行电压位移抑制电路31的反相器33的反转电平和NMOS32的阈值电压来进行调整。
设在各位线的位线驱动电路12如图3所示，构成为具备在读出时供给规定的第1电压(例如接地电压Vss)、在读出非选择时供给与第1电压不同的第2电压(例如电源电压Vcc)的列读出电压供给电路40；以及抑制从列读出电压供给电路40供给的电压电平的位移的列电压位移抑制电路41。具体地，列读出电压供给电路40具备由PMOS42形成的负载电路和2组用CMOS传输门43、44构成的列选择电路45。在列选择电路45中，当利用列解码器14的解码输出选择位线时，右侧的CMOS传输门44导通，对位线供给第1电压，当位线为非选择时，左侧的CMOS传输门43导通，经由PMOS42、CMOS传输门43和列电压位移抑制电路41供给第2电压。PMOS42将源极连接于电源电压Vcc，将漏极连接于CMOS传输门43的一端，栅极被设定成固定在规定的偏磁电平并在饱和区工作。CMOS传输门43的另一端经由列电压位移抑制电路41连接于位线。CMOS传输门44的一端连接于接地电压Vss，另一端连接于位线。列电压位移抑制电路41使源极与位线连接，构成为具备漏极连接于CMOS传输门43的另一端的NMOS46；以及根据位线的电压电平Vb使NMOS46的栅极电压变化对NMOS46的导通电阻进行调整的由反相器47构成的反馈电路部。位线为非选择时供给该位线的电压电平Vd如图3所示，从第2电压(例如，电源电压Vcc)变成扣除了PMOS42、CMOS传输门43和列电压位移抑制电路41的电压降部分的电压，具体说来用列电压位移抑制电路41的反相器47的反转电平和NMOS46的阈值电压来进行调整。另外，供给非选择的位线的电压是与供给数据线的第2电压相同的电压电平。
图2所示的行电压位移抑制电路31和图3所示的列电压位移抑制电路41为了抑制了作为现有交叉型的存储单元阵列的问题的参照图26或图27而说明的泄漏电流(经由非选择存储单元的绕入电流)引起的在选择数据线测定的电流的变动(参照数学式(2)和(3))，改善读出容限而设置。
接着，对于行电压位移抑制电路31的工作，参照图2进行说明。当读出对象的选择存储单元的电阻值较高时，选择的数据线的电压上升。当该选择数据线的电压Vd上升时，行电压位移抑制电路31中的反相器33的输入电平上升，反相器31的输出电平下降。因此，当该反相器31的输出电平下降时，由于NMOS32的栅极源极间电压下降，NMOS32的导通电阻变小，对选择数据线的驱动能力下降，所以泄漏电流的供给能力也下降。
相反地，当选择存储单元的电阻值较低时，通过使被选择的数据线的电压低于连接于其他高阻值的存储单元的数据线电压，从而产生从高数据线电压电平(非选择数据线)到低数据线电压电平的相选择数据线的绕入电流(泄漏电流)。这样，当选择数据线的电压下降时，行电压位移抑制电路31中的反相器33的输入电平下降，反相器33的输出电平上升。因此，当该反相器33的输出电平上升时，由于NMOS32的栅极漏极间电压变高，NMOS32的导通电阻上升，对选择数据线的驱动能力增加，所以向选择数据线的电流供给能力增加，上述向非选择数据线的泄漏电流实质性地下降。
不论选择存储单元的电阻值的高低，随着存储单元阵列尺寸的变大，该泄漏电流(绕入电流)有增加的倾向。因此，行电压位移抑制电路31的泄漏电流降低效果在绕入电流有增加倾向的大存储单元阵列中更为显著。
接着，对于列电压位移抑制电路41的工作，参照图3进行说明。列电压位移抑制电路41的功能是当非选择位线的电压高于数据线和其他非选择位线的电压时，使该非选择位线的电压电平下降，此外，当非选择位线的电压低于数据线和其他非选择位线的电压时，使该非选择位线的电平上升。由于工作原理与行电压位移抑制电路31相同，故省略重复的说明。
接着，在行读出电压供给电路30中，说明输出节点输出的选择数据线的电压电平Vm即形成行读出电压供给电路30的PMOS的漏极电压、与在输出节点测定的流经选择数据线的电流即该PMOS的漏极电流之间的关系。
图4组合表示了将在饱和区工作的该PMOS作为负载电阻的负载特性(I-V特性图中用“L”显示)和存储单元阵列中的存储单元的电阻状态的各种分布图形(图形A～H)中的存储单元阵列的I-V特性(图中用“A”～“H”显示)。
接着，对存储单元阵列中的存储单元的电阻状态的各种分布图形(图形A～H)，参照图5进行说明。另外，虽然图5为了说明各分布图形的特征而表示了8行×12列的简略阵列尺寸，但是该阵列尺寸不是一定就表示实际的阵列尺寸。
另外，在图5中，图形A是表示连接于1条数据线的任意1行存储单元和连接于1条位线的任意1列存储单元为高电阻、除上述高电阻的存储单元区外的区域中的存储单元为低电阻的分布图形。当选择存储单元为高电阻时，在读出位于由高电阻构成的行和列交叉的位置上的高电阻存储单元的情况下，绕入电流变得最大，读出电流也变得最大。当选择存储单元为低电阻时，选择低电阻存储单元的某一个。图形B表示在连接于1条数据线的任意1行存储单元以及连接于1条位线的任意1列存储单元中，除了连接于该1条数据线和该1条位线两者上的存储单元之外的存储单元为高电阻、除了上述高电阻的存储单元区之外的区域的存储单元为低电阻的分布图形。当选择存储单元为高电阻时，选择高电阻存储单元的某一个。当选择存储单元为低电阻时，在读出连接于该1条数据线和该1条位线两者上的低电阻存储单元的情况下，绕入电流变得最大，低电阻存储单元的读出电流也变得最大。图形C表示在连接于1条数据线的任意1行存储单元以及连接于1条位线的任意1列存储单元为低电阻，除了上述低电阻的存储单元区之外的区域的存储单元为高电阻的分布图形。当选择存储单元为高电阻时，选择高电阻存储单元的某一个。当选择存储单元为低电阻时，在读出位于由低电阻分布的行和列交叉的位置上的低电阻存储单元的情况下，读出电流变得最小。即，图形C是图形A的反过来的图形。图形D表示在连接于1条数据线的任意1行存储单元以及连接于1条位线的任意1列存储单元中，除了连接于该1条数据线和该1条位线两者上的存储单元之外的存储单元为低电阻、除了上述低电阻的存储单元区之外的区域的存储单元为高电阻的分布图形。当选择存储单元为高电阻时，在读出连接于该1条数据线和该1条位线两者上的高电阻存储单元的情况下，绕入电流变得最大，高电阻存储单元的读出电流变得最小。当选择存储单元为低电阻时，选择低电阻存储单元的某一个。
图形E表示仅1个存储单元为高电阻、其他存储单元为低电阻的分布图形。当选择存储单元为高电阻时，选择该1个高电阻存储单元。当选择存储单元为低电阻时，选择其他低电阻存储单元的某一个。图形F表示仅1个存储单元为低电阻、其他存储单元为高电阻的分布图形。当选择存储单元为低电阻时，选择该1个低电阻存储单元。当选择存储单元为高电阻时，选择其他高电阻存储单元的某一个。即，图形F是图形E的反过来的图形。图形G表示仅是连接于1条数据线的1行存储单元为低电阻、其他行存储单元为高电阻的分布图形。当选择存储单元为低电阻时，从该1行的低电阻存储单元中进行选择。当选择存储单元为高电阻时，从其他行的高电阻存储单元中进行选择。图形H表示仅是连接于1条数据线的1行存储单元为高电阻、其他行存储单元为低电阻的分布图形。当选择存储单元为高电阻时，从该1行的高电阻存储单元中进行选择。当选择存储单元为低电阻时，从其他行的低电阻存储单元中进行选择。即，图形H是图形G的反过来的图形。
对上述各图形进行了电路模拟的结果是如图4所示，当选择存储单元为高电阻状态时，在图形A(特别是，后述的图8(b)中的图形A)的情况中，当读出高电阻状态的行和列的交叉点的存储单元时，高电阻状态的读出电流成为最大，为最坏情况。此外，当选择存储单元为低电阻状态时，在图形C(特别是，后述的图10(b)中的图形C)的情况中，当读出低电阻状态的行和列的交叉点的存储单元时，低电阻状态的读出电流成为最小，为最坏情况。
接着，作为对读出电流产生影响的主要因素，有存储单元阵列内的选择存储单元所位于的位置依赖性。图6(a)表示读出存储单元时的选择存储单元的位线上的位置和电流路径。该读出电流从数据线驱动电路11驱动各数据线d0～dn的数据线电流Id0～Idn并流入选择位线bn。即，流入选择位线bn的电流Ibn如下式(6)所示，成为所有数据线中的各数据线电流Idi(i-0～n)的总和。
Ibn＝Id0+Id1+…+Idn …(6)因此，在选择离选择位线bn的位线驱动电路12最远的选择存储单元X0时、以及选择离选择位线bn的位线驱动电路12最近的选择存储单元Xn时，位线电位不同。
在图6(b)表示了位线的长度(选择存储单元与位线驱动电路12之间的距离)与位线电位的关系。如图6(b)所示，当选择离位线驱动电路12较近侧的存储单元时，位线电位变低，当选择离位线驱动电路较远侧的存储单元时，位线电位变高。因此，选择离位线驱动电路12最远的高电阻存储单元X0时的读出电流小于选择离位线驱动电路12最近的高电阻存储单元Xn时的读出电流。
在图7(a)表示了读出存储单元时的选择存储单元的数据线上的位置和电流路径。当选择图7(a)中的离数据线驱动电路11最近的存储单元Y0时，来自数据线驱动电路11的电流通过选择存储单元Y0和位线b0到达位线驱动电路12。此外，当选择离数据线驱动电路11最远的存储单元Yn时，来自数据线驱动电路11的电流通过选择存储单元Yn和位线bn到达位线驱动电路12。选择存储单元X的情况与选择存储单元Y的情况的不同点是数据线dx的长度(选择存储单元与数据线驱动电路11之间的距离)。由于选择存储单元Y0的情况与选择存储单元Yn的情况相比数据线dx较短，而根据该数据线dx的线长差即数据线dx的电阻差使数据线电位上升，所以因为该电位上升就流经了较多的电流。
图7(b)表示当访问存储单元Y0时和当访问存储单元Yn时的数据线的电位差即数据线的长度与数据线电位的关系。
综上所述，当分别考虑到图6(a)和(b)所示的在位线上的选择存储单元的位置依赖性、以及图7(a)和(b)所示的在数据线上的选择存储单元的位置依赖性时，与图5所示的各种分布图形(图形A～D)，选择存储单元的位置依赖性成为下述汇总的结果。
首先，考虑到图6(a)和(b)所示的在位线上的选择存储单元的位置依赖性。对于图形A，当相互比较图8(a)、(d)和(e)所示的各存储单元a的读出电流时，图8(a)所示的图形A的存储单元a的读出电流成为最大。对于图形B，当相互比较图9(a)、(d)和(e)所示的各存储单元b的读出电流时，图9(a)所示的图形B的存储单元b的读出电流成为最大。对于图形C，当相互比较图10(a)、(d)和(e)所示的各存储单元c的读出电流时，图10(a)所示的图形C的存储单元c的读出电流成为最小。对于图形D，当相互比较图11(a)、(d)和(e)所示的各存储单元d的读出电流时，图11(a)所示的图形D的存储单元d的读出电流成为最小。
接着，考虑到图7(a)和(b)所示的在数据线上的选择存储单元的位置依赖性。对于图形A，当相互比较图8(a)和(b)所示的各存储单元a的读出电流时，图8(b)所示的图形A的存储单元a的读出电流成为最大。对于图形B，当相互比较图9(a)和(b)所示的各存储单元b的读出电流时，图9(b)所示的图形B的存储单元b的读出电流成为最大。对于图形C，当相互比较图10(a)和(b)所示的各存储单元c的读出电流时，图10(b)所示的图形C的存储单元c的读出电流成为最小。对于图形D，当相互比较图11(a)和(b)所示的各存储单元d的读出电流时，图11(b)所示的图形D的存储单元d的读出电流成为最小。
在图4中，负载特性L与存储单元阵列的I-V特性的交点成为工作点。将负载特性L与选择存储单元为高电阻时的存储单元阵列的I-V特性(图形A)的交点J的电压电平设为Vj。此外，将负载特性L与选择存储单元为低电阻时的存储单元阵列的I-V特性(图形C)的交点K的电压电平设为Vk。而且，将交点J、K间的电压差设为Vjk。该电压差Vjk表示对选择存储单元的高电阻时和低电阻时的读出容限电压。
对此，参照图12说明形成行读出电压供给电路30的PMOS不在饱和区而在线性区工作的情况。这种情况下，负载电阻的PMOS的栅极与漏极连接且不是规定偏磁电平。将在该线性区工作的负载特性L’与选择存储单元为高电阻时的存储单元阵列的I-V特性(图形A)交点M的电压电平设为Vm。此外，在该线性区工作的负载特性L’与选择存储单元为低电阻时的存储单元阵列的I-V特性(图形C或H)交点N的电压电平设为Vn。而且，设交点M、N间的电压差为Vmn。该电压差Vmn表示对选择存储单元的高电阻时和低电阻时的读出容限电压。
通过图4和图12可知，获得了与在饱和区工作的负载特性L的交点J、K间的电压差Vjk大于与在线性区(作为电阻元件)工作的负载特性L’的交点M、N间的电压差Vmn的结果(Vjk＞Vmn)。因此，根据该结果，通过将行读出电压供给电路30和列读出电压供给电路40的PMOS的栅极电压作为规定的偏磁电平(中间电平)并在饱和区工作，从而可以确保更大的读出容限。
接着，在图13表示使用图2和图3所示的行电压位移抑制电路31和列电压位移抑制电路41情况中的存储单元阵列的I-V特性。在图13中，仅表示了作为选择存储单元为高电阻时和低电阻时的各个最坏情况图形的图形A和图形C。
如图13所示，当选择存储单元为低电阻时的图形C的存储单元阵列的I-V特性C’与未使用图4所示的行电压位移抑制电路31和列电压位移抑制电路41时的同图形的存储单元阵列的I-V特性C进行比较时，其抑制了泄漏电流的影响，改善了电流特性。此外，当选择存储单元为高电阻时的图形A的存储单元阵列的I-V特性A’与未使用图4所示的行电压位移抑制电路31和列电压位移抑制电路41时的同图形的存储单元阵列的I-V特性A进行比较时，其抑制了泄漏电流的影响，对于漏极电压的上升抑制了漏极电流，改善了特性。因此，可知获得了从使用了行电压位移抑制电路31和列电压位移抑制电路41的存储单元阵列的I-V特性C’及A’与负载特性L的交点O、P得到的交点O、P间的电压差Vop，大于未使用行电压位移抑制电路31和列电压位移抑制电路41的电压差Vjk的结果(Vop＞Vjk)，改善了读出容限。
接着，对在本发明装置中使用的参考存储单元阵列20a、20b进行说明。
如上所述，电路模拟的结果是如图4(或图12)所示，当选择存储单元为高电阻状态时，在其他的非选择存储单元的电阻状态的分布图形为图形A的情况下成为最坏情况，当选择存储单元为低电阻状态时，在其他的非选择存储单元的电阻状态的分布图形为图形C的情况下成为最坏情况。根据该结果，在存储单元阵列10中的各种分布图形中，当读出高电阻状态的选择存储单元时，在选择数据线上的测定电流值成为比图4中的I-V特性A小的漏极电流。此外，当读出低电阻状态的选择存储单元时，在选择数据线上的测定电流值成为比图4中的I-V特性C大的漏极电流。因此，当判定选择存储单元的电阻状态时，通过将图4中的I-V特性A和I-V特性C(图4中的Ref电平)作为判定基准电平，就可以判定选择存储单元的两电阻状态。
因此，在参考存储单元阵列20a、20b的一个中，各存储单元的电阻状态的分布图形被设定为图形A，在另一个中，被设定为图形C。例如，当参考存储单元阵列20a被设定为图形A、参考存储单元阵列20b被设定为图形C时，参考存储单元阵列20a实现第1电流状态，作为第1参考电流产生电路发挥作用，该第1电流状态是在高电阻状态的选择存储单元的读出时，流经选择的数据线的电流依赖于其他的非选择存储单元的电阻状态的分布图形并成为最大状态的状态。此外，参考存储单元阵列20b实现第2电流状态，作为第2参考电流产生电路发挥作用，该第2电流状态是在低电阻状态的选择存储单元的读出时，流经选择的数据线的电流依赖于其他的非选择存储单元的电阻状态的分布图形并成为最小状态的状态。
这里，由于对于参考存储单元阵列20a、20b的存储单元的选择必须被选择成为上述规定图形A或C，所以对参考存储单元阵列20a、20b而设置的数据线驱动电路21、位线驱动电路22以及列解码器24就设定为满足该条件。
接着，对本发明装置的读出电路15进行说明。在图14表示了读出电路15的电路方框图。如图14所示，读出电路15构成为具备第1电流电压变换电路部51，将被选择的数据线的电流变换为读出电压电平；第2电流电压变换电路部52，将上述第1电流状态与上述第2电流状态的中间状态的电流变换为参考电压电平；以及比较电路53，对被变换的读出电压电平与参考电压电平进行比较。另外，虽然参考存储单元阵列20a、20b与读出电路15分离而构成，但实质上，其可以视为是读出电路15的一部分。
如图14所示，第2电流电压变换电路部52向PMOS54的栅极输入参考存储单元阵列20a的输出电压Vref0，向PMOS55的栅极输入参考存储单元阵列20b的输出电压Vref1，PMOS54的漏极电流I0与PMOS55的漏极电流I1的合成电流I2流入NMOS56，通过设定为NMOS56的一半电流量的NMOS57和NMOS56的电流反射镜电路，使合成电流I2的一半电流I3流入NMOS57，对NMOS57的漏极输出参考电压电平Vref。
另外，第1电流电压变换电路部51向PMOS58的栅极输入存储单元阵列10的输出电压Vm，使PMOS58的漏极电流I4流入NMOS59，通过与NMOS59等价的NMOS60和NMOS59的电流反射镜电路，使漏极电流I4流入NMOS60，对NMOS60的漏极输出读出电压电平Vread。另外，NMOS57、NMOS59和NMOS60分别被设定成相同的电流能力。
利用比较电路53比较在第1电流电压变换电路部51生成的读出电压电平Vread和在第2电流电压变换电路部52生成的读出电压电平Vref，从而进行选择存储单元的存储数据判定。
在图15组合表示了图2所示的负载晶体管(PMOS30)的I-V特性H、以及图1所示的存储单元阵列中的存储单元的电阻状态的各种分布图形(图形A～H)中的存储单元阵列的I-V特性。图15所示的负载晶体管的I-V特性H需要具有如下的I-V特性与I-V特性CL(图形C的低电阻存储单元读出时)的交点的电位Vref0表示L(低)电平，与I-V特性AH(图形A的高电阻存储单元读出时)的交点的电位Vref1表示H(高)电平，做成Vref0与Vref1的中间电平来作为参考电平Vref。
若本发明装置的存储单元是利用电阻的变化而存储信息的可变电阻元件的话，则可以是任何构造和特性。此外，电阻的变化方式(即写入方式)不一定必须被限定为电方式。进而，存储单元的存储保持特性是易失性或非易失性都可以。另外，由于通过在非易失性存储器中使用本发明装置，可以使存储单元阵列高密度化，因而可以实现大容量非易失性存储器。
作为存储单元的一个例子，有以下的假定。例如，在硫族化合物等的相转变材料的相变化中，本发明可以适用于利用了结晶相(电阻小)和非晶相(电阻大)的状态变化的状态变化存储器(Phase Changememory相变存储器)。此外，对存储单元使用氟树脂系材料，在氟树脂系材料(极化导电性聚合物分子)的极化取向中，本发明可以适用于铁电极化状态变化的高分子存储器、聚合物铁电RAM(PFRAM)中。
具有CMR效应(Colossal Magnetic Resistance超大磁电阻)的钙钛矿构造的PCMO(Pr(1-X)CaXMnO3)等的Mn氧化物系材料，也适用于构成存储单元的情况。这是利用了通过用铁电金属体和反磁性绝缘体的2相使状态变化，从而使构成存储单元元件的PCMO等的Mn氧化物系材料的电阻值变化。
此外，也可以适用于将包含Ni、Ti、Hf、Zr等过渡金属的金属氧化物作为材料，具备依赖于电脉冲的变化而使电阻值变化的存储单元的存储器。
此外，也可以适用于用STO(SrTiO3)、SZO(SrZrO3)及SRO(SrRuO3)等金属氧化物和金属微粒子构成存储单元，在该金属氧化物与金属微粒子的界面，按照施加电压使存储单元的电阻值发生变化的、利用了界面现象的存储器。
此外，在更广义上讲，本发明装置可以适用于以下的存储器。
1)可以适用于构成存储单元的电阻元件由半导体材料做成的存储器。
2)可以适用于构成存储单元的电阻元件由氧化物或氮化物做成的存储器。
3)可以适用于构成存储单元的电阻元件由金属与半导体的化合物做成的存储器。
4)可以适用于构成存储单元的电阻元件由氟树脂系材料做成的存储器。
5)可以适用于构成存储单元的电阻元件由导电性聚合物做成的聚合物铁电RAM(PFRAM)。
6)可以适用于构成存储单元的电阻元件由硫族化合物材料做成的存储器(OUM)。
7)可以适用于构成存储单元的电阻元件由具有CMR效应的钙钛矿构造的化合物做成的存储器。
8)可以适用于构成存储单元的电阻元件由自旋相关隧道(spin-dependent tunnel)接合元件做成的MRAM。
(第2实施方式)在上述第1实施方式中，作为本发明装置的读出电路虽然例示了图14所示的电路结构的读出电路15，但是读出电路也不一定必须限定于图14所示的电路结构。
读出电路例如如图16所示，可以用1级或2级以上的反相器电路15a构成。在图16中，向反相器2级的反相器电路15a的初级输入从图1所示的存储单元阵列10中的所希望的存储单元读出的数据线驱动电路11的输出Vm。由于该反相器电路15a具有电压放大功能和电流放大功能，所以利用通过反相器电路15a就可省略通常的读出放大器(将判别2进制数据的参考电平作为基准判别2进制数据并放大输出电平的电路)。另外，反相器电路15a的级数只要至少有1级就可以。这里，反相器电路15a的初级反相器的反转电平只要设定成后述的图18所示的电位Vk与Vj的中间电平就可以。
在图17表示了将图16所示的反相器电路15a作为读出电路使用的情况下的本发明装置的与读出工作相关联的主要部分的方框结构。如图17所示，通过将反相器电路15a作为读出电路来使用，就简化了读出电路本身的电路结构，并且不需要如图1所示的用于生成参考电平Vref的电路，可以大幅减轻附带于读出系统上的电路规模。
此外，在图18中，表示了向反相器电路15a输入从图17中的存储单元阵列10中的所希望的存储单元读出的数据线驱动电路11的输出Vm的情况下的、读出输出Vout与反相器电路15a的初级反相器的反转电平的离散范围的关系。在图18中，假定了初级反相器的反转电平从VrefL变动至VrefH的情况。
这里，当将PMOS负载晶体管的I-V特性H与存储单元的I-V特性CL的交点的电位设为Vk，将PMOS负载晶体管的I-V特性H与存储单元的I-V特性AH的交点的电位设为Vj时，下式(7a)、(7b)所示的2个不等式所示的条件就必须成立。
VrefL＞Vk…(7a)VrefH＜Vj…(7b)这里，(VrefL-Vk)所表示的电压电平就成为低电阻存储单元的读出电压容限，(Vj-VrefH)所表示的电压电平就成为高电阻存储单元的读出电压容限。
(第3实施方式)接着，对于本发明装置的读出电路的第3电路结构，参照图19进行说明。如图19所示，在第3实施方式中，读出电路15b构成为具备第1比较电路16，比较选择数据线的电压电平Vm和将第1电流状态变换成电压的第1电压Vref0，所述第1电流状态是流经高电阻存储单元的读出时的选择数据线的电流依赖于存储单元阵列的其他非选择存储单元的电阻状态的分布图形并成为最大状态的状态；第2比较电路17，比较选择数据线的电压电平Vm和将第2电流状态变换成电压的第2电压Vref1，所述第2电流状态是流经低电阻存储单元的读出时的选择数据线的电流依赖于存储单元阵列的其他非选择存储单元的电阻状态的分布图形并成为最小状态的状态；以及第3比较电路18，比较第1比较电路16的输出电压VrefA和第2比较电路17的输出电压VrefB。
在本第3实施方式中，虽然与第1实施方式同样地使用了2个参考电平Vref0和Vref1，但是由于无需生成2个参考电平Vref0和Vref1的中间电平的参考电平Vref，所以就不需要第1实施方式的图14所示的第2电流电压变换电路部52那样的电路。
在图19中，当从所希望的存储单元读出的选择数据线的电压电平Vm大于等于参考电平Vref1时，由于第1比较电路16的输出电压VrefA与第2比较电路17的输出电压VrefB的关系成为如下式(8)所示，所以读出电路15b的输出Vout成为高电平。
VrefA＞VrefB…(8)此外，当从所希望的存储单元读出的选择数据线的电压电平Vm小于等于参考电平Vref0时，VrefA与VrefB的关系成为如下式(9)所示，所以读出电路15b的输出Vout成为低电平。
VrefA＜VrefB…(9)下面，对本发明装置的其他实施方式进行说明。
在上述各实施方式中，在图1、17和19中，虽然例示了存储单元阵列10为1个的情况，但是为了实现大容量存储器，也有使存储单元阵列10的阵列尺寸变大的需要。但是，在交叉点型的存储单元阵列构造中，随着阵列尺寸的增大读出容县也变差，由于成为不能读出，所以对单体的存储单元阵列10的阵列尺寸就存在最大容许尺寸。因此，为了超过该最大容许尺寸而实现大容量化，最好是采用例如图29所示的由多个存储单元阵列构成的组构造。
在这种情况下，对于各组(存储单元阵列)，可以共用参考存储单元阵列20a、20b，而无需分别地设置参考存储单元阵列20a、20b。另外，最好是各组的阵列尺寸与参考存储单元阵列20a、20b的阵列尺寸是相同的。
在上述第1实施方式中，在图1中，虽然说明了从1个存储单元阵列10选择1条数据线并读出1个存储单元的数据的情况，但是也可以是从1个存储单元阵列10选择多条数据线并读出多个存储单元的数据的结构。在这种情况下，虽然读出电路15需要同时设置与读出的存储单元数相同数目个，但是当进行串行读出时就可以用个读出电路15了。此外，当设置了多个读出电路15时，就可以在该多个读出电路15间共用参考存储单元阵列20a、20b。
在上述第1实施方式中，虽然作为实现第1电流状态的第1参考电流产生电路和实现第2电流状态的第2参考电流产生电路，使用了分别被设定成图形A和图形C的参考存储单元阵列20a、20b，其中，所述第1电流状态是流经在高电阻状态的选择存储单元的读出时选择的数据线的电流依赖于其他非选择存储单元的电阻状态的分布图形并成为最大状态的状态，所述第2电流状态是流经在低电阻状态的选择存储单元的读出时选择的数据线的电流依赖于其他非选择存储单元的电阻状态的分布图形并成为最小状态的状态，但是，作为第1参考电流产生电路和第2参考电流产生电路，也可以采用可分别实现上述第1电流状态和上述第2电流状态的其他阵列尺寸的参考存储单元阵列。例如，也可以组合合成多个相同低电阻状态的非选择存储单元。
当采用由多个存储单元阵列构成的组构造时，在上述各实施方式中采用的行电压位移抑制电路31(参照图2)如图20和图21所示，最好是分别插入用于选择存储单元阵列的组选择晶体管70(相当于阵列选择晶体管)与数据线DL之间。在图20中，总数据线GDL在行方向上延伸，经由组选择晶体管70和行电压位移抑制电路31连接于各组(存储单元阵列)内的数据线DL上，行读出电压供给电路30连接于总数据线GDL上。因此，在图20所示的组构造中，图2所示的数据线驱动电路11通过组选择晶体管70分离了行读出电压供给电路30和行电压位移抑制电路31。
在图29所示的组构造中，当数据线驱动电路11的行读出电压供给电路30与行电压位移抑制电路31没有通过组选择晶体管70而进行分离时，作为行电压位移抑制电路31的插入位置，如图22所示，成为行读出电压供给电路30与全数据线GDL之间。在这种情况下，当连接于各数据线DL0、DLm和选择位线BL的可变电阻元件的一个的电阻值变高、另一个变低时，对流经各数据线DL0、DLm的电流Id0、Idm产生了差。这里利用行电压位移抑制电路31的电压位移抑制效果，对各总数据线GDL的电压Vdg0、Vdgm没有产生大的电压差，而是在各数据线DL0、DLm的电压Vd0、Vdm之间产生了电压差。当由于组选择晶体管70的源极漏极间的电压降的差而产生流经组选择晶体管70的电流Id0、Idm的差时就产生了该电压差。即，由于电阻值低的一方的可变电阻元件侧的电流(在图2 2的例子中为Id0)较大，所以由数据线DL0侧的组选择晶体管70引起的电压降就变大，成为Vd0＜Vdm，结果是产生了从数据线DLm向数据线DL0的绕入电流。即，通过组选择晶体管70的介于其间，就使行电压位移抑制电路31的电压位移抑制效果下降了。
对此，如图20和图21所示，当在组选择晶体管70与数据线DL之间挨个插入行电压位移抑制电路31时，由于各数据线DL0、DLm的电压Vd0、Vdm的电压位移通过行电压位移抑制电路31的电压位移抑制效果而被直接控制了，所以与图22所示的结构相比，各数据线DL0、DLm间的电压差(Vdm-Vd0)变小，由各数据线DL0、DLm间的电压差引起的绕入电流也被抑制住了。
接着，在图23表示了在图20和图21所示的存储单元阵列结构中，进而还在列方向上排列多个各存储单元阵列的情况下的组构造的设计结构的一个例子。
如图23所示，总数据线GDL在行方向上延伸，经由组选择晶体管70和行电压位移抑制电路31连接于各组(存储单元阵列)内的数据线DL上，行读出电压供给电路30连接于总数据线GDL上。这里，其结构为对于第奇数个的总数据线GDL，连接于从各组的一侧数第奇数个的对应的数据线DL上，对于第偶数个的总数据线GDL，连接于从各组的另一侧数第偶数个的对应的数据线DL上。此外，总位线GBL在列方向上延伸，经由组选择晶体管70连接于各组内的位线BL上，位线驱动电路12(参照图3)连接于总位线GBL上。这里，其结构为对于第奇数个的总位线GBL，连接于从各组的一侧数第奇数个的对应的位线BL上，对于第偶数个的总位线GBL，连接于从各组的另一侧数第偶数个的对应的位线BL上。
另外，在图3所示的电路结构的位线驱动电路12中，由于列读出电压供给电路40与列电压位移抑制电路41成为不可分离的一体结构，所以就成为如图23所示的设计结构。假设为了与行电压位移抑制电路31同样地抑制列电压位移抑制电路41的电压位移抑制效果的下降，只要变更为以组为单位设置位线驱动电路12或使位线驱动电路12的电路结构适合于分层式的位线构造即可。通过使用适合于这样的分层式的位线构造的位线驱动电路，就可以使列电压位移抑制电路41直接连接于各组的位线上。
在上述各实施方式中，虽然将存储单元阵列的行方向设定为各图中的横方向，将列方向设定为纵方向，但是行和列的关系可以相互交换。即，可以构成为在读出时，可使流经被选择的列选择线的电流与流经非选择的列选择线的电流分离来进行检测的读出电路。此外，在上述各实施方式中，虽然对于存储单元阵列的各列选择线和各行选择线两者分别具备列电压位移抑制电路和行电压位移抑制电路，但也可以是列电压位移抑制电路和行电压位移抑制电路只具备其一的结构。
在上述各实施方式中，虽然将供给被选择的位线的第1电压设定成低于供给非选择位线和数据线的第2电压，但是也可以将第1电压设定成高于第2电压。此外，第1电压和第2电压也可以是接地电压、电源电压之外的电压。
如以上所详细说明的那样，在本发明装置中，通过对数据线驱动电路11具备行读出电压供给电路30，对位线驱动电路12具备列电压位移抑制电路41，从而就能抑制依赖于存储单元的电阻值而产生的泄漏电流，可以实现读出容限的提高。此外，伴随该读出容限的提高，还可以提高读出速度。
根据本发明，即使是例如存储单元阵列(组)内的阵列尺寸为128行×128列的情况下，也可以确保数10mV～200mV左右的读出容限。此外，当1个存储单元阵列(组)用128行×128列(16k比特)来构成时，通过用8组×8组的64组来构成存储单元阵列区，就能够实现1M比特的存储容量，对存储单元阵列的总面积的缩小有很大的效果。
尽管通过优选的实施方式已经详细地描述了本发明，但是显然本领域技术人员在不脱离本发明的精神和范围的前提下还可以进行各种各样的修改和变形。本发明应该根据一同提交的权利要求书来进行衡量。
权利要求
1.一种半导体存储装置，其特征在于，具有存储单元阵列，在行方向和列方向上分别排列多个存储单元，该存储单元由利用电阻的变化存储信息的可变电阻元件构成，具备在行方向上延伸的多个行选择线和在列方向上延伸的多个列选择线，同一行的上述存储单元的每一个将上述可变电阻元件的一端侧连接于相同的上述行选择线上，同一列的上述存储单元的每一个将上述可变电阻元件的另一端侧连接于相同的上述列选择线上，具备列读出电压供给电路，对每一条上述列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压，具备行读出电压供给电路，对每一条上述行选择线，在读出时供给上述第2电压，具备读出电路，在读出时，将流经被选择的上述行选择线的电流与流经非选择的上述行选择线的电流分离并进行检测，检测被选择的上述存储单元的电阻状态，具备列电压位移抑制电路，在读出时，对非选择的上述列选择线的每一条个别地抑制供给的电压电平的位移。
2.如权利要求1所述的半导体存储装置，其特征在于，上述列电压位移抑制电路具备MOSFET，漏极和源极的一个与上述列选择线连接，另一个连接于上述列读出电压供给电路上；以及反馈电路部，使该MOSFET的栅极电压根据上述列选择线的电压电平发生变化，调整该MOSFET的导通电阻。
3.如权利要求1所述的半导体存储装置，其特征在于，具备行电压位移抑制电路，在读出时，至少对被选择的上述行选择线的每一条抑制供给的电压电平的位移。
4.如权利要求1所述的半导体存储装置，其特征在于，具备行电压位移抑制电路，在读出时，对上述行选择线的每一条抑制供给的电压电平的位移。
5.一种半导体存储装置，其特征在于，具有存储单元阵列，在行方向和列方向上分别排列多个存储单元，该存储单元由利用电阻的变化存储信息的可变电阻元件构成，具备在行方向上延伸的多个行选择线和在列方向上延伸的多个列选择线，同一行的上述存储单元的每一个将上述可变电阻元件的一端侧连接于相同的上述行选择线上，同一列的上述存储单元的每一个将上述可变电阻元件的另一端侧连接于相同的上述列选择线上，具备列读出电压供给电路，对每一条上述列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压，具备行读出电压供给电路，对每一条上述行选择线，在读出时供给上述第2电压，具备读出电路，在读出时，将流经被选择的上述行选择线的电流与流经非选择的上述行选择线的电流分离并进行检测，检测被选择的上述存储单元的电阻状态，具备行电压位移抑制电路，在读出时，至少对被选择的上述行选择线抑制供给的电压电平的位移。
6.一种半导体存储装置，其特征在于，具有存储单元阵列，在行方向和列方向上分别排列多个存储单元，该存储单元由利用电阻的变化存储信息的可变电阻元件构成，具备在行方向上延伸的多个行选择线和在列方向上延伸的多个列选择线，同一行的上述存储单元的每一个将上述可变电阻元件的一端侧连接于相同的上述行选择线上，同一列的上述存储单元的每一个将上述可变电阻元件的另一端侧连接于相同的上述列选择线上，具备列读出电压供给电路，对每一条上述列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压，具备行读出电压供给电路，对每一条上述行选择线，在读出时供给上述第2电压，具备读出电路，在读出时，将流经被选择的上述行选择线的电流与流经非选择的上述行选择线的电流分离并进行检测，检测被选择的上述存储单元的电阻状态，具备行电压位移抑制电路，在读出时，对上述行选择线的每一条抑制供给的电压电平的位移。
7.如权利要求3所述的半导体存储装置，其特征在于，上述行电压位移抑制电路具备MOSFET，漏极和源极的一个与上述行选择线连接，另一个连接于上述行读出电压供给电路上；以及反馈电路部，使该MOSFET的栅极电压根据上述行选择线的电压电平发生变化，调整该MOSFET的导通电阻。
8.如权利要求3所述的半导体存储装置，其特征在于，至少在行方向上排列多个上述存储单元阵列，上述各存储单元阵列的上述多个行选择线经由选择上述存储单元阵列用的阵列选择晶体管连接于个别对应的总行选择线上，上述行读出电压供给电路构成为可经由个别对应的上述总行选择线对通过上述阵列选择晶体管选择的上述存储单元阵列的上述多个行选择线的每一条供给上述第2电压，上述行电压位移抑制电路各设在上述行选择线与上述阵列选择晶体管之间。
9.如权利要求1所述的半导体存储装置，其特征在于，上述存储单元由可电改写的非易失性可变电阻元件构成。
10.如权利要求1所述的半导体存储装置，其特征在于，上述存储单元分别一个一个地配置在多个上述行选择线与多个上述列选择线的各交叉处。
11.如权利要求1所述的半导体存储装置，其特征在于，当上述第1电压是比上述第2电压低的电压时，上述列读出电压供给电路和上述行读出电压供给电路分别经由在饱和区工作的P沟道MOSFET供给上述第2电压。
12.如权利要求1所述的半导体存储装置，其特征在于，上述读出电路构成为可比较流经被选择的上述行选择线的电流和第1电流状态与第2电流状态的中间状态的电流，所述第1电流状态是流经在被选择的上述存储单元的电阻处于高电阻状态的高电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最大状态的状态，所述第2电流状态是流经在被选择的上述存储单元的电阻处于低电阻状态的低电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最小状态的状态。
13.如权利要求12所述的半导体存储装置，其特征在于，上述读出电路具备第1电流电压变换电路部，将流经被选择的上述行选择线的电流变换成读出电压电平；第1参考电流产生电路，近似地实现上述第1电流状态；第2参考电流产生电路，近似地实现上述第2电流状态；第2电流电压变换电路部，将上述第1电流状态与上述第2电流状态的中间状态的电流变换成参考电压电平；以及比较电路，比较上述读出电压电平和上述参考电压电平。
14.如权利要求1所述的半导体存储装置，其特征在于，上述读出电路仅由1级或多级的反相器电路构成。
15.如权利要求1所述的半导体存储装置，其特征在于，上述读出电路具备第1比较电路，比较将流经被选择的上述行选择线的电流变换成电压的读出电压和将第1电流状态变换成电压的第1电压，所述第1电流状态是流经在被选择的上述存储单元的电阻处于高电阻状态的高电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储单元阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最大状态的状态；第2比较电路，比较上述读出电压和将第2电流状态变换成电压的第2电压，所述第2电流状态是流经在被选择的上述存储单元的电阻处于低电阻状态的低电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储单元阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最小状态的状态；以及第3比较电路，比较上述第1比较电路的输出电压和上述第2比较电路的输出电压。
16.如权利要求12所述的半导体存储装置，其特征在于，具备第1参考电流产生电路，近似地实现上述第1电流状态；以及第2参考电流产生电路，近似地实现上述第2电流状态，上述第1参考电流产生电路和上述第2参考电流产生电路分别具备结构与上述存储单元阵列等价的参考存储单元阵列，该参考存储单元阵列具有由与上述存储单元相同的上述可变电阻元件构成的参考存储单元；参考列读出电压供给电路，具有与上述列读出电压供给电路等价的结构；以及参考行读出电压供给电路，具有与上述行读出电压供给电路等价的结构，上述第1参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经被选择的上述参考存储单元阵列的行选择线的电流成为上述第1电流状态的第1分布图形，上述第2参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经被选择的上述参考存储单元阵列的行选择线的电流成为上述第2电流状态的第2分布图形。
17.如权利要求16所述的半导体存储装置，其特征在于，上述第1分布图形是下述这样的分布图形连接于1条行选择线上的1行上述参考存储单元、以及连接于1条列选择线上的1列上述参考存储单元为高电阻，除上述高电阻的参考存储单元区以外的区域的上述参考存储单元为低电阻，上述第2分布图形是下述这样的分布图形连接于1条行选择线上的1行上述参考存储单元、以及连接于1条列选择线上的1列上述参考存储单元为低电阻，除上述低电阻的参考存储单元区以外的区域的上述参考存储单元为高电阻。
18.如权利要求17所述的半导体存储装置，其特征在于，上述第1分布图形中的上述高电阻的参考存储单元连接于离上述行电压位移抑制电路最近的行选择线和离上述列电压位移抑制电路最近的列选择线上，上述第2分布图形中的上述低电阻的参考存储单元连接于离上述行电压位移抑制电路最远的行选择线和离上述列电压位移抑制电路最远的列选择线上。
19.如权利要求16所述的半导体存储装置，其特征在于，上述参考存储单元阵列的上述参考存储单元、上述行选择线、以及上述列选择线的各个个数与上述存储单元阵列的上述存储单元、上述行选择线、以及上述列选择线的对应的各个个数相同。
20.如权利要求13所述的半导体存储装置，其特征在于，具备多个上述存储单元阵列，用于多个上述存储单元阵列内的至少2个上述存储单元阵列的上述读出电路，共同利用上述第1参考电流产生电路和上述第2参考电流产生电路。
21.一种半导体存储装置，其特征在于，具有存储单元阵列，在行方向和列方向上分别排列多个存储单元，该存储单元由利用电阻的变化存储信息的可变电阻元件构成，具备在行方向上延伸的多个行选择线和在列方向上延伸的多个列选择线，同一行的上述存储单元的每一个将上述可变电阻元件的一端侧连接于相同的上述行选择线上，同一列的上述存储单元的每一个将上述可变电阻元件的另一端侧连接于相同的上述列选择线上，上述存储单元阵列具备列读出电压供给电路，对每一条上述列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压；以及行读出电压供给电路，对每一条上述行选择线，在读出时供给上述第2电压，具备读出电路，将流经被选择的上述行选择线的电流与流经非选择的上述行选择线的电流分离后，与第1电流状态和第2电流状态的中间状态的电流相比较，检测被选择的上述存储单元的电阻状态，所述第1电流状态是流经在被选择的上述存储单元的电阻处于高电阻状态的高电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最大状态的状态，所述第2电流状态是流经在被选择的上述存储单元的电阻处于低电阻状态的低电阻存储单元的读出时所选择的上述行选择线的电流依赖于上述存储器阵列的其他非选择的上述存储单元的电阻状态的分布图形并成为最小状态的状态，近似地实现上述第1电流状态的第1参考电流产生电路和近似地实现上述第2电流状态的第2参考电流产生电路，分别具备结构与上述存储单元阵列等价的参考存储单元阵列，该参考存储单元阵列具有由与上述存储单元相同的上述可变电阻元件构成的参考存储单元；参考列读出电压供给电路，具有与上述列读出电压供给电路等价的结构；以及参考行读出电压供给电路，具有与上述行读出电压供给电路等价的结构，上述第1参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经被选择的上述参考存储单元阵列的行选择线的电流成为上述第1电流状态的第1分布图形，上述第2参考电流产生电路的上述参考存储单元阵列中的上述参考存储单元的电阻状态的分布图形，被设定为流经被选择的上述参考存储单元阵列的行选择线的电流成为上述第2电流状态的第2分布图形。
22.如权利要求21所述的半导体存储装置，其特征在于，上述参考存储单元阵列的上述参考存储单元、上述行选择线、以及上述列选择线的各个个数与上述存储单元阵列的上述存储单元、上述行选择线、以及上述列选择线的对应的各个个数相同。
23.如权利要求21所述的半导体存储装置，其特征在于，具备多个上述存储单元阵列，用于多个上述存储单元阵列内的至少2个上述存储单元阵列的上述读出电路，共同利用上述第1参考电流产生电路和上述第2参考电流产生电路。
24.如权利要求21所述的半导体存储装置，其特征在于，上述第1分布图形是下述这样的分布图形连接于1条行选择线上的1行上述参考存储单元、以及连接于1条列选择线上的1列上述参考存储单元为高电阻，除上述高电阻的参考存储单元区以外的区域的上述参考存储单元为低电阻，上述第2分布图形是下述这样的分布图形连接于1条行选择线上的1行上述参考存储单元、以及连接于1条列选择线上的1列上述参考存储单元为低电阻，除上述低电阻的参考存储单元区以外的区域的上述参考存储单元为高电阻。
25.如权利要求1所述的半导体存储装置，其特征在于，上述可变电阻元件由从下述材料中选出的材料来构成具有钙钛矿构造的金属氧化物、包含过渡金属的金属氧化物、硫族化合物、STO(SrTiO3)或SZO(SrZrO3)或SRO(SrRuO3)等金属氧化物和金属微粒子、氟树脂系材料、导电性聚合物、以及自旋相关隧道接合元件。
26.如权利要求5所述的半导体存储装置，其特征在于，上述可变电阻元件由从下述材料中选出的材料来构成具有钙钛矿构造的金属氧化物、包含过渡金属的金属氧化物、硫族化合物、STO(SrTiO3)或SZO(SrZrO3)或SRO(SrRuO3)等金属氧化物和金属微粒子、氟树脂系材料、导电性聚合物、以及自旋相关隧道接合元件。
27.如权利要求6所述的半导体存储装置，其特征在于，上述可变电阻元件由从下述材料中选出的材料来构成具有钙钛矿构造的金属氧化物、包含过渡金属的金属氧化物、硫族化合物、STO(SrTiO3)或SZO(SrZrO3)或SRO(SrRuO3)等金属氧化物和金属微粒子、氟树脂系材料、导电性聚合物、以及自旋相关隧道接合元件。
28.如权利要求21所述的半导体存储装置，其特征在于，上述可变电阻元件由从下述材料中选出的材料来构成具有钙钛矿构造的金属氧化物、包含过渡金属的金属氧化物、硫族化合物、STO(SrTiO3)或SZO(SrZrO3)或SRO(SrRuO3)等金属氧化物和金属微粒子、氟树脂系材料、导电性聚合物、以及自旋相关隧道接合元件。
全文摘要
本发明具备列读出电压供给电路，对每一条列选择线，在读出选择时供给规定的第1电压，在读出非选择时供给与上述第1电压不同的第2电压，具备行读出电压供给电路，对每一条行选择线，在读出选择时供给第2电压，具备读出电路，在读出时，将流经被选择的行选择线的电流与流经非选择的行选择线的电流分离并进行检测，检测被选择的存储单元的电阻状态，具备列电压位移抑制电路，在读出时，对非选择的列选择线的每一条个别地抑制供给的电压电平的位移。
文档编号G11C7/06GK1649026SQ200510006820
公开日2005年8月3日 申请日期2005年1月28日 优先权日2004年1月29日
发明者井上刚至, 森川佳直, 岛冈笃志, 玉井幸夫 申请人:夏普株式会社