半导体集成电路器件的制作方法

专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件。例如，涉及一种在同一半导体衬底上形成有非易失性半导体存储器和逻辑电路的半导体集成电路器件。
背景技术：
过去，作为数字照相机等中使用的用于数据存储的存储器，众所周知有NAND型快闪存储器(例如，参照非专利文献1)。NAND型快闪存储器采用FN(福勒-诺德海姆)隧穿来进行数据的写入与擦除。
此外，公知一种同样采用FN隧穿来进行数据的写入与擦除的NOR型快闪存储器(例如，参照非专利文献2)。这种NOR型快闪存储器与通过热电子来进行电子授受的存储器类型不同，存储单元具有1个存储单元晶体管和2个选择晶体管。下面，将这种快闪存储器称为3Tr-NAND型快闪存储器。
并且近年来，提出了一种同时包括NOR型快闪存储器和NAND型快闪存储器两者的长处的快闪存储器(例如，参照非专利文献3)。此快闪存储器由含有1个存储单元晶体管和1个选择晶体管的存储单元。下面，将这种快闪存储器称为2Tr快闪存储器。
如上所述，已经提出了各种类型的快闪存储器。但是，由于各种快闪存储器的操作电压互不相同，一旦要在同一LSI上承载多种类型的快闪存储器时，就会存在使LSI结构复杂化、成本非常高这样的问题。
非专利文献1Imamiya K.等人著于2002年11月的IEEEJournal of Solid-State Circuits第37卷、第11期、第1493-1501页的“A 125-mm/sup 2/1-Gb NAND Flash Memory With 10-Mbyte/sProgram Speed”。
非专利文献2Ditewig T.等人著于2001年2月的Solid-StateCircuits Conference，2001 Digest of Tchnical Papers ISSCC.2001 IEEEInternational 5-7第34-35、425页中的“An Embedded 1.2V-Read FlashMemory Module in a 0.18μm Logic Process”。
非专利文献3Wei-Hua Liu著于1997年的Non-VolatileSemiconductor Memory Workshop 4.1中的“A 2-TransistorSource-select(2TS)Flash EEPROM for 1.8V-Only Application”。

发明内容
鉴于上述情况，进行本发明，其目的在于提供一种抑制制造成本、同时承载多个半导体存储器的半导体集成电路器件。
根据本发明的第一实施方式的半导体集成电路器件，包括存储单元以矩阵方式排列的第一非易失性半导体存储器，该存储单元包含第一、第二选择晶体管和电流路径串联连接在上述第一、第二选择晶体管之间的多个第一存储单元晶体管；以及存储单元以矩阵方式排列的第二非易失性半导体存储器，该存储单元包含电流路径串联连接的第三选择晶体管和第二存储单元晶体管，其中，上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜而形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜而形成的第二控制栅极，上述第一、第二栅绝缘膜具有相同的厚度；上述第一、第二浮置栅极具有相同的厚度；上述第一、第二栅极间绝缘膜具有相同的厚度；上述第一、第二控制栅极具有相同的厚度。
此外，根据本发明的第二实施方式的半导体集成电路器件，包括存储单元以矩阵方式排列的第一存储单元阵列，该存储单元包含第一、第二选择晶体管和电流路径串联连接在上述第一、第二选择晶体管之间的多个第一存储单元晶体管；第一行解码器，其包含第一MOS晶体管而形成，当将数据写入上述第一存储单元阵列中时对上述第一存储单元晶体管的栅极施加正电压，并且当擦除数据时对上述第一存储单元晶体管的栅极施加0V电压；存储单元以矩阵方式排列的第二存储单元阵列，该存储单元包含电流路径串联连接的第三选择晶体管及第二存储单元晶体管；第二行解码器，其包含第二MOS晶体管而形成，当将数据写入上述第二存储单元阵列中时对上述第二存储单元晶体管的栅极施加正电压、并且对上述第三选择晶体管的栅极施加负电压，当擦除数据时对上述第二存储单元晶体管的栅极施加负电压；其中，上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜形成的第二控制栅极；上述第一、第二MOS晶体管具有相同膜厚的栅绝缘膜。
进一步地，根据本发明的第三实施方式的半导体集成电路器件，其特征在于，包括保持数据的NAND型快闪存储器；以及控制上述NAND型快闪存储器的操作的控制电路，上述NAND型快闪存储器保持在该NAND型快闪存储器中进行擦除操作时同时擦除的块大小的数据。
发明效果根据本发明，能够提供一种抑制制造成本、同时可承载多个半导体存储器的半导体集成电路器件。


图1是本发明的第一实施方式的系统级LSI的方框图。
图2是本发明的第一实施方式的NAND型快闪存储器的方框图。
图3是本发明的第一实施方式的NAND型快闪存储器的存储单元阵列的平面图。
图4是沿图3的Y1-Y1′线的剖面图。
图5是本发明的第一实施方式的3Tr-NAND型快闪存储器的方框图。
图6是本发明的第一实施方式的3Tr-NAND型快闪存储器的存储单元阵列的平面图。
图7是沿图6的Y2-Y2′线的剖面图。
图8是本发明的第一实施方式的2Tr快闪存储器的方框图。
图9是本发明的第一实施方式的2Tr快闪存储器的存储单元阵列的平面图。
图10是沿图9的Y3-Y3′线的剖面图。
图11是本发明的第一实施方式的NAND型快闪存储器的NAND单元的平面图。
图12是本发明的第一实施方式的3Tr-NAND型快闪存储器的存储单元的平面图。
图13是本发明的第一实施方式的2Tr快闪存储器的存储单元的平面图。
图14是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的剖面图。
图15是本发明的第一实施方式的NAND型快闪存储器所包括的存储单元阵列的电路图，是表示写入操作时的状态的图。
图16是本发明的第一实施方式的NAND型快闪存储器所包括的存储单元阵列的电路图，是表示擦除操作时的状态的图。
图17是本发明的第一实施方式的NAND型快闪存储器所包括的存储单元阵列的电路图，是表示读取操作时的状态的图。
图18是本发明的第一实施方式的3Tr-NAND型快闪存储器所包括的存储单元阵列的电路图，是表示写入操作时的状态的图。
图19是本发明的第一实施方式的3Tr-NAND型快闪存储器所包括的存储单元阵列的电路图，是表示擦除操作时的状态的图。
图20是本发明的第一实施方式的3Tr-NAND型快闪存储器所包括的存储单元阵列的电路图，是表示读取操作时的状态的图。
图21是本发明的第一实施方式的2Tr快闪存储器所包括的存储单元阵列的电路图，是表示写入操作时的状态的图。
图22是本发明的第一实施方式的2Tr快闪存储器所包括的存储单元阵列的电路图，是表示擦除操作时的状态的图。
图23是本发明的第一实施方式的2Tr快闪存储器所包括的存储单元阵列的电路图，是表示读取操作时的状态的图。
图24是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第一制造工序的剖面图。
图25是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第二制造工序的剖面图。
图26是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第三制造工序的剖面图。
图27是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第四制造工序的剖面图。
图28是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第五制造工序的剖面图。
图29是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第六制造工序的剖面图。
图30是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第七制造工序的剖面图。
图31是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第八制造工序的剖面图。
图32是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第九制造工序的剖面图。
图33是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第十制造工序的剖面图。
图34是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第十一制造工序的剖面图。
图35是本发明的第一实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第十二制造工序的剖面图。
图36是本发明的第二实施方式的NAND型快闪存储器的存储单元阵列的平面图。
图37是本发明的第二实施方式的3Tr-NAND型快闪存储器的存储单元阵列的平面图。
图38是本发明的第二实施方式的2Tr快闪存储器的存储单元阵列的平面图。
图39是本发明的第三实施方式的2Tr快闪存储器的方框图。
图40是本发明的第三实施方式的2Tr快闪存储器的存储单元阵列、用于写入的解码器以及选择门解码器的电路图。
图41是本发明的第三实施方式的2Tr快闪存储器及I/O电路的剖面图。
图42是本发明的第三实施方式的2Tr快闪存储器的第一制造工序的剖面图。
图43是本发明的第三实施方式的2Tr快闪存储器的第二制造工序的剖面图。
图44是本发明的第三实施方式的2Tr快闪存储器的第三制造工序的剖面图。
图45是本发明的第三实施方式的2Tr快闪存储器的第四制造工序的剖面图。
图46是本发明的第三实施方式的2Tr快闪存储器的第五制造工序的剖面图。
图47是本发明的第三实施方式的2Tr快闪存储器的第六制造工序的剖面图。
图48是本发明的第三实施方式的2Tr快闪存储器的第七制造工序的剖面图。
图49是本发明的第三实施方式的2Tr快闪存储器的第八制造工序的剖面图。
图50是本发明的第三实施方式的系统级LSI所包含的MOS晶体管的剖面图。
图51是本发明的第四实施方式的2Tr快闪存储器的存储单元阵列的电路图。
图52是本发明的第四实施方式的2Tr快闪存储器的剖面图。
图53是本发明的第五实施方式的系统级LSI的电源接通之后的操作流程图表。
图54是包含本发明的第五实施方式的变化例的NAND型快闪存储器的半导体产品的方框图。
图55是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第一制造工序的剖面图。
图56是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第二制造工序的剖面图。
图57是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第三制造工序的剖面图。
图58是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第四制造工序的剖面图。
图59是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第五制造工序的剖面图。
图60是本发明的第一至第五实施方式的NAND型快闪存储器、3Tr-NAND型快闪存储器以及2Tr快闪存储器的第六制造工序的剖面图。
具体实施例方式
下面，参照附图来说明本发明的实施方式。当进行此说明时，在全图中，对共同部分赋予相同的参考符号。
使用图1来说明本发明的第一实施方式的半导体集成电路器件。图1是本实施方式的系统级LSI的方框图。
如图所示，系统级LSI 1包括在同一半导体衬底上形成的NAND型快闪存储器100，3Tr-NAND型快闪存储器200，2Tr快闪存储器300，MCU 400和I/O电路500。
使用NAND型快闪存储器100，作为保存图像数据和视频数据的存储用存储器。
3Tr-NAND型快闪存储器200保持用于访问LSI 1的ID码和安全码。
2Tr快闪存储器300保持用于操作MCU 400的编程数据。
MCU 400响应从外部输入的各种指令，并根据从2Tr快闪存储器300中读取的程序进行处理。此时，MCU 400不通过SRAM(静态随机存取存储器)等，而直接访问2Tr快闪存储器300。作为MCU 400进行处理的实例，有对NAND型快闪存储器100输入的数据进行压缩和解压缩、或控制外部装置等。进一步地，在从外部访问在NAND型快闪存储器中保持的数据的情况下，MCU 400就从3Tr-NAND型快闪存储器200中读取规定的数据。并且，MCU 400将读取的数据与从外部输入的ID码和安全码进行对照，在一致的情况下，允许访问NAND型快闪存储器100。当允许访问NAND型快闪存储器100时，进行从外部(主机)对NAND型快闪存储器100内的数据的访问。即，MCU 400响应从外部获取的指令，以驱动触发NAND型快闪存储器100、进行数据的读取(写入)。
I/O电路500控制LSI 1信号和外部信号的授受。
下面详细地说明上述LSI 1所含有的3个半导体存储器100、200、300的结构。
(NAND型快闪存储器)首先，使用图2来说明NAND型快闪存储器100的结构。图2是NAND型快闪存储器的方框图。
如图所示，NAND型快闪存储器100包括存储单元阵列110，列解码器120、行解码器130、读出放大器140、写入电路150和源极线驱动器160。
存储单元阵列110具有以矩阵方式排列的多个NAND单元。每个NAND单元包含8个存储单元晶体管MT和选择晶体管ST1、ST2。存储单元晶体管MT具有叠层栅极结构，该叠层栅极结构具有在半导体衬底上隔着栅绝缘膜形成的浮置栅极和在浮置栅极上隔着栅极间绝缘膜形成的控制栅极。而且，存储单元晶体管MT的个数不限于8个，也可以是16个或32个，不限于这些数。相互邻接的存储单元晶体管MT，共有源、漏。并且，在选择晶体管ST1、ST2之间，它们的电流路径配置为串联连接方式。并且，串联连接的存储单元晶体管MT的一端侧的漏区与选择晶体管ST1的源区连接，另一端侧的源区与选择晶体管ST2的漏区连接。
位于同一行的存储单元晶体管MT的控制栅极与字线WL0～WLm中某一条共通连接，位于同一行的存储单元的选择晶体管ST1、ST2的栅极分别与选择栅极线SGD、SGS连接。此外，位于同一列的选择晶体管ST1的漏极与位线BL0～BLn中某一条共通连接。并且选择晶体管ST2的源极与共通连接在源极线SL上，并且与源极线驱动器15连接。再有，不是选择晶体管ST1、ST2这两者都需要。若能够选择NAND单元，也可以只设计任何一个选择晶体管。
列解码器120解码列地址信号，以便获得列地址解码信号。并且，根据列地址解码信号，选择位线BL0～BLn中的某一条位线。
行解码器130解码行地址信号，以便获得行地址解码信号。并且，行地址解码器130选择出字线WL0～WLm以及选择栅极线SG0～SGm中某一条。
读出放大器140放大从用行解码器130和列解码器120选择出的存储单元MC读取的数据。
写入电路150闩锁写入的数据。
源极线驱动器160对源极线SL供给电压。
图3是NAND型快闪存储器100所包括的存储单元阵列110的一部分区域的平面图。
如图所示，在半导体衬底600中，沿第二方向形成有多个沿第一方向的条形形状的元件区域AA。并且，横跨多个元件区域AA，形成沿第二方向的条形形状的字线WL0～WLm。进一步地，夹持8条字线，形成沿第二方向的条形形状的选择栅极线SGD、SGS。并且，在字线WL0～WLm与元件区域AA交叉的区域中，形成存储单元晶体管MT，在选择栅极线SGD、SGS与元件区域AA交叉的区域中，分别形成选择晶体管ST1、ST2。此外，在字线WL0～WLm与元件区域AA交叉的区域中，形成与每个存储单元晶体管MT分离的浮置栅极(未图示)。选择晶体管ST1、ST2也与存储单元晶体管MT相同，具有控制栅极和浮置栅极。但是，与存储单元晶体管MT不同，浮置栅极，沿第二方向，在邻接的选择晶体管ST中是相互共通连接的。并且，在未图示出的分流(shunt)区域中，选择晶体管ST1、ST2的浮置栅极与控制栅极连接。
在选择晶体管ST2的源区之上，分别形成沿第二方向的条形形状的源极线SL。源极线SL通过接触塞CP1与选择晶体管ST2的源区连接。并且，源极线SL连接到源极线驱动器160。
在元件区域AA之上，形成沿第一方向的条形形状的位线BL0～BLn。位线BL0～BLn通过接触塞CP2与选择晶体管ST1的漏区连接。
图4是沿图3中的Y1-Y1′线方向的剖面图。
如图所示，在p型半导体(硅)衬底600的元件区域AA的表面区域内，形成n型阱区601。此外，在n型阱区601的表面区域内，形成p型阱区602。并且，在p型阱区602之上，形成栅绝缘膜603；在栅绝缘膜603上，形成存储单元晶体管MT和选择晶体管ST1、ST2的栅电极。存储单元晶体管MT和选择晶体管ST1、ST2的栅电极具有在栅绝缘膜603上形成的多晶硅层604，在多晶硅层604上形成的栅极间绝缘膜605，在栅极间绝缘膜605上形成的多晶硅层606，以及在多晶硅层606上形成的硅化物层607。例如，栅极间绝缘膜605由氧化硅膜或氧化硅膜和氮化硅膜的叠层结构即ON膜、NO膜或ONO膜形成。在存储单元晶体管MT中，多晶硅层604在字线方向上邻接的元件区域AA之间相互分离、并具有浮置栅极(FG)的功能。此外，多晶硅层606和硅化物层607具有控制栅极(字线WL)的功能。并且，在字线方向上邻接的元件区域AA之间共通连接有多晶硅层606。在选择晶体管ST1、ST2中，在未图示的分流区域中去除栅极间绝缘膜605的一部分，并电连接多晶硅层604、606。并且，多晶硅层604、606及硅化物层607具有选择栅极线SGD、SGS的功能。在选择晶体管ST1、ST2中，多晶硅层604和多晶硅层606在字线方向上邻接的元件区域AA之间没有分离，而是共通连接的。
并且，在位于邻接栅电极之间的半导体衬底600的表面内，形成具有源·漏区功能的杂质扩散层608。邻接的晶体管共用杂质扩散层608。即，邻接的2个选择晶体管ST1之间的杂质扩散层608具有2个选择晶体管ST1的漏区功能。再有，邻接的2个选择晶体管ST2之间的杂质扩散层608具有2个选择晶体管ST2的源区功能。再有，邻接的2个存储单元晶体管MT之间的杂质扩散层608具有2个存储单元晶体管MT的源·漏区功能。进一步地，邻接的存储单元晶体管MT和选择晶体管ST1之间的杂质扩散层608具有存储单元晶体管MT的漏区和选择晶体管ST1的源区功能。此外，邻接的存储单元晶体管MT和选择晶体管ST2之间的杂质扩散层608具有存储单元晶体管MT的源区和选择晶体管ST2的漏区功能。并且，在选择晶体管ST1的漏区608表面内，及选择晶体管ST2的源区35表面内，形成有硅化物层609。再有，在存储单元晶体管MT的源·漏区608、选择晶体管ST1的源区608和选择晶体管ST2的漏区608之内，未形成硅化物层。此外，在存储单元晶体管MT和选择晶体管ST1、ST2的栅电极(叠层栅极)的侧面上，形成有侧壁绝缘膜610。在面对叠层栅极的源区侧及面对漏区侧的这两方形成侧壁绝缘膜610。并且，用侧壁绝缘膜610填埋存储单元晶体管MT和选择晶体管ST1、ST2的叠层栅极之间的区域。因此，存储单元晶体管MT的源·漏区、选择晶体管ST1的源区和选择晶体管ST2的漏区的上面就被侧壁绝缘膜610覆盖。
并且，在半导体衬底600之上，形成用于覆盖上述存储单元晶体管MT和选择晶体管ST1、ST2的层间绝缘膜611。在层间绝缘膜611中，形成到达在选择晶体管ST2的源区608内形成的硅化物层609的接触塞CP1。并且，在层间绝缘膜611之上，形成与接触塞CP1连接的金属布线层612。金属布线层612具有源极线SL功能。此外，在层间绝缘膜611中，形成到达在选择晶体管ST1的漏区608内形成的硅化物层609的接触塞CP3。并且，在层间绝缘膜611之上，形成与接触塞CP3连接的金属布线层613。
在层间绝缘膜611之上，形成覆盖金属布线层612、613的层间绝缘膜614。并且，在层间绝缘膜614中，形成到达金属布线层613的接触塞CP4。并且，在层间绝缘膜614之上，形成与多个接触塞CP4共通连接的金属布线层615。金属布线层615具有位线BL功能。上述接触塞CP3、CP4和金属布线层613相当于图3中的接触塞CP2。
在层间绝缘膜614之上，形成覆盖金属布线层615的层间绝缘膜616。并且，在层间绝缘膜616之上形成了金属布线层617。在图中未示出的区域中，金属布线层617与选择晶体管ST1、ST2的硅化物层607连接、并具有选择栅极线SGD、SGS的并联布线功能。并且，在层间绝缘膜616之上，形成覆盖金属布线层617的层间绝缘膜618。
(3Tr-NAND型快闪存储器)然后，使用图5来说明3Tr-NAND型快闪存储器200的结构。图5是3Tr-NAND型快闪存储器200的方框图。
如图所示，3Tr-NAND型快闪存储器200包括存储单元阵列210，列解码器220，行解码器230，读出放大器240，写入电路250和源极线驱动器260。
存储单元阵列210具有以矩阵形状方式排列的多个((m+1)×(n+1)个，但是m、n是自然数)的存储单元MC。每个存储单元MC具有相互间的电流路径串联连接的存储单元晶体管MT和选择晶体管ST1、ST2。并且，存储单元晶体管MT的电流路径连接在选择晶体管ST1、ST2的电流路径之间。即，在NAND型快闪存储器中包含的NAND单元中，等效于1个存储单元晶体管MT。存储单元晶体管MT具有叠层栅极结构，该叠层栅极结构具有在半导体衬底上隔着栅绝缘膜形成的浮置栅极，和在浮置栅极上隔着栅极间绝缘膜形成的控制栅极。并且，选择晶体管ST1的源区与存储单元晶体管MT的漏区连接，存储单元晶体管MT的源区与选择晶体管ST2的漏区连接。此外，在列方向上邻接的各存储单元MC共有选择晶体管ST1的漏区或选择晶体管ST2的源区。
位于同一行的存储单元MC的存储单元晶体管MT的控制栅极共通连接到字线WL0～WLm中任意一条，位于同一行的存储单元的选择晶体管ST1的栅极连接到选择栅极线SGD0～SGDm中任意一条，并且选择晶体管ST2的栅极连接到选择栅极线SGS0～SGSm中任意一条。此外，位于同一列的存储单元MC的选择晶体管ST1的漏区共通连接到位线BL0～BLn中任意一条。并且，存储单元MC的选择晶体管ST2的源区共通连接到源极线SL、并连接到源极线驱动器260。
列解码器220解码列地址信号，以便获得列地址解码信号。并且，根据列地址解码信号来选择位线BL0～BLn中的某一条。
行解码器230解码行地址信号，以便获得行地址解码信号。并且，行解码器230选择字线WL0～WLm以及选择栅极线SGD0～SGDm中任意一条。
读出放大器240放大从用行解码器230和列解码器220选择出的存储单元MC中读取的数据。
写入电路250闩锁写入的数据。
源极线驱动器260对源极线SL供给电压。
图6是3Tr-NAND型快闪存储器200所包括的存储单元阵列210的一部分区域的平面图。
如图所示，在半导体衬底600中，沿第二方向形成多个沿第一方向的条形形状的元件区域AA。并且，跨越多个元件区域AA，形成沿第二方向的条形形状的字线WL0～WLm和选择栅极线SGD0～SGDm、SGS0～SGSm。即，在选择栅极线SGD0～SGDm中任意一条与选择栅极线SGS0～SGSm中任意一条之间夹持一条字线WL0～WLm中任意一条。在字线WL0～WLm与元件区域AA交叉的区域中，形成存储单元晶体管MT；在选择栅极线SGD0～SGDm与元件区域AA交叉的区域中，形成选择晶体管ST1；并在选择栅极线SGS0～SGSm与元件区域AA交叉的区域中，形成选择晶体管ST2。此外，在字线WL0～WLm与元件区域AA交叉的区域中，形成按每个存储单元晶体管MT分离的浮置栅极(未图示)。与存储单元晶体管MT相同，选择晶体管ST1、ST2也具有控制栅极和浮置栅极。但是，与存储单元晶体管MT不同，浮置栅极沿第二方向，在邻接的选择晶体管ST中是共通连接的。并且，在未图示的分流区域中，选择晶体管ST的浮置栅极与控制栅极连接。
在选择晶体管ST2的源区之上，分别形成沿第二方向的条形形状的源极线SL。源极线SL通过接触塞CP5与选择晶体管ST2的源区连接。而且，各条源极线SL在未图示的区域中共通连接，以便进一步连接到源极线驱动器260。
在元件区域AA上，形成沿第一方向的条形形状的位线BL0～BLn。位线BL0～BLn通过接触塞CP6与选择晶体管ST1的漏区连接。
图7是沿图6的Y2-Y2′线方向的剖面图。
如图所示，在p型半导体(硅)衬底600的元件区域AA的表面区域内，形成n型阱区601。此外，在n型阱区601的表面区域内，形成p型阱区602。并且，在p型阱区602上，形成栅绝缘膜603，在栅绝缘膜603上，形成存储单元晶体管MT和选择晶体管ST1、ST2的栅电极。存储单元晶体管MT和选择晶体管ST1、ST2的栅电极具有在栅绝缘膜603上形成的多晶硅层604，在多晶硅层604上形成的栅极间绝缘膜605，在栅极间绝缘膜605上形成的多晶硅层606，以及在多晶硅层606上形成的硅化物层607。例如，栅极间绝缘膜605由ON膜、NO膜或ONO膜形成。在存储单元晶体管MT中，多晶硅层604在字线方向上邻接的元件区域AA之间是相互分离的，并具有浮置栅极(FG)的功能。此外，多晶硅层606和硅化物层607具有控制栅极(字线WL)的功能。并且，多晶硅层606共通连接在字线方向上邻接的元件区域AA之间。在选择晶体管ST1、ST2中，在未图示的分流区域中去除了栅极间绝缘膜605的一部分，并电连接多晶硅层604、606。并且，多晶硅层604、606及硅化物层607具有选择栅极线SGS、SGD的功能。在选择晶体管ST1、ST2中，多晶硅层604和多晶硅层606在字线方向上邻接的元件区域AA之间不分离，是共通连接的。即，像存储单元晶体管MT那样，浮置栅极不是按每个单元分离，而是全部连接在一起。
并且，在位于邻接的栅电极之间的半导体衬底600表面内，形成具有源·漏区功能的杂质扩散层608。邻接的晶体管共用杂质扩散层608。即，相邻的2个选择晶体管ST1之间的杂质扩散层608具有2个选择晶体管ST1的漏区的功能。此外，相邻的2个选择晶体管ST2之间的杂质扩散层608具有2个选择晶体管ST2的源区的功能。再有，相邻的存储单元晶体管MT和选择晶体管ST1之间的杂质扩散层608具有存储单元晶体管MT的漏区和选择晶体管ST1的源区的功能。再有，相邻的存储单元晶体管MT和选择晶体管ST2之间的杂质扩散层608具有存储单元晶体管MT的源区和选择晶体管ST2的漏区的功能。并且，在选择晶体管ST1的漏区和选择晶体管ST2的源区35的表面内，形成硅化物层609。再有，在存储单元晶体管MT的源·漏区608、选择晶体管ST1的源区608和选择晶体管ST2的漏区608内，未形成硅化物层。此外，在存储单元晶体管MT和选择晶体管的栅电极(叠层栅极)的侧面上，形成侧壁绝缘膜610。在面对叠层栅极的源区608侧和面对漏区608侧的这两方之上形成侧壁绝缘膜610。并且，用侧壁绝缘膜610填埋存储单元晶体管MT和选择晶体管ST的叠层栅极之间的区域。因此，利用侧壁绝缘膜610来覆盖存储单元晶体管MT的源·漏区、选择晶体管ST1的源区和选择晶体管ST2的漏区的上面。
并且，在半导体衬底600之上，形成用于覆盖上述存储单元晶体管MT和选择晶体管ST1、ST2的层间绝缘膜611。在层间绝缘膜611中，形成到达在选择晶体管ST2的源区608内形成的硅化物层609的接触塞CP5。并且，在层间绝缘膜611之上，形成与接触塞CP5连接的金属布线层612。金属布线层612具有源极线SL的功能。此外，在层间绝缘膜611中，还形成到达在选择晶体管ST1的漏区608内形成的硅化物层609的接触塞CP7。并且，在层间绝缘膜611之上，形成与接触塞CP7连接的金属布线层613。
在层间绝缘膜611之上，形成用于覆盖金属布线层612、613的层间绝缘膜614。并且，在层间绝缘膜614中，形成到达金属布线层613的接触塞CP8。并且，在层间绝缘膜614上，形成与多个接触塞CP8共通连接的金属布线层615。金属布线层615具有位线BL的功能。上述接触塞CP7、CP8及金属布线层613相当于图6中的接触塞CP6。
在层间绝缘膜614上，形成用于覆盖金属布线层615的层间绝缘膜616。并且，在层间绝缘膜616上形成金属布线层617。在未图示的区域中，金属布线层617与选择晶体管ST1、ST2的硅化物层607连接，并具有选择栅极线SGD、SGS的分支布线的功能。并且，在层间绝缘膜616之上，形成用于覆盖金属布线层617的层间绝缘膜618。
(2Tr快闪存储器)然后，使用图8来说明2Tr快闪存储器300的结构。图8是2Tr快闪存储器300的方框图。
如图所示，2Tr快闪存储器300包括存储单元阵列310，列解码器320，行解码器330，读出放大器340，写入电路350和源极线驱动器360。
存储单元阵列310具有以矩阵形状方式排列的多个((m+1)×(n+1)个，但是m、n是自然数)的存储单元MC。每个存储单元MC具有电流路径相互串联连接的存储单元晶体管MT和选择晶体管ST。存储单元晶体管MT包括叠层栅极结构，该叠层栅极结构具有在半导体衬底上隔着栅绝缘膜形成的浮置栅极，和在浮置栅极上隔着栅极间绝缘膜形成的控制栅极。并且，存储单元晶体管MT的源区与选择晶体管ST的漏区连接。此外，在列方向上邻接的所有存储单元MC共有选择晶体管ST的源区或存储单元晶体管MT的漏区。
位于同一行的存储单元MC的存储单元晶体管MT的控制栅极共通连接到字线WL0～WLm中任意一条，位于同一行的存储单元的选择晶体管ST的栅极连接到选择栅极线SG0～SGm中任意一条。此外，位于同一列的存储单元MC的存储单元晶体管MT的漏极共通连接到位线BL0～BLn中任意一条。并且，存储单元MC的选择晶体管ST的源极共通连接到源极线SL、并连接到源极线驱动器360。
列解码器320解码列地址信号，以获得列地址解码信号。并且，根据列地址解码信号来选择位线BL0～BLn中任意一条。
行解码器330解码行地址信号，以获得行地址解码信号。并且，行解码器330选择字线WL0～WLm以及选择栅极线SG0～SGm中任意一条。
读出放大器340放大从用行解码器330和列解码器320选择出的存储单元MC中读取的数据。
写入电路350闩锁写入的数据。
源极线驱动器360对源极线SL供给电压。
图9是2Tr快闪存储器300所包括的存储单元阵列310的一部分区域的平面图。
如图所示，在半导体衬底600中，沿第二方向形成多个沿第一方向的条形形状的元件区域AA。并且，跨越多个元件区域AA，形成沿第二方向的条形形状的字线WL0～WLm和选择栅极线SG0～SGm。并且，在字线WL0～WLm与元件区域AA交叉的区域中，形成存储单元晶体管MT；在选择栅极线SG0～SGm与元件区域AA交叉的区域中，形成选择晶体管ST。此外，在字线WL0～WLm与元件区域AA交叉的区域中，形成按每个存储单元晶体管MT分离的浮置栅极(未图示)。与存储单元晶体管MT相同，选择晶体管ST具有控制栅极和浮置栅极。但是，与存储单元晶体管MT不同，在沿第二方向邻接的选择晶体管ST中浮置栅极是共通连接的。并且，在未图示的分流区域中，选择晶体管ST的浮置栅极与控制栅极连接。
在相邻的选择栅极线SG之间(SG0～SG1之间、SG2～SG3之间、…)，分别形成沿第二方向的条形形状的源极线SL。源极线SL通过接触塞CP9与选择晶体管ST的源区进行连接。而且，各源极线SL在未图示的区域共通连接，并连接到源极线驱动器360。
在元件区域AA上，形成沿第一方向的条形形状的位线BL0～BLn。位线BL0～BLn通过接触塞CP10与存储单元晶体管MT的漏区进行连接。
图10是沿图9的Y3-Y3′线方向的剖面图。
如图所示，在p型半导体(硅)衬底600的元件区域AA的表面区域内，形成n型阱区601。此外，在n型阱区601的表面区域内，形成p型阱区602。并且，在p型阱区602上，形成栅绝缘膜603，在栅绝缘膜603上，形成存储单元晶体管MT和选择晶体管ST的栅电极。存储单元晶体管MT和选择晶体管ST的栅电极具有在栅绝缘膜603上形成的多晶硅层604，在多晶硅层604上形成的栅极间绝缘膜605，在栅极间绝缘膜605上形成的多晶硅层606，以及在多晶硅层606上形成的硅化物层607。例如，栅极间绝缘膜605由ON膜、NO膜或ONO膜形成。在存储单元晶体管MT中，在字线方向上，多晶硅层604在邻接的元件区域AA之间是相互分离的，并具有浮置栅极(FG)的功能。此外，多晶硅层606和硅化物层607具有控制栅极(字线WL)的功能。并且，在字线方向上邻接的元件区域AA之间共通连接多晶硅层606。在选择晶体管ST中，在未图示的分流区域中，去除栅极间绝缘膜605的一部分，并电连接到多晶硅层604、606。并且，多晶硅层604、606及硅化物层607具有选择栅极线SG的功能。在选择晶体管ST中，多晶硅层604和多晶硅层606在字线方向上，在邻接的元件区域AA之间不分离，是共通连接的。即，像存储单元晶体管MT那样，浮置栅极不按每个单元分离，而是全部连接在一起。
含有存储单元晶体管MT和选择晶体管ST的存储单元MC形成有如下所述的关系。即，相邻的存储单元MC、MC的选择晶体管ST或存储单元晶体管MT之间相邻。并且，毗邻的晶体管共有杂质扩散层608。因此，相邻的2个存储单元MC、MC在选择晶体管ST之间相邻的情况下，就以2个选择晶体管ST、ST共有的杂质扩散层608为中心对称排列。相反，在存储单元晶体管MT之间相邻的情况下，就以2个存储单元晶体管MC、MC共有的杂质扩散层608为中心，对称排列2个存储单元MC、MC。
并且，在位于邻接的栅电极之间的半导体衬底600表面内，形成具有源·漏区功能的杂质扩散层608。邻接的晶体管共用杂质扩散层608。即，相邻的2个选择晶体管ST之间的杂质扩散层608具有2个选择晶体管ST的源区的功能。此外，相邻2个存储单元晶体管MT之间的杂质扩散层608具有2个存储单元晶体管MT的漏区的功能。并且，相邻存储单元晶体管MT和选择晶体管ST之间的杂质扩散层608具有存储单元晶体管MT的源区和选择晶体管ST的漏区的功能。并且，在存储单元晶体管MT的漏区608表面内及选择晶体管ST的源区608表面内，形成硅化物层609。而且，在存储单元晶体管MT的源区608和选择晶体管ST的漏区608之内，不形成硅化物层。此外，在存储单元晶体管MT和选择晶体管ST的栅电极(叠层栅极)的侧面之上，形成侧壁绝缘膜610。在面对叠层栅极的源区608的一侧和面对漏区608的一侧的两方之上形成侧壁绝缘膜610。并且，用侧壁绝缘膜610添埋存储单元晶体管MT和选择晶体管ST的叠层栅极之间的区域。因此，用侧壁绝缘膜610来覆盖存储单元晶体管MT的源区及选择晶体管ST的漏区的上面。
并且，在半导体衬底600之上，形成覆盖上述存储单元晶体管MT和选择晶体管ST的层间绝缘膜611。在层间绝缘膜611中，形成到达在2个选择晶体管ST、ST共有的杂质扩散层(源区)608内形成的硅化物层609的接触塞CP9。并且，在层间绝缘膜611之上，形成与接触塞CP9连接的金属布线层612。金属布线层612具有源极线SL的功能。此外，在层间绝缘膜611中，还形成到达在2个存储单元晶体管MT、MT共有的杂质扩散层(漏区)608内形成的硅化物层609的接触塞CP11。并且，在层间绝缘膜611之上，形成与接触塞CP11连接的金属布线层613。
在层间绝缘膜611之上，形成覆盖金属布线层612、613的层间绝缘膜614。并且，在层间绝缘膜614中，形成到达金属布线层613的接触塞CP12。并且，在层间绝缘膜14上，形成与多个接触塞CP12共通连接的金属布线层615。金属布线层615具有位线BL的功能。上述接触塞CP11、CP12及金属布线层613相当于图9中的接触塞CP10。
在层间绝缘膜614上，形成覆盖金属布线层615的层间绝缘膜616。并且，在层间绝缘膜616上形成金属布线层617。在未图示的区域中，金属布线层617与选择晶体管ST的硅化物层607连接，并具有选择栅极线SG的分支布线的功能。并且，在层间绝缘膜616之上，形成覆盖金属布线层617的层间绝缘膜618。
然后，说明上述结构的NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300的尺寸。图11是NAND单元的平面图，图12是3Tr-NAND型快闪存储器200所具有的存储单元的平面图，图13是2Tr快闪存储器所具有的存储单元的平面图。
首先，如图11所示，例如，每一NAND单元的沿列方向的宽度为260nm，元件区域AA的宽度(NAND单元中含有的各个MOS晶体管的沟道宽度)约为130nm。此外，例如，选择栅极线SGS0～SGSm、SGD0～SGDm的栅极长度为225nm，字线WL0～WLm的栅极长度为125nm，邻接的字线间隔也为125nm。
其次，如图12所示，例如，沿3Tr-NAND型快闪存储器200所具有的每一存储单元MC的列方向的宽度为260nm，元件区域AA的宽度(NAND单元中含有的各个MOS晶体管的沟道宽度)约为130nm。此外，例如，字线WL0～WLm、选择栅极线SGS0～SGSm、SGD0～SGDm的栅极长度为250nm，字线WL与选择栅极线SGS、SGD的间隔也为250nm。
然后，如图13所示，例如，沿2Tr快闪存储器300所具有的每一存储单元MC的列方向的宽度为260nm，元件区域AA的宽度(NAND单元中含有的各个MOS晶体管的沟道宽度)约为150nm。此外，例如，选择栅极线SG0～SGm的栅极长度为250nm，字线WL0～WLm的栅极长度、及字线WL与选择栅极线SG的间隔为250nm。
即，3个快闪存储器100、200、300中分别包含的单元的列方向的宽度是相同的。但是，以比其它快闪存储器100、200中含有的存储单元的沟道宽度更宽来形成2Tr快闪存储器300中含有的存储单元的沟道宽度。此外，使3Tr-NAND型快闪存储器200、2Tr快闪存储器300的字线宽度比NAND型快闪存储器100的字线宽度更宽。
图14是NAND单元、3Tr-NAND型快闪存储器200所包括的存储单元以及2Tr快闪存储器所包括的存储单元的剖面图。
如图所示，各个快闪存储器100、200、300的栅绝缘膜603的厚度dox1、dox2、dox3彼此相等，例如都形成为8nm的膜厚。此外，多晶硅膜604的厚度dFG1、dFG2、dFG3的膜厚也彼此相等，例如都形成为60nm的膜厚。还有栅极间绝缘膜605的膜厚dint-ox1、dint-ox2、dint-ox2的膜厚也彼此相等，例如都形成为15.5nm的膜厚。并且，多晶硅膜606和硅化物膜607的膜厚dCG1、dCG2、dCG3的膜厚也彼此相等，例如都形成为200nm的膜厚。
然后，以下说明上述NAND型快闪存储器100、3Tr-NAND型快闪存储器和2Tr快闪存储器的操作。
(NAND型快闪存储器的操作)首先，在下面说明NAND型快闪存储器100的操作。而且，以下，将电子未注入到浮置栅极的、阈值电压为负的状态定义为写入数据“1”的状态，将电子注入到浮置栅极的、阈值电压为正的状态定义为写入数据“0”的状态。
<写入操作>
使用图2和图15来说明写入操作。图15是NAND型快闪存储器100的存储单元阵列110的电路图，为了简化，示出了NAND单元数目为(2×4)个的情况。整体地对与任何一条字线连接的全部存储单元晶体管进行数据写入。并且，按是否将电子注入到存储单元晶体管MT的浮置栅极，分别写入“0”数据、“1”数据。利用FN隧穿来向浮置栅极注入电子。此外，图15中，假设将数据写入到与字线WL6连接的存储单元晶体管MT，很快，就会将“0”数据写入到与位线BL1连接的存储单元晶体管MT，将“1”数据写入到与位线BL0、BL2、BL3连接的存储单元晶体管MT。
首先，在图2中，由未图示的I/O端子输入写入的数据(“1”、“0”)。并且，写入电路150在每条位线中闩锁该写入的数据。并且，当输入“1”数据的情况下，写入电路150就将Vcc1(例如，3.3V)提供给位线，相反地当输入“0”数据时，就将0V提供到位线。即，如图15所示，写入电路150就将Vcc1施加到位线BL0、BL2、BL3，将0V施加到位线BL1。
并且，行解码器130选择含有应写入数据的存储单元晶体管的块。而且，“块”定义为选择栅极线SGD、SGS共通的多个NAND单元的集合。并且，行解码器130选择与选择块连接的选择栅极线SGD、将Vcc1施加到选择栅极线SGD、并将与未选择块连接的选择栅极线SGD和全部的选择栅极线SGS定为非选择，将0V施加到未选择栅极线SGD、SGS。即，如图15所示，选择与字线WL0～WL7连接的块，将Vcc1施加到选择栅极线SGD0，将0V施加到未选择栅极线SGS0、SGD1、SGS1。
其结果，在与选择栅极线SGD连接的选择晶体管ST1中，与施加有Vcc1的位线BL连接的选择晶体管ST1就处于截止的状态。另一方面，与施加有0V的位线BL连接的选择晶体管ST1就处于导通状态。
而且，在选择块内，行解码器130选择任何一条字线WL，将Vpp1(例如，18V)施加到选择字线WL，将Vpass(例如，0V)施加到其它未选择字线WL。由此，在选择块内含有的全部存储单元晶体管MT中就形成了沟道区。于是，由于与选择的选择栅极线SGD和施加有Vcc1的位线连接的选择晶体管ST1处于截止状态，因此包含该选择晶体管ST1的NAND单元内的存储单元晶体管MT的沟道电位就变成浮置。并且，通过与字线WL的耦合，就上升到了写入禁止电压。另一方面，由于与选择的选择栅极线SGD和施加有0V的位线连接的选择晶体管ST2处于导通状态，因此含有该选择晶体管ST1的NAND单元内的存储单元晶体管MT的沟道电位就变成0V。
即，如图15所示，行解码器130选择字线WL6并将Vpp1施加到选择字线WL6的同时，将Vpass施加到与含有字线WL6的NAND单元连接的未选择字线WL0～WL5、WL7。因此，就在与字线WL0～WL7连接的存储单元晶体管MT内形成了沟道区。于是，由于在位线BL1上施加了0V，所以含有与位线BL1连接的选择晶体管ST1的NAND单元内的存储单元晶体管MT的沟道电位Vch就变成0V。另一方面，由于在位线BL0、BL2、BL3上施加了Vcc1，所以含有与位线BL0、BL2、BL3连接的选择晶体管ST1的NAND单元内的存储单元晶体管MT的沟道电位Vch，就通过与字线WL0～WL7的耦合而上升到写入禁止电压(8～10V)。此外，行解码器130将0V提供到其它未选择字线WL8～WL15。
此外，行解码器130将0V提供到形成NAND单元的衬底上(p型沟道区602)。
上述结果，对于含有已成为截止的选择晶体管ST1的NAND单元内的存储单元晶体管MT来说，由于栅极·沟道之间的电位差不充分，故不能将电子注入到浮置栅极。即，就会将与施加有Vcc1的位线和选择字线WL连接的存储单元(应写入“1”数据的存储单元)的阈值维持在负值。作为图15的例子，不能在与位线BL0、BL2、BL3以及字线WL0～WL7连接的存储单元晶体管MT的浮置栅极上注入电子。换句话说，在与位线BL0、BL2、BL3以及选择字线WL6连接的存储单元晶体管MT上写入“1”数据。
另一方面，在含有与选择的选择栅极线SGD连接的、并且与施加有0 V的位线BL连接的选择晶体管ST1的NAND单元内，对于与未选择字线WL连接的存储单元晶体管MT来说，由于栅极·沟道之间的电位差不充分，故不能将电子注入到浮置栅极。即未能写入数据。另一方面，对于与选择字线WL连接的存储单元晶体管MT来说，由于栅极·沟道之间的电位差为18V，利用FN隧穿就能将电子注入到浮置栅极。其结果，存储单元晶体管MT的阈值变为正值，即写入“0”数据。作为图15的例子，在字线WL6上施加Vpp1的结果是，与位线BL1和字线WL6连接的存储单元晶体管MT的沟道电位Vch与栅极的电位差变成18V。因此，就在与位线BL1和字线WL6连接的存储单元晶体管MT的浮置栅极上注入电子。已注入电子的存储单元晶体管MT的阈值变成正值，就写入了“0”数据。
如上所述，就在1页的存储单元晶体管上一并写入数据。
<擦除操作>
然后，使用图2和图16来说明擦除操作。图16是NAND型快闪存储器100的存储单元阵列110的电路图，为了简化，示出了NAND单元数目为(2×4)的情况。数据的擦除是将块一并进行擦除。利用FN隧穿从浮置栅电极中抽取电子，由此进行擦除操作。图16示出了对于与选择栅极线SGD0、SGS0连接的块进行数据擦除的情况。
擦除时，使全部位线BL处于浮置。还有，行解码器130使全部选择栅极线SGD、SGS处于浮置。并且，行解码器130选择任何一个块、在对选择块中含有的全部字线WL提供0V的同时，使非选择块中含有的全部字线WL处于浮置。并且行解码器130将Vpp1(18V)施加到形成有NAND单元的半导体衬底(p型阱区602)上。即，如图16中所示，对与选择块连接的全部字线WL0～WL7施加0V，使与非选择块连接的全部字线WL8～WL15处于浮置。并且，使全部选择栅极线SGD0、SGS0、SGD1、SGS1处于浮置。
于是，在选择块内，全部存储单元晶体管MT与半导体衬底之间的电位差就变成18V，利用FN隧穿将浮置栅极内的电子抽取到半导体衬底中。其结果，就从选择块内的全部存储单元晶体管MT中擦除数据，使存储单元晶体管MT的阈值变成负值。即，如图16中所示，就从与字线WL0～WL7连接的全部存储单元晶体管MT的浮置栅极中将电子抽取到半导体衬底中，擦除数据。
在非选择块之内，通过与半导体衬底的耦合，使字线WL的电位上升为18V左右。因此，没有从浮置栅极中抽取电子，不进行数据擦除。即，如图16中所示，通过耦合，字线WL8～WL15的电位上升。其结果，就不能从与字线WL8～WL15连接的全部存储单元晶体管MT中擦除数据。
此外，通过耦合，选择栅极线SGS0、SGD0、SGS1、SGD1的电位也上升为18V左右，就不会对选择晶体管ST的栅氧化膜施加应力。
如上所述，就从选择块中一并擦除数据。
<读出操作>
然后，使用图2和图17来说明读出操作。图17是NAND型快闪存储器100的存储单元阵列110的电路图，为了简单，示出了NAND单元数目为(2×4)个的情况。在图17中，示出了从与位线BL1和字线WL6连接的存储单元晶体管MT中读出数据的情况。
首先，行解码器130选择出含有应读取数据的存储单元晶体管的块。并且，行解码器130选择与选择块连接的选择栅极线SGD、SGS，并在选择栅极线SGD、SGS上施加例如4.5V的电压。此外，设与非选择块连接的选择栅极线SGD、SGS为非选择，并将0V施加到非选择的选择栅极线SGD、SGS。由此，与选择出的选择栅极线SGD、SGS连接的选择晶体管ST1、ST2处于导通状态。继续，行解码器130在选择块内选择任意一条字线WL。并且，将0V施加到选择字线WL，并将Vread(例如，4.5V)施加到在选择块内的非选择字线。将0V施加到在选择块内的全部字线WL。即，如图17中所示，在与选择块连接的选择出的选择栅极线SGD0、SGS0上施加4.5V电压，在其它未选择的选择栅极线SGD1、SGS1上施加0V。由此，使与选择出的选择栅极线SGD0、SGS0连接的选择晶体管ST1、ST2处于导通状态。此外，在选择字线WL6上施加0V，在选择块内的非选择字线WL0～WL5、WL7上施加Vread，在非选择块内的全部字线WL8～WL15上施加0V。
于是，无论写入的数据为“0”或为“1”，与选择块内的非选择字线连接的存储单元晶体管MT全部都处于导通状态。另一方面，若写入的数据为“1”，则阈值为负，故与选择字线连接的存储单元晶体管MT就成为导通状态；若写入的数据为“0”，则阈值为正，故存储单元晶体管MT成为截止状态。
在此状态下，例如，在选择字线BL上施加2.0V。于是，若在与选择字线WL和选择位线BL连接的存储单元晶体管MT中写入的数据为“1”，则电流就会从位线流向源极线。另一方面，若写入的数据为“0”，则就没有电流流动。作为图17的例子，在选择位线BL1上施加2.0V。于是，假如在与选择字线WL7和选择位线BL1连接的存储单元晶体管MT中写入的数据为“1”，则电流就从位线BL1流向源极线SL，假如写入的数据为“0”，则没有电流流动。
如上所述，通过读出放大器140放大因从位线流向源极线的电流而改变的位线电位，由此进行数据的读出。而且，在图17所示的例子中，虽然仅示出了从1条位线中读出数据的情况，毫无疑问，也可以在多条位线上施加电位、同时从多个存储单元晶体管中读出数据。
(3Tr-NAND型快闪存储器的操作)然后，以下说明3Tr-NAND型快闪存储器200的操作。3Tr-NAND型快闪存储器200的操作基本上与NAND型快闪存储器100的操作大致相同。以下进行详细说明。
<写入操作>
首先，使用图5和图18来说明写入操作。图18是3Tr-NAND型快闪存储器200的存储单元阵列210的电路图，为了简化，示出了存储单元数目为(4×4)个的情况。整体地对与任何一条字线连接的全部存储单元晶体管进行数据写入。并且，按是否将电子注入到存储单元晶体管MT的浮置栅极，分别写入“0”数据、“1”数据。利用FN隧穿进行向浮置栅极注入电子。此外，图18中，假设将数据写入到与字线WL0连接的存储单元晶体管MT，很快，就将“0”数据写入到与位线BL1连接的存储单元晶体管MT，将“1”数据写入到与位线BL0、BL2、BL3连接的存储单元晶体管MT。
首先，在图5中，由未图示的I/O端子输入写入的数据(“1”、“0”)。并且，写入电路250在每条位线中闩锁该写入的数据。并且，当输入“1”数据的情况下，写入电路250将Vcc1(例如，3.3V)提供给位线，相反地输入“0”数据时，将0V提供到位线。即，如图18所示，写入电路250将Vcc1施加到位线BL0、BL2、BL3，将0V施加到位线BL1。
并且，行解码器230选择任何一条选择栅极线SGD，将Vcc1施加到选择出的选择栅极线SGD、并将0V施加到未选择的选择栅极线SGD和全部的选择栅极线SGS。即，如图18所示，行解码器230选择出选择栅极线SGD0，将Vcc1施加到选择出的选择栅极线SGD0。此外，将0V施加到其它选择栅极线SGD1、SGS0、SGS1。
于是，与选择出的选择栅极线SGD连接的选择晶体管ST1中，与施加有Vcc1的位线BL连接的选择晶体管ST1变成截止状态。另一方面，与施加有0V的位线BL连接的选择晶体管ST1就处于导通状态。
进一步地，行解码器230选择任何一条字线WL，将Vpp1施加到选择字线WL。此外，将0V施加到所有未选择字线WL。而且，由此选择出的字线WL就会与含有选择出的选择栅极线SGD的存储单元MC连接。由此，在与选择字线WL连接的的存储单元晶体管MT中就形成了沟道区。于是，由于与选择出的选择栅极线SGD和施加有Vcc1的位线连接的选择晶体管ST1处于截止状态，因此与该选择晶体管ST1连接的存储单元晶体管MT的沟道电位就变成浮置。并且，通过与字线WL的耦合，就上升到写入禁止电压。另一方面，由于与选择出的选择栅极线SGD和施加有0V的位线连接的选择晶体管ST2处于导通状态，因此与该选择晶体管ST1连接的存储单元晶体管MT的沟道电位就变成0V。
即，如图18中所示，行解码器230选择字线WL0，在将Vpp1施加到选择字线WL0的同时，将0V施加到其它未选择字线WL1～WL3。因此，在与字线WL0连接的存储单元晶体管MT内形成沟道区。于是，由于在位线BL1上施加了0V，所以含有与位线BL1连接的选择晶体管ST1的存储单元内的存储单元晶体管MT的沟道电位Vch变成0V。另一方面，由于在位线BL0、BL2、BL3上施加了Vcc1，所以含有与位线BL0、BL2、BL3连接的选择晶体管ST1的存储单元内的存储单元晶体管MT的沟道电位Vch，通过与WL0的耦合而上升到写入禁止电压(8～10V)。此外，行解码器230将0V提供到其它未选择字线WL1～WL3。
此外，行解码器230将OV提供到形成存储单元的衬底上(p型沟道区602)。
上述结果，对含有已成为截止的选择晶体管ST1的存储单元内的存储单元晶体管MT来说，由于栅极·沟道之间的电位差不充分，所以就不能将电子注入到浮置栅极。即，与施加有Vcc1的位线和选择字线WL连接的存储单元(应写入“1”数据的存储单元)的阈值就会维持负值。作为图18的例子，在与位线BL0、BL2、BL3以及字线WL0连接的存储单元晶体管MT的浮置栅极上没有注入电子。换句话说，是在与位线BL0、BL2、BL3以及选择字线WL0连接的存储单元晶体管MT上写入“1”数据。
另一方面，对含有与选择出的选择栅极线SGD连接的、且与施加有0V的位线BL连接的选择晶体管ST1的存储单元内的存储单元晶体管MT来说，由于栅极·沟道之间的电位差为18V，所以利用FN隧穿将电子注入到浮置栅极。其结果，存储单元晶体管MT的阈值就变为正，即写入“0”数据。作为图18的例子，在字线WL0上施加Vpp1的结果是，与位线BL1和字线WL0连接的存储单元晶体管MT的沟道电位Vch就变成18V。因此，就在与位线BL1和字线WL0连接的存储单元晶体管MT的浮置栅极上注入电子。已注入电子的存储单元晶体管MT的阈值变成正值，写入了“0”数据。
如上所述，就在1页的存储单元晶体管上整体地进行数据写入。
<擦除操作>
然后，使用图5和图19来说明擦除操作。图19是3Tr-NAND型快闪存储器200的存储单元阵列210的电路图，为了简化，示出了存储单元数目为(4×4)个的情况。数据的擦除与写入相同、是将页整体地擦除。利用FN隧穿从浮置栅极中抽取电子来进行擦除操作。图19示出了从与字线WL0连接的存储单元晶体管中进行数据擦除的情况。
擦除时，使全部位线BL处于浮置。此外，行解码器230使全部选择栅极线SGD、SGS处于浮置。并且，行解码器230选择任何一条字线，在对选择字线WL提供0V的同时，使非选择字线WL处于浮置。并且，行解码器230将Vpp1(18V)施加到形成有存储单元的半导体衬底(p型阱区602)上。即，如图19所示，在选择字线WL0上施加0V，使非选择字线WL1～WL3处于浮置。并且，使全部选择栅极线SGD0、SGS0、SGD1、SGS1处于浮置。
于是，与选择字线WL连接的存储单元晶体管MT与半导体衬底之间的电位差变成18V，利用FN隧穿将浮置栅极内的电子抽取到半导体衬底中。其结果是，从与选择字线连接的存储单元晶体管MT中擦除数据，使存储单元晶体管MT的阈值变成负值。即，如图19所示，就从与字线WL0连接的全部存储单元晶体管MT的浮置栅极中将电子抽取到半导体衬底中，进行数据擦除。
在与非选择字线连接的存储单元晶体管MT中，通过与半导体衬底的耦合使字线WL的电位上升为18V左右。因此，就不会从浮置栅极中抽取电子，没有擦除数据。即，如图19所示，通过耦合使字线WL1～WL3的电位上升。其结果，没有从与字线WL1～WL3连接的全部存储单元晶体管MT中擦除数据。此外，选择栅极线也相同，通过耦合，使选择栅极线的电位上升至18V左右。因此，没有对选择晶体管ST的栅绝缘膜施加电压。
如上所述，就从选择出的页中整体地擦除了数据。而且，作为图19的例子，虽然示出了从与1条字线连接的存储单元晶体管(1页)中进行数据擦除的实例，但也可以从与多条字线连接的存储单元晶体管中整体地进行数据擦除。在此情况下，行解码器230也可以将0V施加到多条字线上。
<读出操作>
然后，使用图5和图20来说明读出操作。图20是3Tr-NAND型快闪存储器200的存储单元阵列210的电路图，为了简单，示出了存储单元数目为(4×4)个的情况。在图20中，示出了从与位线BL1和字线WL0连接的存储单元晶体管MT中读出数据的情况。
首先，行解码器230选择出连接应读取数据的存储单元的选择栅极线SGD、SGS，并在选择出的选择栅极线SGD、SGS上施加例如4.5V的电压。其它选择栅极线SGD、SGS为非选择，并将0V施加到未选择出的选择栅极线SGD、SGS。由此，就使与选择出的选择栅极线SGD、SGS连接的选择晶体管ST1、ST2处于导通状态。接着，行解码器230将0V施加到全部字线WL。即，如图20所示，将4.5V施加到选择出的选择栅极线SGD0、SGS0，在未选择的选择栅极线SGD1～SGD3、SGS1～SGS3上施加0V。由此，使与选择出的选择栅极线SGD0、SGS0连接的选择晶体管ST1、ST2处于导通状态。此外，在全部字线WL0～WL3上施加0V。
于是，假如写入的数据为“1”，则阈值为负，故存储单元晶体管MT就成为导通状态；假如写入的数据为“0”，则其阈值为正，故存储单元晶体管MT成为截止状态。
在此状态下，例如，在选择字线BL上施加2.0V。于是，假如在与选择出的选择字线SGD、SGS连接的选择晶体管ST1、ST2所连接的存储单元晶体管MT中写入的数据为“1”，则电流就从位线流向源极线。另一方面，假如写入的数据为“0”，则没有电流流动。作为图20的例子，在选择位线BL1上施加2.0V。于是，假如在与字线WL0和选择位线BL1连接的存储单元晶体管MT中写入的数据为“1”，则电流就从位线BL1流向源极线SL，假如写入的数据为“0”，则没有电流流动。
如上所述，通过读出放大器240放大因从位线流向源极线的电流而改变的位线电位，进行数据的读出。而且，在图20所示的例子中，虽然仅示出了从1条位线中读出数据的情况，毫无疑问，也可以在多条位线上施加电位、同时从多个存储单元晶体管中读出数据。
(2Tr快闪存储器的操作)然后，以下说明2Tr快闪存储器300的操作。在2Tr快闪存储器中，与NAND型快闪存储器100和3Tr-NAND型快闪存储器不同，不仅使用正电压，而且还使用负电压。
<写入操作>
首先，使用图8和图21来说明写入操作。图21是2Tr快闪存储器300的存储单元阵列310的电路图，为了简化，示出了存储单元数目为(4×4)个的情况。整体地对与任何一条字线连接的全部存储单元进行数据写入。并且，按是否将电子注入到存储单元晶体管MT的浮置栅极，分别写入“0”数据、“1”数据。利用FN隧穿来进行向浮置栅极注入电子。此外，图21中，假设将数据写入到与字线WL0连接的存储单元晶体管MT，很快，就将“0”数据写入到与位线BL1连接的存储单元晶体管MT，并将“1”数据写入到与位线BL0、BL2、BL3连接的存储单元晶体管MT。
首先，在图8中，由未图示的I/O端子输入写入的数据(“1”、“0”)。并且，写入电路350在每条位线中闩锁该写入的数据。并且，当输入“1”数据的情况下，写入电路350就将0V提供给位线，相反地输入“0”数据时，就将VBB(例如，-6V)提供到位线。在图21的例子中，将VBB施加到位线BL1，将0V提供到位线BL0、BL2、BL3。
并且，行解码器330选择字线WL0～WLm中的任何一条字线。并且，将Vpp2(例如10V)提供到选择字线。此外，行解码器330将VBB施加到选择栅极线SGD0～SGm。此外，将VBB提供到存储单元的衬底(p型阱区602)。因此，使全部选择晶体管ST处于截止状态。因此，选择晶体管ST与源极线SL电隔离。作为图21的例子，行解码器330将Vpp2施加到选择字线WL0，将0V施加到非选择字线WL1～WL3，并将VBB施加到所有的选择栅极线SG0～SG3。
上述结果，对应于“1”数据或“0”数据的电位就通过位线BL0～BLn被提供到存储单元晶体管MT的漏区。于是，将Vpp2施加到选择字线WL，在应写入“1”数据的存储单元晶体管MT的漏区上施加0V电压，在应写入“0”数据的存储单元晶体管MT的漏区上施加VBB电压。因此，在应写入“1”数据的存储单元晶体管MT中，由于栅极·漏极之间的电位差(10V)不充分，电子就没能注入到浮置栅极，存储单元晶体管MT就保持负的阈值。另一方面，在应写入“0”数据的存储单元晶体管MT中，由于栅极·漏极之间的电位差(16V)较大，就能利用FN隧穿将电子注入到浮置栅极。其结果，存储单元晶体管MT的阈值就变为正值。如上所述，在1页的存储单元MC中就能够整体地进行数据写入。作为图21的例子，就能在与字线WL0和位线BL1连接的存储单元晶体管MT中进行“0”数据写入(将电子注入到浮置栅极)、并在与字线WL0和位线BL0、BL2、BL3连接的存储单元晶体管MT中进行“1”数据写入(电子不注入到浮置栅极)。在上述图中，虽然将源极线SL的电位固定为0V，不用说也可以代替为浮置状态。例如，在选择晶体管ST未完全截止的情况下，优选源极线处于浮置态。
<擦除操作>
然后，使用图8和图22来说明擦除操作。图22是2Tr快闪存储器300的存储单元阵列310的电路图，为了简化，示出了存储单元数目为(4×4)个的情况。在共用阱区的所有存储单元中整体地进行数据的擦除。
在图8中，位线BL0～BLn处于浮置。此外，行解码器330使全部字线WL0～WLm的电位成为VBB，使半导体衬底(p型阱区602)的电位VPW成为Vpp(10V)。其结果，利用FN隧穿从存储单元MC的存储单元晶体管的浮置栅极中将电子抽取到半导体衬底。其结果，全部存储单元MC的阈值电压成为负值，擦除数据。即，作为图22的例子，行解码器330将VBB施加到全部字线WL0～WL3，将Vpp2施加到全部选择栅极线SG0～SG3，并将Vpp2施加到p型阱区602。由此，就从位于位线BL0～BL3与字线WL0～WL3交叉点的全部存储单元晶体管MT的浮置栅电极中抽取电子。
<读出操作>
然后，使用图8和图23来说明读出操作。图23是2Tr快闪存储器300的存储单元阵列310的电路图，为了简单，示出了存储单元数目为(4×4)个的情况。在图23中，示出了从与位线BL1和字线WL0连接的存储单元晶体管MT中读出数据的情况。
首先，在图8中，行解码器330选择出选择栅极线SG0～SGm中的任何一条。将“H”电平(Vcc1，例如3.3V)提供到选择出的选择栅极线。未选择出的选择栅极线就全部为“L”电平(例如，0V)。因此，与选择出的选择栅极线连接的选择晶体管ST就处于导通状态，与未选择出的选择栅极线连接的选择晶体管ST处于截止状态。因此，选择存储单元内的选择晶体管ST与源极线SL电连接。此外，行解码器330使全部字线WL0～WLm成为“L”电平(0V)。此外，源极线驱动器360将源极线SL的电位设为0V。作为图23的例子，行解码器330将Vcc1施加到选择栅极线SG0，将0V施加到其它选择栅极线SG1～SG3和全部字线WL0～WL3。
并且，例如，将1.3V左右的电压提供到位线BL0～BLn的任何一条。于是，由于写入“1”数据的存储单元MC的存储单元晶体管MT的阈值电压为负值，所以处于导通状态。因此，对与选择出的选择栅极线连接的存储单元MC来说，电流就通过存储单元晶体管MT和选择晶体管ST的电流路径，从位线流向源极线SL。另一方面，由于写入“0”数据的存储单元MC的存储单元晶体管MT的阈值电压成为正值，所以处于截止状态。因此，电流就没有从位线流向源极线。以上结果，改变位线BL0～BLn的电位，通过由读出放大器340放大此变化量，进行读出操作。如上所述，就能够从1页的存储单元MC中读出数据。
作为图23的例子，在位线BL1上施加1.3V。因此，若与位线BL1和字线WL0连接的存储单元晶体管MT保持“0”数据时，则电流从位线流向源极线。如果保持的数据为“1”，则没有电流流动。
而且，在图23中，虽然从1条位线BL1中读取数据，毫无疑问，不用说也可以从多条位线中同时读取数据。在此情况下，也可在多条位线上施加1.3V电压。
然后，说明上述结构的LSI 1的制造方法、特别是着重说明快闪存储器100、200、300的存储单元阵列。图24至35是顺序示出了本实施方式的系统级SLI 1所包括的快闪存储器100、200、300的制造工序的剖面图。而且，图24至图31示出了沿字线方向的剖面图，图32至图35示出了沿位线方向的剖面图。
首先，在硅衬底600的表面区域内离子注入砷(As)、磷(P)等n型杂质。接着，在硅衬底600的表面区域内离子注入镓(Ga)、硼(B)等p型杂质。并且，通过进行高温热处理，使注入的杂质活化。其结果，如图24所示，在硅衬底600的表面区域内就形成了n型阱区601，在n型阱区601的表面区域内就形成了p型阱区602。对于快闪存储器100、200、300而言，能够同时形成n型阱区601和p型阱区602。因此，n型阱区601和p型阱区602的杂质浓度和深度在三种快闪存储器100、200、300中是相同的。
然后，如图25中所示，在p型阱区602中，采用STI(浅沟槽隔离)技术，形成元件隔离区域620。即，在p型阱区602内，形成条形形状的浅沟槽，并利用氧化硅膜等绝缘膜来填埋沟槽内部。对于在快闪存储器100、200、300而言，能够同时形成元件隔离区域620。其结果，就形成了四周被元件隔离区域620包围的条形形状的元件区域AA。而且，在NAND型快闪存储器100和3Tr-NAND型快闪存储器200中将元件区域AA的宽度形成为130nm，在2Tr快闪存储器300中形成为150nm。此外，在NAND型快闪存储器100和3Tr-NAND型快闪存储器200中将元件隔离区域620的宽度形成为130nm，在2Tr快闪存储器300中形成为110nm。
然后，如图26中所示，在p型阱区602之上，形成存储单元晶体管MT和选择晶体管ST的栅绝缘膜603。栅绝缘膜603是例如通过热氧化方法形成的氧化硅膜，其厚度为例如8nm。接着，在栅绝缘膜603和元件隔离区域620之上，形成例如60nm膜厚的非晶硅层604。非晶硅层604具有存储单元晶体管MT的浮置栅极和选择晶体管ST的选择栅极的功能。对于快闪存储器100、200、300能够同时形成栅绝缘膜603和非晶硅层604。因此，栅绝缘膜603和非晶硅层604的膜厚在三种快闪存储器100、200、300中是相同的。
然后，如图27所示，通过光刻技术和RIE(反应离子蚀刻)等各向异性的蚀刻，构图非晶硅层604。图27是形成字线的区域的剖面图。即，在形成存储单元晶体管MT的区域中，构图非晶硅层604，以便沿字线方向，在邻接的存储单元晶体管MT之间使浮置栅极分离。但是，在形成选择晶体管ST1、ST2、ST的区域中，没有构图非晶硅层604。此外，此构图工序可以同时对3个快闪存储器100、200、300进行。
然后，如图28所示，例如，利用CVD(化学气相淀积)方法，在非晶硅层604上形成例如15.5nm膜厚的ONO膜605。ONO膜605具有氧化硅膜、氮化硅膜和氧化硅膜的多层结构，并具有存储单元晶体管MT和选择晶体管ST的栅极间绝缘膜的功能。而且，ONO膜也可以用氧化硅膜和氮化硅膜的多层膜即ON膜或NO膜来进行代替。对于快闪存储器100、200、300能够同时形成栅极间绝缘膜605。因此，在3个快闪存储器100、200、300中，栅极间绝缘膜605的膜厚相同。
然后，如图29所示，例如，利用CVD方法，在栅极间绝缘膜605上形成例如40nm膜厚的多晶硅层621。多晶硅层621具有字线的一部分和选择栅极线的一部分的功能，对于快闪存储器100、200、300而言是能够同时形成的。因此，在3个快闪存储器100、200、300中，多晶硅层621的膜厚都相同。
然后，如图30所示，利用光刻技术和RIE，去除具有选择栅极线的一部分功能的多晶硅层621的一部分和位于其下部的栅极间绝缘膜605。图30是选择栅极线形成区域的剖面图。其结果，在每个快闪存储器100、200、300内形成了在底部暴露非晶硅层604的接触孔CH10、CH11、CH12。毫无疑问，能够利用同一构图工序同时形成接触孔CH10～CH12。
然后，如图31中所示，例如，利用CVD方法，在多晶硅层621上，形成例如160nm膜厚的多晶硅层622，并填埋在接触孔CH10～CH12内。由此，在选择晶体管ST1、ST2、ST中，多晶硅层604与多晶硅层621、622电连接。多晶硅层622具有字线的一部分和选择栅极线的一部分的功能，对于快闪存储器100、200、300而言是能够同时形成的。并且，多晶硅层621、622相当于图4、图7、图10、图14中的多晶硅层606。因此，就能够利用同一工序、在3个快闪存储器100、200、300中同时形成多晶硅层606。
然后，如图32所示，构图多晶硅层606、栅极间绝缘膜605、多晶硅层604、栅绝缘膜603，形成各个MOS晶体管的栅电极。此构图工序对于3个快闪存储器100、200、300是能够一并进行的。此时，以在3个快闪存储器之中NAND型快闪存储器100的栅极图形的密度最高来设定并进行光刻。这是因为在NAND型快闪存储器100中，多个规则图形相连。在此情况下，优选与NAND型快闪存储器100中的栅极图形相比，不规则的3Tr-NAND型快闪存储器200和2Tr快闪存储器300的栅极图形被构图为具有比NAND型快闪存储器100更大的余量。例如，在NAND型快闪存储器100中的字线宽度为125nm，邻接的字线间距离为125nm，选择栅极线的宽度为225nm。另一方面，3Tr-NAND型快闪存储器200的字线宽度、邻接的栅极间隔和选择栅极线宽度比NAND型快闪存储器100的情况更大、为250nm。此外，2Tr快闪存储器300的字线宽度为250nm、选择栅极线宽度为250nm、以及邻接的字线和选择栅极线的间隔为250nm。
然后，如图33所示，在p型阱区602的表面区域内，掩蔽各个栅电极，离子注入n型杂质。并且，通过热处理使导入的杂质活化，由此形成具有存储单元晶体管MT和选择晶体管ST1、ST2的源或漏功能的n+型杂质扩散层608。而且，利用同一的离子注入工序，就能够形成3个快闪存储器100、200、300中含有的n+型杂质扩散层608。因此，各个n+型杂质扩散层608就相互具有相同的杂质浓度和深度。
然后，在存储单元晶体管MT和选择晶体管ST的栅极之上、以及在半导体衬底600之上，形成绝缘膜610。例如，绝缘膜610由氮化硅膜等形成。将绝缘膜610完全埋入存储单元晶体管MT的栅极之间以及存储单元晶体管MT的栅极和选择晶体管ST的栅极之间的区域。然后，利用RIE方法等，蚀刻绝缘膜610。其结果，就完成了图34所示的侧壁绝缘膜610。
然后，在3个快闪存储器中的存储单元晶体管MT和选择晶体管ST的栅极之上、侧壁绝缘膜610上以及半导体衬底600之上，例如利用溅射方法，形成含有Co层和Ti/TiN层的金属层。并且，例如，进行在氮气气氛中的温度475℃的退火处理。其结果，如图34所示，在与金属层接触的硅层内形成硅化物层(TiSi2、CoSi2)。即，在栅极的多晶硅层606的表面内形成了硅化物层607，在NAND型快闪存储器100中的选择晶体管ST1的漏区及选择晶体管ST2的源区表面内、在3Tr-NAND型快闪存储器200中的选择晶体管ST1的漏区及选择晶体管ST2的源区表面内、以及在2Tr快闪存储器中的存储单元晶体管MT的漏区及选择晶体管ST的源区表面内，形成了硅化物层607。此后，例如利用湿法腐蚀方法，去除剩余的金属层。
如上所述，就完成了NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器的存储单元。
然后，如图35所示，在硅衬底600之上，例如利用CVD方法，形成用于覆盖存储单元MC的层间绝缘膜611。层间绝缘膜611，例如由BPSG(硼磷硅玻璃)膜形成。并且，在层间绝缘膜611中，形成接触塞CP1、CP3、CP5、CP7、CP9、CP11。接触塞CP1、CP3到达NAND型快闪存储器100的选择晶体管ST1的漏区及选择晶体管ST2的源区。接触塞CP5、CP7到达3Tr-NAND型快闪存储器200中的选择晶体管ST1的漏区及选择晶体管ST2的源区。接触塞CP9、CP11到达2Tr快闪存储器300中的存储单元晶体管MT的漏区及选择晶体管ST的源区。
接着，在层间绝缘膜611之上，利用CVD方法或溅射方法等，形成由铜或铝等形成的金属层。并且，通过以规定图形来构图金属层，形成金属布线层611、612。
此后，形成层间绝缘膜、金属布线层等，完成图1至图13中所示的系统级SLI 1。
根据上述本实施方式的半导体集成电路，能获得以下效果。
(1)抑制制造成本、同时能够在同一芯片上承载多种快闪存储器。
根据本实施方式的结构和制造方法，利用同一工序，就可形成NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300所包括的存储单元晶体管MT和选择晶体管ST1、ST2、ST。即，通过同一氧化工序、成膜工序、杂质注入工序、光刻·蚀刻工序，可形成各个MOS晶体管。其结果，在3个快闪存储器100、200、300中，栅绝缘膜603、栅极间绝缘膜605、存储单元晶体管MT的浮置栅极604和控制栅极606以及选择晶体管的选择栅极604、606都相同。根据此制造方法，通过形成1个快闪存储器所必需的工序数量，就能够形成3个快闪存储器的存储单元阵列。因此，能够降低承载有三种半导体存储器的系统级SLI的制造成本。
(2)高精度地维持多种快闪存储器的加工精度、同时能够缩小系统级LSI的尺寸。
根据本实施方式的制造方法，可以在3个快闪存储器100、200、300中，同时进行形成栅电极时的构图工序(光刻)。此时，在各个快闪存储器100、200、300中，存储单元阵列中的栅电极的构图不同。更加详细地说，在NAND单元内串联连接多个存储单元晶体管MT的NAND型快闪存储器100中，栅电极重复地形成为规则图形。另一方面，在3Tr-NAND型快闪存储器200和2Tr快闪存储器300中，与NAND型快闪存储器100相比，栅电极不规则地排列。于是，最适合的光刻条件对每个快闪存储器都不同。例如，对3Tr-NAND型快闪存储器200按最适合条件进行光刻时，对除3Tr-NAND型快闪存储器200以外的快闪存储器100、300而言，按最小加工尺寸的加工是困难的。
因此，在本实施方式中，对于NAND型快闪存储器100，进行最适合条件下的光刻。因此，对于NAND型快闪存储器100，例如，能够以最小加工尺寸形成存储单元晶体管MT的栅极长度，能够微细化。如本实施方式一样，当使用NAND型快闪存储器100作为用于数据存储的存储器的情况下，LSI 1内的NAND型快闪存储器100就占据较大的面积。因此，通过使NAND型快闪存储器100微细化，就能够有效地减小LSI 1的芯片尺寸。
而且，优先进行如上所述的NAND型快闪存储器微细化时，在其它快闪存储器200、300中的光刻就不一定能在最适合条件下进行。因此，对于快闪存储器200、300，就必须考虑充分的对准偏移来进行设计。例如，优选3Tr-NAND型快闪存储器200和2Tr快闪存储器300的存储单元晶体管MT的栅极长度为NAND型快闪存储器100的存储单元晶体管MT的栅极长度的1.5倍或1.5倍以上。根据这种结构，能够高精度进行NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300的加工。此外，作为结果，虽然3Tr-NAND型快闪存储器200和2Tr快闪存储器300的集成度比NAND型快闪存储器100的集成度更差，但根据LSI整体所占据的面积配比，综合来说，能够见减小LSI芯片尺寸。
(3)能够提高各个快闪存储器的操作可靠性如上所述，在NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300中，在提供写入禁止电压方面有不同。在NAND型快闪存储器100和3Tr-NAND型快闪存储器200中，通过与字线的耦合，使存储单元晶体管MT的沟道电位上升至写入禁止电压。另一方面，在2Tr快闪存储器300中，从位线向存储单元晶体管MT的沟道施加写入禁止电压。
于是，在NAND型快闪存储器100的情况下，为了不使通过耦合而上升的沟道电位下降，就必须抑制选择晶体管中的漏电流。这种情况即使在3Tr-NAND型快闪存储器200中也相同。但是，在3Tr-NAND型快闪存储器200的情况下，由于在选择晶体管ST1、ST2之间夹持的存储单元晶体管数目少，因此沟道电容小。因此，与NAND型快闪存储器100的情况相比，因耦合而产生的电荷量少。由此，对于3Tr-NAND型快闪存储器200的情况，与NAND型快闪存储器100的情况相比，就容易受到漏电流的影响。
这点，根据本发明的结构，如图12中所示，3Tr-NAND型快闪存储器200的选择晶体管ST1、ST2的沟道宽度(选择栅极线宽度)比NAND型快闪存储器100的选择晶体管ST1、ST2的沟道宽度更宽。因此，在3Tr-NAND型快闪存储器200的选择晶体管ST1、ST2中，漏电流就会难于流动，就能够提高3Tr-NAND型快闪存储器200的操作可靠性。
此外，在2Tr快闪存储器300的情况下，由于从位线提供写入禁止电压，所以与NAND型快闪存储器100和3Tr-NAND型快闪存储器200相比，很难受到漏电流的影响。但是，基于通过光刻的加工时裕度(Margin)的观点，优选选择晶体管ST的沟道长度为250nm左右。
此外，如上述(2)那样，在NAND型快闪存储器100中，可在最适合的条件下进行位线的光刻工序。因此，2Tr快闪存储器300的存储单元晶体管MT的沟道长度就会比NAND型快闪存储器的存储单元晶体管更长。通常，一旦增长沟道长度，就会减少单元电流，并导致操作速度的下降。
但是，根据本实施方式的结构，如图13中所示，2Tr快闪存储器300的沟道宽度比NAND型快闪存储器100和3Tr-NAND型快闪存储器200更宽。其结果，能够增大在2Tr快闪存储器300中流动的单元电流。即，通过增大沟道宽度来补偿NAND型快闪存储器100的微细化给2Tr快闪存储器300带来的恶劣影响。由此，就能够提高2Tr快闪存储器的操作速度。
(4)可使系统级LSI高性能化本实施方式的系统级LSI，包括上述说明的NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300。
2Tr快闪存储器300与NAND型快闪存储器100和3Tr-NAND型快闪存储器200不同，当进行写入及擦除时使用正电压(10V)和负电压(-6V)。并且，在控制栅极和沟道之间提供16V的电位差。因此，就能够将写入禁止电压设定为10V和-6V的中间附近的0V，就容易从位线施加写入禁止电压。此外，由于采用正电压和负电压，所以对在行解码器330中使用的MOS晶体管的栅绝缘膜施加的电位差就为10V或-6V。因此，在2Tr快闪存储器300具有的行解码器330中使用的MOS晶体管，就能够使用栅绝缘膜比在NAND型快闪存储器100和3Tr-NAND型快闪存储器200具有的行解码器130、230中使用的MOS晶体管的栅绝缘膜更薄的晶体管。由此，在能够使行解码器330的小型化的同时，还能够使行解码器330的操作速度比行解码器130、230更高速。因此，与上述(3)的效果相互作用，就能够提高2Tr快闪存储器的操作速度，就能够获得随机存取的高速化。
并且，在本实施方式中，在上述2Tr快闪存储器300中存储有用于操作MCU 400的程序数据。于是，如上述说明那样，2Tr快闪存储器能够高速工作。因此，MCU 400能够不通过RAM等直接从2Tr快闪存储器300中读取数据。其结果，不需要RAM等，不仅能够简化系统级LSI结构，而且还能够提高操作速度。
此外，3Tr-NAND型快闪存储器200保持ID码和安全码。虽然这些码数据，其数据量本身不很大，大多频繁地进行变更/更新。因此，在保持这些码数据的存储器中，就要求某一程度的高速操作。这点，3Tr-NAND型快闪存储器200的擦除单位没有NAND型快闪存储器100那么大，能够以页为单位改写数据。因此，可以说，3Tr-NAND型快闪存储器200是保持上述码数据的最适合的半导体存储器。
此外，以往，作为具有NAND型快闪存储器的LSI，为了防止改写集中在特定的块中，就需要下面这种控制器。即，控制器是将根据溢流校准和逻辑输入的地址转换为物理地址方式，在块不合格的情况下，将该块作为不合格块，进行控制以便不再使用该块。但是，在本实施方式中，就不需要这种控制器。因为，在2Tr快闪存储器300中保持控制NAND型快闪存储器100内的块的固件程序，所以就能够利用MCU 400来进行上述控制。MCU 400可以使用原来的操作(外部装置的控制和输入到NAND型快闪存储器100的数据的计算处理等)之间的时间来进行上述控制。毫无疑问，对于MCU 400的能力、评估原来MCU 400必须处理的处理量的大小、在处理量多的情况下，也可设计硬件定序器等来控制NAND型快闪存储器100。
然后，说明本发明的第二实施方式的半导体集成电路器件。本实施方式是在上述第一实施方式的系统级LSI保持的2Tr快闪存储器300的存储单元阵列中，增大了列方向上的单元宽度。图36至图38分别是本实施方式的系统级LSI1所包括的NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300保持的存储单元阵列110、210、310的局部区域的平面图。
如图所示，关于NAND型快闪存储器100和3Tr-NAND型快闪存储器200，与在上述第一实施方式中进行的说明一样。即，在NAND型快闪存储器100中，元件区域的宽度(沟道宽度)例如设定为130nm，选择栅极线SGS、SGD宽度(选择晶体管ST1、ST2的沟道长度)例如设定为225nm，字线WL宽度(存储单元晶体管MT的沟道长度)设定为125nm，邻接的字线WL间隔设定为例如125nm。并且，沿每一个NAND单元的列方向的宽度为例如260nm。因此，在1个NAND单元中，形成宽65nm的元件隔离区域620，沿列方向由两侧夹持宽130nm的元件区域AA的形状。
此外，3Tr-NAND型快闪存储器200也与第一实施方式相同。即，元件区域宽度(沟道宽度)设定为例如130nm，选择栅极线SGS、SGD宽度(选择晶体管ST1、ST2的沟道长度)设定为例如250nm，字线WL宽度(存储单元晶体管MT的沟道长度)设定为250nm，选择栅极线与字线的间隔设定为例如250nm。并且，沿每一个存储单元的列方向的宽度例如为260nm。因此，在1个存储单元中，形成宽65nm的元件隔离区域620，沿列方向由两侧夹持宽130nm的元件区域AA的形状。
关于2Tr快闪存储器300，如图38中所示，元件区域宽度(沟道宽度)设定为150nm，选择栅极线SG宽度(选择晶体管ST的沟道长度)设定为例如250nm，字线WL宽度(存储单元晶体管MT的沟道长度)设定为250nm，选择栅极线与字线的间隔设定为250nm。并且，沿每一个存储单元的列方向的宽度为例如300nm。因此，在1个存储单元中，形成宽75nm的元件隔离区域620，沿列方向由两侧夹持宽150nm的元件区域AA的形状。
对于本实施方式的LSI，除能够获得上述第一实施方式说明的(1)至(4)的效果外，还能获得下述(5)的效果。
(5)能够提高系统级LSI的操作性能上述第一实施方式和本实施方式的2Tr快闪存储器300的沟道宽度比NAND型快闪存储器100和3Tr-NAND型快闪存储器200更宽。于是，当2Tr快闪存储器300与NAND型快闪存储器100和3Tr-NAND型快闪存储器200具有相同的单元宽度时，元件隔离区域的宽度就会变得狭窄。并且，可以认为，过度增加沟道宽度时，就不能使元件隔离区域中的元件区域之间电隔离充分，且元件隔离区域的形成本身就变困难。
但是，本实施方式的2Tr快闪存储器300的存储单元与NAND型快闪存储器100和3Tr-NAND型快闪存储器200相比，增加了列方向的宽度。由此，就能够增大元件隔离区域的宽度，不仅能够简化工艺，而且还能够可靠地进行元件区域之间的电隔离。此外，与NAND型快闪存储器100和3Tr-NAND型快闪存储器200的单元宽度相同的情况相比，就能够进一步扩大元件区域(沟道宽度)。其结果，就能够进一步增大存储单元流动的电流，就能够提高2Tr快闪存储器的操作性能。
再有，如上所述，2Tr快闪存储器300保持用于操作MCU 400的程序等。因此，与用作数据存储所使用的NAND型快闪存储器100相比，最好减少其容量。例如，设NAND型快闪存储器100的存储容量为128M比特，则2Tr快闪存储器300的存储容量为16M比特左右。即，在LSI 1内，与NAND型快闪存储器100所占据的面积相比，2Tr快闪存储器300所占据的面积就非常少。因此，即使增加2Tr快闪存储器300的存储单元的沟道宽度，也能够将LSI的面积增加抑制在最低限度。
然后，说明本发明的第三实施方式的半导体集成电路器件。本实施方式是在上述第一、第二实施方式说明的2Tr快闪存储器300中，按用于写入和用于读出将行解码器330分开使用。图39是本实施方式的系统级LSI1所包括的2Tr快闪存储器300的方框图。
如图所示，本实施方式的2Tr快闪存储器300的结构是在由上述第一实施方式说明的图8所示的结构中、废除了行解码器330，附加上用于写入的解码器370和选择栅极解码器380的结构。换句话说，行解码器330包含用于写入的解码器370和选择栅极解码器380。
用于写入的解码器370写入时选择字线WL0～WLm中任意一条，并将正电位Vpp2施加到选择字线。此外，当进行擦除时，将负电位VBB施加到所有字线。并且，当进行读出时，将负电位VBB施加到所有的选择栅极线SG0～SGm。
选择栅极解码器380读出时选择选择栅极线SG0～SGm中任意一条，并将正电位施加到选择栅极线。
然后，使用图40说明上述用于写入的解码器370和选择栅极解码器380。图40是本实施方式的用于写入的解码器、选择栅极解码器和存储单元阵列的一部分区域的电路图。
首先，说明选择栅极解码器380的结构。选择栅极解码器380包括行地址解码电路730和开关元件组720。行地址解码电路730在电源电压Vcc1(3.3V)下进行操作，对(i+1)位的行地址信号RA0～RAi进行解码以得到行地址解码信号。行地址解码电路730具有在每条选择栅极线SG0～SGm上设置的NAND电路731和反相器732。NAND电路731进行行地址信号RA0～RAi的各位的NAND运算。并且，反相器732反转NAND运算结果，并作为行地址解码信号进行输出。
开关元件组720具有n沟道MOS晶体管721。在每条选择栅极线SG0～SGm上设置有n沟道MOS晶体管721。并且，反相器732的输出通过n沟道MOS晶体管721的电流路径，被提供到选择栅极线SG0～SGm。而且，对n沟道MOS晶体管721的栅极输入控制信号ZISOG。
然后，说明用于写入的解码器370的结构。用于写入的解码器370包括行地址解码电路700和开关元件组710。行地址解码电路700对(i+1)位的行地址信号RA0～RAi进行解码以得到行地址解码信号。该行地址解码信号被提供到字线WL0～WLm。行地址解码电路700具有在每条字线WL0～WLm上设置的NAND电路701和反相器702。NAND电路701和反相器702的正电源电压节点与电源电压节点VCGNW连接，其负电源电压节点与电源电压节点VCGPW连接。并且，进行行地址信号RA0～RAi的各位的NAND运算。在电源电压节点VCGNW、VCGPW上提供未图示的升压电路所产生的正电压Vpp2和负电压VBB或0V。并且，反相器702反转NAND运算结果，作为行地址解码信号进行输出。
开关元件组710具有反相器711和n沟道MOS晶体管712。将反相器711和n沟道MOS晶体管712设置在每条选择栅极线SG0～SGm上。将控制信号PRGH输入到反相器711，反相器711反转控制信号PRGH。而且，控制信号PRGH在写入时为“H”电平信号。反相器711的正电源电压节点与VNW节点连接，其负电源电压节点与电源电压节点VSGPW节点连接。例如，在VNW节点上施加0V，在电源电压节点VSGPW节点上提供负电压VBB。n沟道MOS晶体管712的电流路径的一端与反相器711的输出节点连接，另一端与选择栅极线SG0～SGm连接。在n沟道MOS晶体管712的栅极上输入控制信号WSG。
图41示意性地示出了图40所示的存储单元阵列310、选择栅极解码器380和用于写入的解码器370的一部分区域的剖面图。特别在图41中，示出了1个存储单元MC、反相器702、732和MOS晶体管712、721，还有I/O电路500的一部分。
如图所示，在半导体衬底600的表面内，形成相互隔离的n型阱区601、750、751和p型阱区770、771。n型阱区750是用于形成用于写入的解码器370内的反相器702的。此外，n型阱区601是用于形成用于写入的解码器370内的n沟道MOS晶体管712、存储单元阵列310内的存储单元MC和选择栅极解码器380内的n沟道MOS晶体管721的。并且，n型阱区751和p型阱区770是用于形成选择栅极解码器380内的反相器732的一部分的。p型阱区771是用于形成I/O电路500内的MOS晶体管的。
在n型阱区750的表面内，还形成p型阱区752。并且，在n型阱区750上并在p型阱区752上，形成包含在各反相器702中的p沟道MOS晶体管753、754。此外，n型阱区750与VCGNW节点连接，p型阱区752与VCGPW节点连接。
在n型阱区601的表面内，进一步形成p型阱区602、755、756。并且，在p型阱区755、602、756之上，分别形成用于写入的解码器370内的MOS晶体管712、存储单元MC和选择栅极解码器380内的MOS晶体管721。再有，虽然图中示出了单层栅极的存储单元的选择晶体管ST，但也可以具有与存储单元晶体管MT相同的叠层栅极结构。p型阱区755、756与VSGPW节点连接。
在n型阱区751之上，形成反相器732内的p沟道MOS晶体管757；并且在p型阱区770之上，形成反相器732内的n沟道MOS晶体管758。并且，对n型阱区751提供电压Vcc1。此外，在p型阱区771之上，形成包含于I/O电路500中的MOS晶体管759。
再有，例如，反相器702内的MOS晶体管753、754和MOS晶体管712、721所具有的栅绝缘膜760的膜厚为40nm。此外，反相器732和MOS晶体管759所具有的栅绝缘膜761的膜厚比栅绝缘膜760更薄、例如为11nm(或6～12nm)。以下，将栅绝缘膜的膜厚为40nm的MOS晶体管称为FHV晶体管，将栅绝缘膜的膜厚为11nm的MOS晶体管称为FLV晶体管。
此外，在图41中，在说明1个存储单元MC、反相器702、732和MOS晶体管712、721的同时，还说明了I/O电路500的仅一部分。但是，用FHV晶体管来形成NAND型快闪存储器100的行解码器130、3Tr-NAND型快闪存储器200的行解码器230、2Tr快闪存储器300的用于写入的解码器370和MOS晶体管721。此外，用FLV晶体管形成2Tr快闪存储器300的选择栅极解码器380中的MOS晶体管721之外的区域以及I/O电路500。
然后，使用图40来叙述并说明上述结构的2Tr快闪存储器的操作、特别是主要说明用于写入的解码器370和选择栅极解码器380。
<写入操作>
首先，开始进行写入操作时，在VCGNW节点上提供Vpp2。VCGPW节点的电位通常为0V。此外，在VSGPW节点上，提供负电位VBB。
并且，从外部输入地址信号。于是，由于对应于选择字线的NAND门701的输出为“L”电平，因此反相器702的输出就变成VCGNW＝Vpp2。另一方面，由于对应于未选择字线的NAND门701的输出为“H”电平，所以反相器702的输出就变成0V(VCGPW节点的电位)。其结果，选择字线的电位就变成VCGNW＝Vpp2，未选择字线的电位就变成VCGPW＝0V。
此外，使控制信号PRGH成为“H”电平(Vcc1)。由此，反相器711的输出就变成VBB(VSGPW节点的电位)。并且，由于控制信号WSG变成了“H”电平(Vcc1)，所以n沟道MOS晶体管712就会全部变成导通状态。其结果，所有的选择栅极线SG0～SGm的电位都变成VBB。
再有，当写入操作时，控制信号ZISOG变成“L”电平(0V)，n沟道MOS晶体管721成为截止状态。因此，选择栅极解码器380与选择栅极线SG0～SGm就电隔离。
此外，形成存储单元阵列310的p型阱区602的电位VPW为负电位VBB。
如上所述，在选择字线WL上提供Vpp2，在未选择字线上提供0V，在所有选择栅极线SG0～SGm上提供VBB，在阱区602上提供VBB。在此状态下，由于在位线BL上施加了0V或VBB，因此就在与选择字线WL连接的存储单元MC中写入数据。
<擦除操作>
当擦除操作开始时，用于写入的解码器370就将p型阱区602的电位VPW变成Vpp2。此外，在VCGNW节点上提供Vcc2，在VCGPW节点上提供负电位VBB。VSGPW节点的电位总为0V。
在进行擦除时，由于对应于所有字线WL0～WLm的NAND门701的输入为“H”电平，所以反相器702的输出就变成VBB(VCGPW节点的电位)。其结果，字线WL0～WLm的电位就变成VBB。此外，由于控制信号WSG为“L”电平(0V)，因此n沟道MOS晶体管712就全部变成截止状态。而且，控制信号ZISOG在擦除操作时也变成“L”电平(0V)，n沟道MOS晶体管721就变成截止状态。其结果，所有选择栅极线SG0～SGm就变成浮置状态。
如上所述，在所有字线WL0～WLm上提供VBB，所有选择栅极线SG0～SGm就变成浮置状态，并在阱区602上提供Vpp2。其结果，就从存储单元晶体管MT的浮置栅电极中抽取电子，进行数据的擦除。
<读出操作>
首先，将行地址信号RA输入到行地址解码器电路730的NAND门731。对应于选择栅极线的NAND门731的输出为“L”电平，对应于未选择的选择栅极线的NAND门731的输出为“H”电平。并且，利用反相器732使NAND门731的输出反转，并作为Vcc1电平的行地址解码信号输出。
当进行读出时，控制信号ZISOG、WSG分别变成“H”电平、“L”电平。因此，MOS晶体管712变成截止状态，选择栅极线SG0～SGm与用于写入的解码器370电隔离。此外，MOS晶体管721变成导通状态。因此，由行地址解码器电路730提供的Vcc1电平信号就提供到选择栅极线。即，在选择的选择栅极线上施加Vcc1，在未选择的选择栅极线上施加0V。
此外，所有字线变成0V。
如上所述，与选择的选择栅极线连接的选择晶体管就变成导通状态，在位线上施加电压，由此就从存储单元MC中读取数据。
如上所述，当进行写入时，由用于写入的解码器370对选择栅极线SG施加负电压VBB，当进行读出时，就由选择栅极线解码器对选择栅极线SG施加正电压Vcc1。因此，为了写入时使选择栅极线SG与选择栅极解码器380电隔离而设置MOS晶体管721；为了读出时使选择栅极线SG与用于写入的解码器370电隔离而设置MOS晶体管712。而且，对于写入操作和擦除操作的细节而言，能够采用例如日本专利申请2003-209312号说明书记载的方法。
然后，与存储单元结合来说明上述FHV晶体管和FLV晶体管的制造方法。图42至49顺序示出了本实施方式的快闪存储器的制造工序的剖面图，在图41中更加详细地示出了MOS晶体管712(FHV晶体管)、存储单元阵列310、MOS晶体管721(FHV晶体管)和MOS晶体管758(FLV晶体管)的结构。而且，沿字线WL方向示出了存储单元阵列310。
首先，如图42所示，在硅衬底600的表面区域内，离子注入砷、磷等n型杂质。接着，在硅衬底600的表面区域内，离子注入镓、硼等p型杂质。并且，通过进行高温热处理，使导入的杂质活化。其结果，如图42所示，就在硅衬底600的表面区域内，形成了n型阱区601；并在n型阱区601的表面区域内，形成了p型阱区755、602、756。接着，采用STI技术，形成元件隔离区620。元件隔离区620的形成方法遵照第一实施方式中说明的方法。
然后，如图43所示，在硅衬底600之上，形成存储单元晶体管MT和选择晶体管ST的栅绝缘膜603。栅绝缘膜603为通过例如热氧化法形成的氧化硅膜，其厚度为例如8nm。接着，在栅绝缘膜603之上，形成例如60nm膜厚的非晶硅层604。非晶硅层604具有存储单元晶体管MT的浮置栅极和选择晶体管ST的选择栅极的功能。此后，通过光刻技术和RIE等各向异性腐蚀，构图非晶硅层604。即，在形成存储单元晶体管MT的区域中，构图非晶硅层604，以便沿字线方向在邻接的存储单元晶体管之间使浮置栅电极分离。接着，例如通过CVD方法，在非晶硅层604上形成栅极间绝缘膜605。此后，通过光刻技术和腐蚀，去除位于存储单元阵列310形成区域之外的区域中的栅绝缘膜603、非晶硅层604和栅极间绝缘膜605，得到图43所示的结构。
然后，如图44所示，用例如氮化膜等来保护存储单元阵列310，同时在硅衬底600之上，通过例如热氧化法、形成例如膜厚40nm的氧化硅膜760。氧化硅膜760用作FHV晶体管的栅绝缘膜。然后，去除位于存储单元阵列和FHV晶体管的形成区域之外的栅绝缘膜760，暴露出硅衬底600。
然后，如图45所示，用例如氮化膜等来保护存储单元阵列310和FHV晶体管的形成区域，同时在硅衬底600之上，通过例如热氧化法、形成例如膜厚11nm的氧化硅膜761。氧化硅膜761用作FLV晶体管的栅绝缘膜。然后，去除位于存储单元阵列、FHV晶体管和FLV晶体管的形成区域之外的栅绝缘膜761。并且去除氮化膜。
接着，如图46所示，在栅极间绝缘膜605上及在栅绝缘膜760、761之上，通过CVD方法，形成膜厚40nm的多晶硅层621。多晶硅层621用作存储单元晶体管MT的控制栅极、选择晶体管ST的选择栅极、FHV晶体管和FLV晶体管的栅极。
此后，通过光刻技术和RIE，去除构成选择栅极线的多晶硅层621的一部分和位于其下部的栅极间绝缘膜605，形成接触孔CH12。并且，在多晶硅层621之上，再次形成多晶硅层622，并填埋接触孔CH12。多晶硅层622与多晶硅层621一样，用作存储单元晶体管MT的控制栅极、选择晶体管ST的选择栅极、FHV晶体管和FLV晶体管的栅极。
然后，如图49中所示，通过光刻技术和RIE，构图多晶硅层621、622、栅极间绝缘膜605、非晶硅层604和栅绝缘膜603、760、761，以形成各个MOS晶体管的栅电极。
此后，在p型阱区755、602、756和硅衬底600的表面区域内，将各个栅电极作为掩模，离子注入n型杂质。并且，通过利用热处理使导入的杂质活化，形成具有源或漏功能的n+型杂质扩散层。由此，就完成了存储单元晶体管、选择晶体管、FHV晶体管和FLV晶体管。
此后，形成层间绝缘膜和多层金属布线层，完成LSI 1。
根据本实施方式的LSI，除了上述第一实施方式中说明的(1)至(4)的效果及第二实施方式中说明的(5)的效果以外，还可得到下述(6)至(8)的效果。
(6)降低了加工成本根据本实施方式的结构，2Tr快闪存储器300的行解码器330具有用于写入的解码器370和选择栅极解码器380。用于写入的解码器370将电压施加到字线的同时，在写入时还将负电压VBB施加到选择栅极线。当进行读出时，选择栅极解码器380将正电压Vcc1施加到任意一条选择栅极线上。
即，分别按用于写入/擦除、用于读出来设计对选择栅极线施加电压的解码电路。由于为写入/擦除而使用的用于写入的解码器370采用负电压VBB，所以就必须由具有比较厚的栅绝缘膜的MOS晶体管(FHV晶体管)来形成(本实施方式为40nm)。另一方面，为读出而使用的选择栅极解码器380就可以由具有比较薄的栅绝缘膜的MOS晶体管(FLV晶体管)来形成(本实施方式为11nm)。
在这一点，NAND型快闪存储器100、3Tr-NAND型快闪存储器200中使用大的正电压Vpp1(例如，20V)。另一方面，I/O电路500等的逻辑电路利用正电压Vcc1进行操作。因此，在本实施方式中，由在NAND型快闪存储器100、3Tr-NAND型快闪存储器200的行解码器130、230中所使用的MOS晶体管(FHV晶体管)形成用于写入的解码器370。另一方面，由在I/O电路500等中所使用的MOS晶体管(FLV晶体管)形成选择栅极解码器380。
如此，就能够由与NAND型快闪存储器100、3Tr-NAND型快闪存储器200的行解码器130、230相同的MOS晶体管形成使用与NAND型快闪存储器100、3Tr-NAND型快闪存储器200不同电压的2Tr快闪存储器的行解码器330(用于写入的解码器和选择栅极解码器380)。因此，就能够简化制造过程并降低加工成本。
此外，通过设置MOS晶体管721，使选择栅极解码器380在进行写入时，能够与选择栅极线断开。由此，就能够防止在行地址解码器730上施加负电压VBB。而且，由于在进行写入时对选择栅极线施加有负电压VBB，因此优选MOS晶体管721由FHV晶体管形成。
(7)能够提高系统级LSI的操作性能2Tr快闪存储器300保持用于操作MCU 400的程序。于是，对于2Tr快闪存储器300而言要求高速操作是在MCU 400从2Tr快闪存储器300中调出程序时，即进行数据读出操作时。另一方面，在进行写入操作时和进行擦除操作时，就不特别要求高速操作。因为对于2Tr快闪存储器300进行写入/擦除是产品出厂时的程序写入，或是伴随升级的程序改写等。在此情况下，就连NAND型快闪存储器100的高速性也不需要。
在这一点，本实施方式的2Tr快闪存储器300包括由FHV晶体管形成的用于写入的解码器370和由FLV晶体管形成的选择栅极解码器380。因此，虽然2Tr快闪存储器300的写入/擦除动作是与NAND型快闪存储器100和3Tr-NAND型快闪存储器200相同程度的，但2Tr快闪存储器300的读出动作与NAND型快闪存储器100和3Tr-NAND型快闪存储器200相比快很多，无法相提并论。
2Tr快闪存储器300采用正电压Vpp2(＝10V)和负电压VBB(-6V)。因此，对2Tr快闪存储器300内的MOS晶体管施加的最大电压就为10V左右。于是，通常能够使用栅绝缘膜厚为18～20nm的MOS晶体管。但是，在本实施方式中，在2Tr快闪存储器300的行解码器330内的MOS晶体管中挪用在NAND型快闪存储器100中使用的FHV晶体管(栅绝缘膜厚度＝40nm)。于是，当由FHV晶体管形成所有行解码器330时，就会延迟2Tr快闪存储器300写入/擦除/读出的所有操作。
因此，在本实施方式中，将行解码器330分别设为用作写入/擦除和读出，这样就能够由FLV晶体管来形成用于读出的解码器。其结果，就能够使读出操作高速化。此时，虽然可由栅绝缘膜厚40nm的FHV晶体管形成用于写入/擦除的解码器，但如上所述，由于在写入/擦除中就连NAND型快闪存储器100的高速性也不要求，所以在操作上就不会产生问题。此外，即使与未挪用在NAND型快闪存储器100和逻辑电路中所使用的MOS晶体管，而采用栅绝缘膜厚18～20nm的MOS晶体管来形成行解码器330时相比、由于由FLV晶体管形成用于读出的解码器，因此就能够使读出操作高速化。
由于在如上所述的可高速操作的2Tr快闪存储器中保持MCU400的程序，因此就能够提高系统级LSI 1的操作速度。
(8)能够减少2Tr快闪存储器的占有面积如本实施方式那样，由于将2Tr快闪存储器300的行解码器分别设为用作写入/擦除和用作读出，因此在用于写入的解码器370中就不要求速度。此外，对用于写入的解码器370中所含有的FHV晶体管施加的电压比在NAND型快闪存储器100和3Tr-NAND型快闪存储器200中的电压20V低为10V。因此，就能够使2Tr快闪存储器300中的FHV晶体管的沟道长度比NAND型快闪存储器100和3Tr-NAND型快闪存储器200中的FHV晶体管的沟道长度更短。此外，由于FLV晶体管的工作电压为3V左右，不用说，可比FHV晶体管尺寸更小。
图50是NAND型快闪存储器100和3Tr-NAND型快闪存储器200中所含有的FHV晶体管、2Tr快闪存储器300中所含有的FHV晶体管以及2Tr快闪存储器300中所含有的FLV晶体管的剖面图。
如图所示，当按设计标准0.13μm进行加工时，例如，在NAND型快闪存储器100和3Tr-NAND型快闪存储器200的行解码器130、230中所采用的FHV晶体管的沟道长度就约为1.8μm左右。另一方面，在2Tr快闪存储器300的用于写入的解码器370中所采用的FHV晶体管的沟道长度就约为0.7μm左右。并且，可使FLV晶体管的沟道长度比这些更小。
由此，即使是相同的FHV晶体管，由于2Tr快闪存储器300使用比NAND型快闪存储器100和3Tr-NAND型快闪存储器200低的电压，所以就能够使其沟道长度更短。并且，由FLV晶体管形成用于读出的解码器380。因此，就能够减小2Tr快闪存储器300的行解码器的面积。
然后，说明本发明的第四实施方式的半导体集成电路。本实施方式如上述第一至第三实施方式，其中，2Tr快闪存储器300的存储单元阵列310采用分层位线方式。图51是本实施方式的2Tr快闪存储器300的存储单元阵列310的电路图及其外围电路图。
如图所示，存储单元阵列310具有((m+1)×(n+1)，但m、n为自然数)个存储单元块BLK，以及在每个存储单元块BLK中设置的用于写入的选择器WSEL和用于读出的选择器RSEL。而且，在图51中，虽然仅示出了(2×2)个存储单元块BLK，但并不特别限定于此数目。
各个存储单元块BLK包含多个存储单元MC。存储单元MC是第一实施方式中所说明的2Tr快闪存储器的存储单元MC。在各个存储单元块BLK中，含有(4×4)个存储单元MC。而且，虽然图51中在列方向上排列的存储单元MC的数目为4个，但此数目只不过是一个例子，例如也可以是8个或16个，没有加以限定。在列方向上邻接的存储单元MC共有选择晶体管ST的源区、或存储单元晶体管MT的漏区。并且，排列成4列的存储单元的存储单元晶体管MT的漏区分别与4条本地位线LBL0～LBL3连接。本地位线LBL0～LBL3的一端连接到用于写入的选择器WSEL，另一端连接到用于读出的选择器RSEL。
此外，在存储单元阵列310之内，同一行的存储单元晶体管MT的控制栅极分别共通连接各字线WL0～WL(4m-1)中任意一条。此外，同一行的选择晶体管ST的栅极分别共通连接各选择栅极线SG0～SG(4m-1)中任意一条。相对于上述本地位线LBL0～LBL3在各个存储单元块BLK内共通连接存储单元晶体管，字线WL和选择栅极线SG在存储单元块之间也共通连接位于同一行的存储单元晶体管和选择晶体管。并且，字线WL0～WL(4m-1)与用于写入的解码器370连接，选择栅极线SG0～SG(4m-1)与选择栅极解码器380连接。此外，在多个存储单元块BLK间将选择晶体管ST的源区共通连接、并将其与源极线驱动器360连接。
然后，说明用于写入的选择器WSEL结构。每个用于写入的选择器WSEL包括4个MOS晶体管800～803。MOS晶体管800～803的电流路径的一端分别与本地位线LBL0～LBL3的一端连接。并且，MOS晶体管800和801的电流路径的另一端共通连接，且MOS晶体管802和803的电流路径的另一端共通连接。以下，将该MOS晶体管800和801的共通连接节点称为节点N10，将MOS晶体管802和803的共通连接节点称为N11。MOS晶体管800～803的栅极与用于写入的列选择线WCSL0～WCSL(2m-1)中任意一条连接。而且，位于同一行的用于写入的选择器WSEL中包含的MOS晶体管800、802与相同的用于写入的列选择线WCSLi(i1、3、5、…)连接，并且位于同一行的用于写入的选择器WSEL中包含的MOS晶体管801、803与相同的用于写入的列选择线WCSL(i-1)连接。当进行写入时，利用列解码器320来选择用于写入的列选择线WCSL0～WCSL(2m-1)。
用于写入的选择器WSEL内的节点N10、N11分别与用于写入的全局位线WGBL0～WGBL(2n-1)中任意一条连接。用于写入的全局位线WGBL0～WGBL(2n-1)分别将位于同一列的用于写入的选择器WSEL的节点N10之间或节点N11之间共通连接。并且，用于写入的全局位线WGBL0～WGBL(2n-1)与写入电路350连接。
写入电路350具有在每条用于写入的全局位线WGBL0～WGBL(2n-1)中设置的闩锁电路351。并且，当进行写入时，锁存对应于各个用于写入的全局位线WGBL0～WGBL(2n-1)的写入数据。
然后，说明用于读出的选择器RSEL的结构。每条用于读出的选择器RSEL包括4个MOS晶体管810～813。MOS晶体管810～813的电流路径的一端分别与本地位线LBL0～LBL3的另一端连接。并且，MOS晶体管810～813的电流路径的另一端彼此共通连接。以下，将MOS晶体管810～813的共通连接节点称为节点N20。MOS晶体管810～813的栅极分别与不同的用于读出的列选择线RCSL0～RCSL(4m-1)连接。而且，处于同一行的用于读出的选择器RSEL所包含的MOS晶体管810～813分别与相同的用于读出的列选择线RCSL0～RCSL(4m-1)连接。当进行读出时，利用列解码器320来选择用于读出的列选择线RCSL0～RCSL(4m-1)。
用于读出的选择器RSEL内的节点N20与用于读出的全局位线RGBL0～RGBL(n-1)中任意一条连接。用于读出的全局位线RGBL0～RGBL(n-1)分别与位于同一列的用于读出的选择器RSEL内的所有节点N20共通连接。并且，用于读出的全局位线RGBL0～RGBL(n-1)通过列选择器CS与读出放大器340连接。
列选择器CS包括在每条用于读出的全局位线RGBL0～RGBL(n-1)中设置的MOS晶体管720。利用列解码器320来选择MOS晶体管720的各个栅极。
可如下说明本实施方式的存储单元阵列310的结构。即，在存储单元阵列310之内，以矩阵状排列多个存储单元MC。位于同一行的存储单元MC的存储单元晶体管MT的控制栅极与字线共通连接，并且位于同一行的存储单元的选择晶体管的栅极与选择栅极线连接。并且，位于同一列的4个存储单元MC的存储单元晶体管MT的漏极与本地位线LBL0～LBL3中任意一条共通连接。即，存储单元阵列310内的多个存储单元MC就与排列为一列的4个存储单元MC中的每一个、及不同的本地位线LBL0～LBL3中任意一条连接。并且，位于同一列的本地位线LBL0和位于同一列的本地位线LBL1的一端分别通过MOS晶体管800、801与相同的用于写入的全局位线RGBL0～RGBL(2n-1)中任意一条共通连接。此外，位于同一列的本地位线LBL2和位于同一列的本地位线LBL3的一端分别通过MOS晶体管802、803与相同的用于写入的全局位线RGBL0～RGBL(2n-1)中任意一条共通连接。并且，位于同一列的本地位线LBL0～LBL3的另一端通过MOS晶体管810～813与相同的用于读出的全局位线RGBL0～RGBL(n-1)中任意一条共通连接。并且，存储单元MC的选择晶体管ST的源极共通连接、并与源极线驱动器连接。在上述结构的存储单元阵列之中，与相同的本地位线连接的4个存储单元MC 4列为一组，构成1个存储单元块BLK。同一列的存储单元块与共通的用于写入的全局位线和用于读出的全局位线连接。另一方面，位于彼此不同列的存储单元块BLK分别与不同的用于写入的全局位线和用于读出的全局位线连接。而且，存储单元块内的存储单元数量、用于读出的全局位线RGBL和用于写入的全局位线WGBL的数量不限于本例子的数量。
而且，在上述结构中，用于写入的选择器WSEL内的MOS晶体管800～803和用于读出的选择器RSEL内的MOS晶体管810～813由FHV晶体管形成。另一方面，列选择器CS内的MOS晶体管720由FLV晶体管形成。
然后，采用图52来说明上述存储单元阵列310和列选择器CS的剖面结构。图52是表示存储单元阵列310和列选择器CS的一部分区域的、沿位线方向的剖面的概况图。
如图所示，在p型硅衬底600的表面区域内，形成n型阱区601和p型阱区772。并且，在n型阱区601的表面区域内，形成相互隔离的p型阱区602、820、821。p型阱区602如上述第一至第三实施方式说明的那样，用于形成存储单元MC。另一方面，p型阱区820、821用于分别形成用于写入的选择器WSEL和用于读出的选择器RSEL。并且，在p型阱区820上形成MOS晶体管800～803，在p型阱区821上形成MOS晶体管810～813。MOS晶体管800～803的电流路径的一端与用于写入的全局位线WGBL0～WGBL(2n-1)连接，且其另一端与本地位线LBL0～LBL3连接。此外，MOS晶体管810～813的一端与用于读出的全局位线RGBL0～RGBL(n-1)连接，且其另一端与本地位线LBL0～LBL3连接。
此外，在硅衬底600之上，在p型阱区772上形成列选择器CS内的MOS晶体管720。利用n型阱区601使p型阱区772与p型阱区602、820、821电隔离。并且，MOS晶体管720的电流路径的一端与用于读出的全局位线RGBL0～RGBL(n-1)连接，且其另一端与读出放大器连接。
而且，MOS晶体管800～803和MOS晶体管810～813所具有的栅绝缘膜830的膜厚为例如40nm。此外，MOS晶体管720的栅绝缘膜831的膜厚为例如11nm。
然后，说明上述结构的2Tr快闪存储器的操作。
<写入操作>
对位于同一行的所有存储单元块一并进行数据的写入。但是，在各个存储单元块之内，同时被进行写入的存储单元是两个存储单元、即与本地位线LBL0、LBL1中任意一条连接的存储单元和与本地位线LBL2、LBL3中任意一条连接的存储单元。
首先，在写入电路350内的闩锁电路中存储写入数据。并且，将对应于在闩锁电路中存储的写入数据的电压提供到各个用于写入的全局位线RGBL。此外，用于写入的解码器30选择任何一条字线，在选择字线上施加正电压Vpp2的同时，在所有选择栅极线上施加负电位VBB。
并且，列解码器320选择出2条用于写入的列选择线的任何一条列选择线，该用于写入的列选择线与对应于含有选择字线的存储单元块BLK的用于写入的选择器WSEL连接。由此，用于写入的选择器WSEL内的MOS晶体管800、801中任意一个、以及802、803中任意一个就会处于导通状态。其结果，用于写入的全局位线WGBL就电连接到本地位线LBL0、LBL1中任意一条及本地位线LBL2、LBL3中任意一条。但是，未与用于写入的全局位线连接的本地位线被未图示出的晶体管施加上非写入电压(例如，0V)。此外，与对应于不含有选择字线的存储单元块BLK的用于写入的选择器WSEL连接的用于写入的列选择线全部成为非选择。为此，对应于不含有选择字线的存储单元块BLK的用于写入的选择器WSEL内的MOS晶体管800～803就处于截止状态。此外，列解码器320将全部的用于读出的列选择线RCSL0～RCSL(4m-1)成为非选择。由此，所有用于读出的选择器RSEL内的MOS晶体管810～813就处于截止状态。因此，用于读出的全局位线RGBL就与本地位线LBL0～LBL3电隔离。
上述结果，通过用于写入的选择器WSEL内的MOS晶体管800或801，由用于写入的全局位线将对应于“1”数据或“0”数据的电压提供到含有选择字线的存储单元块BLK的本地位线LBL0或LBL1上。进一步地，通过MOS晶体管802或803，将对应于“1”数据或“0”数据的电位由用于写入的全局位线提供到含有选择字线的存储单元块BLK的本地位线LBL2或LBL3上。
其结果，就在存储单元中写入了数据，该存储单元与选择字线连接、且与本地位线LBL0或LBL1、以及本地位线LBL2或LBL3连接。
<擦除操作>
由于与上述第一实施方式相同，因此省略数据的擦除的说明。
<读出操作>
在本实施方式中，从每个存储单元块中的1个存储单元中读取数据。但是，当存在每1个存储单元块中有多条用于读出的全局位线的情况下，就仅读出此数量的数据。
首先，选择栅极解码器380选择出任何一条选择栅极线SG(“H”电平)。此外，用于写入的解码器370使所有的字线WL成为非选择(“L”电平)。进一步地，源极线驱动器360使源极线的电位成为0V。
并且，列解码器320选择出4条用于读出的列选择线中的任何一条列选择线，该用于读出的列选择线与对应于含有选择出的选择栅极线的存储单元块BLK的用于读出的选择器RSEL连接。由此，对应于含有选择出的选择栅极线的存储单元块BLK的用于读出的选择器RSEL内的4个MOS晶体管810～813中的任何一个晶体管就处于导通状态。其结果，用于读出的全局位线RGBL就与本地位线LBL0～LBL3中的任何一条电连接。但是，与对应于不含有选择出的选择栅极线的存储单元块BLK的用于读出的选择器RSEL连接的所有用于读出的列选择线就不被选择，这些用于读出的选择器RSEL内的4个MOS晶体管810～813就全部处于截止状态。此外，列解码器320使所有的用于写入的列选择线WCSL0～WCSL(2m-1)成为非选择。由此，所有用于写入的列选择线WCSL0～WCSL(2m-1)内的4个MOS晶体管800～803就全部处于截止状态。因此，用于写入的全局位线WGBL就与本地位线LBL0～LBL3电隔离。
进一步地，列解码器320使列选择器CS内的MOS晶体管720的至少一个晶体管处于导通状态。
上述结果，对于每1个存储单元块，与本地位线LBL0～LBL3中的任何一条连接的存储单元，通过MOS晶体管810～813中任意一个、用于读出的全局位线和MOS晶体管720与读出放大器340连接。
并且，通过读出放大器340放大用于读出的全局位线RGBL的电位变化，来进行数据的读出。
根据本实施方式的结构，除了上述第一至第三实施方式说明的(1)至(8)的效果之外，还可获得下述(9)至(11)的效果。
(9)能够提高2Tr快闪存储器的操作速度根据本实施方式的结构，位线被分层为本地位线和全局位线(用于读出的全局位线、用于写入的全局位线)。即，多个存储单元与多条本地位线的每一条连接，多条本地位线与多条全局位线的每一条连接。作为图51的例子，通过用于写入的选择器WSEL，就将2(m-1)条本地位线(LBL0和LBL1或LBL2和LBL3)连接到1条用于写入的全局位线WGBL。并且，就在(m-1)条本地位线LBL的每一条上连接有4个存储单元。此外，通过用于读出的选择器RSEL，将4(m-1)条本地位线(LBL0～LBL3)连接到1条用于读出的全局位线RGBL上。并且，在4(m-1)条本地位线的每一条上连接有4个存储单元。
当进行写入时，只有选择存储单元连接的本地位线LBL与用于写入的全局位线WGBL连接。利用用于写入的选择器WSEL，使选择存储单元不连接的本地位线LBL与用于写入的全局位线WGBL电隔离。因此，从1条用于写入的全局位线WGBL能看到的只是含有选择存储单元的1条本地位线，即只是4个存储单元。从用于写入的全局位线WGBL观察，就不能观察到与选择存储单元位于同一列、并且连接在不同的本地位线LBL的未选择存储单元的全部。例如，在图51中，假设存储单元阵列310的每一列含有8个存储单元块BLK。假若位线不是分层的，且同一列的本地位线全部共通连接并与闩锁电路连接时，能够从本地位线观察到的存储单元数目是每1个存储单元块中为4个存储单元，总数为(4个×8个)＝32个。但是，在本实施方式中，与全局位线连接的只是8个存储单元块BLK之中的1个。即，能够从全局位线观察到的存储单元数目就只有4个，为上述情况数量的1/8。即，只有这4个存储单元MC，成为在用于写入的全局位线WGBL中存在寄生电容的主要原因。与选择存储单元位于同一列的、且与不同的本地位线LBL连接的未选择存储单元就不会成为产生用于写入的全局位线的寄生电容的原因。因此，就能够大幅度减少用于写入的全局位线的寄生电容。
在进行读出时也相同。即使在进行读出时，只有选择存储单元连接的本地位线LBL与用于读出的全局位线RGBL连接，利用用于读出的选择器RSEL使选择存储单元不连接的本地位线LBL与用于读出的全局位线RGBL电隔离。并且，实际上，与用于读出的全局位线RGBL连接的是仅为存在于1个存储单元块BLK中的4条本地位线LBL0～LBL3中的任意的一条。因此，能够从1条用于读出的全局位线RGBL观察到的只是含有选择存储单元的4个存储单元。因此，就能够大幅度减少用于读出的全局位线的寄生电容。
如上所述，能够减少用于写入的全局位线和用于读出的全局位线的寄生电容，结果，就能够提高快闪存储器的操作速度。
(10)能够提高读出速度在快闪存储器中，当进行写入时，就必须使用Vpp2、VBB等比较高的电压。为了满足此要求，就必须使用栅绝缘膜厚、耐压高的MOS晶体管(FHV晶体管)。另一方面，读出时所使用的电压比进行写入时的电压低。因此，如果只考虑读出操作，则优选使用栅绝缘膜薄、耐压低的MOS晶体管(FLV晶体管)，从操作速度的观点出发，优选使用耐压低的MOS晶体管。
关于这个观点，根据本实施方式的结构，本地位线与用于写入的全局位线和用于读出的全局位线连接。并且，存储单元通过用于写入的全局位线与写入电路350连接、并通过用于读出的全局位线与读出放大器340连接。即，进行写入时的信号路径与进行读出时的信号路径不同。因此，在进行读出时的信号路径中，可以由全部FLV晶体管形成将用于读出的全局位线和本地位线连接的用于读出的选择器RSEL以外的电路。其结果，就能够提高读出操作速度。
而且，优选形成用于读出的选择器RSEL的p型阱区821与形成存储单元的p型阱区602隔离。
(11)能够提高写入操作的可靠性。
如上述(9)所说明的那样，将位线分层。尤其是着眼于写入路径时，则会发现多条本地位线与1条用于写入的全局位线连接。并且，当进行写入时，只有含有选择存储单元的1条本地位线与用于写入的全局位线电连接，其它本地位线与用于写入的全局位线电隔离。因此，没有将对应于来自写入电路350的写入数据的电压施加到选择存储单元不连接的本地位线上。因此，就能够有效地防止发生向与这些本地位线连接的存储单元的误写入的产生，能够提高写入操作的可靠性。
然后，说明本发明的第五实施方式的半导体集成电路。本实施方式涉及由上述第一至第四实施方式说明的系统级LSI 1中的控制一次使用数据量的方法。
在上述第一实施方式中说明了在3Tr-NAND型快闪存储器200中存储的数据为ID码和安全码的情况。但是，在3Tr-NAND型快闪存储器200中，可事先存储涉及由LSI 1外部访问的数据的输入输出的参数。图53示出了这种情况。图53是表示向LSI 1接通电源时处理的流程图。
首先，向LSI 1接通电源(步骤S1)。此时，就能够对LSI 1输入涉及向NAND型快闪存储器100的访问方法的参数。例如，此参数为定义为通过一次地址输入而被访问的数据量即扇区长度、在NAND型快闪存储器100擦除时同时擦除的块数、由指令输入到读出最初数据为止的执行时间、在读出时连续读出的扇区数，来自外部的输入信号和向外部的输出信号的定时设置的设定，等等。在访问数据之前输入这些参数并进行设定。输入这些参数时(步骤2)，将参数存储于3Tr-NAND型快闪存储器200(步骤3)。此后，根据输入的参数，实施对NAND型快闪存储器100的访问(步骤4)。
当没有从外部输入这些参数的情况下，如果在3Tr-NAND型快闪存储器200中保持这些参数(步骤5)，则从3Tr-NAND型快闪存储器200中读出这些参数(步骤6)。并且，根据读出的参数，实施对NAND型快闪存储器100的访问(步骤7)。
在没有从外部输入参数、并且没有在3Tr-NAND型快闪存储器200中保持参数的情况下，LSI 1就根据预置值进行操作(步骤8)。在LSI 1内部，关于上述参数，保持有预置值的设定。并且，如果不将这些参数写入3Tr-NAND型快闪存储器200(即，若仍为擦除状态)，就根据预置值进行操作。
将LSI 1只连接到相同设定的外部器件的情况下，这些参数被设定一次就会保持在3Tr-NAND型快闪存储器200中，所以即使掉电仍可保持这些参数，即使再次接通电源，也可根据以前的设定来进行操作。此外，在不同设定的主机间使用的情况下，关于定时设置和执行时间等接口的设定，按每次接通电源的预置值来进行操作，也可以在每次接通电源时进行外部设定。此外，也可以将1个擦除块的大小作为参数。例如，由于图像数据或视频数据，其1个文件尺寸很大，所以也可以将存取单位作为擦除块单位。
根据本实施方式的LSI，除能够获得上述第一至第四实施方式说明的(1)至(11)的效果之外，还能够获得了下述(12)的效果。
(12)能够提高系统级LSI的操作性能。
过去，当写入扇区数据时，由于写入时的访问单位比擦除块小，所以需要将在同一逻辑块地址中原已写入的其它数据转移到另一已擦除的块中之后在该块中写入数据。为此，除了从外部写入数据的时间之外，还会产生内部的数据移动的写入时间，从而就会延迟实际的数据写入速度。但是，通过使扇区长度与擦除块相同、或成为擦除块的整数倍，就能够抑制产生这样的无用的时间。
例如，同时进行块擦除的块数目为1、擦除块的大小为128k字节(byte)，在1个地址中存取的数据(扇区长度)为128k字节时，就不必进行内部数据的移动。因此，就提高了写入速度。例如，在由数字照相机连拍的情况下和在记录视频数据的情况下，由于提高画质时需要高速记录大量数据，因此就必须提高作为记录媒体的NAND快闪存储器100的写入速度。毫无疑问，在1个文件存储有128k字节以下的小数据的情况下，由于能够增加在128k字节的块中的空置区域，因此数据的存储效率差。但是，由于今后图像数据和动画数据提高分辨率，所以可以认为1个文件的数据大小成为兆字节单位的数据。于是，1个文件就会使用多个块，就会减少空置区域，提高效率。因此，将用途限定在图像和视频数据等的1个文件尺寸大的数据的情况等下，这种设定就非常有效。此外，如果进一步增大1个文件尺寸，则可以将擦除单位设定为2个块，使扇区长度相同(在本例子中为256k字节)。由此，使擦除单位的设定可以变更，用户就能够根据使用用途设定为最适合的状态。
而且，由本实施方式说明的擦除块大小的设定不限于NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300的混合型LSI。例如，如图54所示，即使是将NAND型快闪存储器100和利用其它芯片进行擦除块的尺寸设定的控制芯片900进行组装而使用的产品，也具有相同的效果。此时，例如在NAND型快闪存储器100的一部分中事先写入设定数据。并且，当接通电源时读出到控制器900，由此，就将处于NAND型快闪存储器100内部的数据的擦除单位的块数目设定在控制器900的寄存器910中。并且，由主机从外部读出该寄存器910的值，由此，外部主机就能够识别现在的擦除单位的块数目。因此，主机就能够根据这些读取数据。毫无疑问，也可以在同一芯片上形成控制器900和NAND型快闪存储器100。在此情况下，就能够增大NAND型快闪存储器100和控制器900之间的数据总线，并且由于减少了其布线容量，所以还增加了高速且低功耗等优点。
如上所述，本发明的第一至第五实施方式的半导体集成电路器件，包括NAND型快闪存储器，3Tr-NAND型快闪存储器200和2Tr快闪存储器。并且，由于通过同一工序来形成这些存储单元阵列，故能够降低系统级LSI的制造成本。
此外，设定光刻时的条件以便使3种快闪存储器之中容量最大的(上述实施方式中的NAND型快闪存储器)成为最微小。并且，由于对于其它快闪存储器来说光刻条件不是最适合，所以一边考虑这点一边设计裕度。因此，除容量最大的快闪存储器之外，虽然难于最大限度地进行微细化，但由于这些容量不大，所以不必大幅度地增大芯片尺寸。不如说，由于对最大占据面积的快闪存储器能够进行最大限度的微细化，因此就能够减小LSI的尺寸。
并且，对于由位线提供写入禁止电压的快闪存储器，由于漏电流的影响小，故通过增大沟道宽度就能够提高操作速度。
再有，在上述实施方式的LSI中，将NAND型快闪存储器用于数据存储。此外，在与NAND型快闪存储器相比擦除单位更小的3Tr-NAND型快闪存储器200中存储码数据。并且，在与NAND型快闪存储器和3Tr-NAND型快闪存储器200相比可高速操作的2Tr快闪存储器中存储固件。由此，通过将数据分配在各个快闪存储器中，就能够最大限度地利用每一种快闪存储器的特长，就能够提高系统级LSI的性能。此外，就能够用所有的快闪存储器来供给构成LSI所必须的半导体存储器，就不需要其它种类的半导体存储器、例如DRAM等，因而不仅能够简化LSI结构，同时还能够降低LSI的制造成本。
而且，快闪存储器的浮置栅极和元件隔离区的形成方法还能够采用图55至图60所示的方法。首先，如图55所示，在硅衬底600内形成n型阱区601和p型阱区602之后，在硅衬底600上形成栅绝缘膜603。并且，在栅绝缘膜603上形成非晶硅层950，在非晶硅层950上形成掩模材料951。
然后，如图56所示，采用光刻技术和RIE方法，蚀刻掩模材料951、非晶硅层950、栅绝缘膜603和硅衬底600，形成用于元件隔离区的沟槽952。
然后，如图57所示，用氧化硅膜953填埋在沟槽952之内。此时，通过湿法腐蚀等，使氧化硅膜953仅残留于沟槽952内部。
然后，如图58所示，通过湿法腐蚀等，去除掩模材料951。此时，蚀刻氧化硅膜953上面的角部的一部分。其结果，就完成了图中所示的元件隔离区620。
然后，如图59所示，在非晶硅层950和元件隔离区620之上，形成非晶硅层954。
并且，如图60所示，构图非晶硅层954。其结果，就利用非晶硅层950、954形成了浮置栅极。此后，也可进行第一实施方式说明的图28以后的处理。
此外，关于上述实施方式说明的NAND型快闪存储器100、3Tr-NAND型快闪存储器200和2Tr快闪存储器300的沟道长度和沟道宽度，所示出的数值不是绝对的数值。也可根据各个快闪存储器的用途，和据此所要求的性能来决定(改写次数、操作速度等)具体数值。此外，还可以随年代逐步改变。但是，作为数据存储定向大容量的NAND型快闪存储器和重视操作速度的2Tr快闪存储器的数值上的关系，优选上述实施方式所示出的。
即，本发明的上述实施方式的半导体集成电路，包括1、存储单元以矩阵方式排列的第一非易失性半导体存储器，该存储单元包含第一、第二选择晶体管和在上述第一、第二选择晶体管之间的电流路径串联连接的多个第一存储单元晶体管；以及存储单元以矩阵方式排列的第二非易失性半导体存储器，该存储单元包含电流路径串联连接的第三选择晶体管和第二存储单元晶体管，上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜形成的第二控制栅极；上述第一、第二栅绝缘膜具有相同的厚度；上述第一、第二浮置栅极具有相同的厚度；上述第一、第二栅极间绝缘膜具有相同的厚度；上述第一、第二控制栅极具有相同的厚度。
2、如上述1中的半导体集成电路器件，还包括存储单元以矩阵方式排列的第三非易失性半导体存储器，该存储单元包含第四、第五选择晶体管和在上述第四、第五选择晶体管之间连接的第三存储单元晶体管；上述第三存储单元晶体管具有第三叠层栅极，该第三叠层栅极包含在上述半导体衬底上隔着第三栅绝缘膜形成的第三浮置栅极和在上述第三浮置栅极上隔着第三栅极间绝缘膜形成的第三控制栅极；上述第一至第三栅绝缘膜具有相同的厚度；上述第一至第三浮置栅极具有相同的厚度；上述第一至第三栅极间绝缘膜具有相同的厚度；上述第一至第三控制栅极具有相同的厚度。
3、在上述1或2中，上述第一叠层栅极的栅极长度比上述第二叠层栅极的栅极长度小。
4、在上述1至3任意一个中，上述第一、第二选择晶体管包括具有与上述第一叠层栅极相同结构的第四叠层栅极；上述第三选择晶体管包括具有与上述第二叠层栅极相同结构的第五叠层栅极。
5、在上述2中，上述第一、第二选择晶体管包括具有与上述第一叠层栅极相同结构的第四叠层栅极；上述第三选择晶体管包括具有与上述第二叠层栅极相同结构的第五叠层栅极；上述第四、第五选择晶体管包括具有与上述第三叠层栅极相同结构的第六叠层栅极。
5、在上述1至4任意一个中，上述第一、第二非易失性半导体存储器具有在上述半导体衬底中形成的相同的阱结构。
6、在上述2中，上述第一至第三非易失性半导体存储器具有在上述半导体衬底中形成的相同的阱结构。
7、一种半导体集成电路器件，包括存储单元以矩阵方式排列的第一存储单元阵列，该存储单元包含第一、第二选择晶体管和电流路径串联连接在上述第一、第二选择晶体管之间的多个第一存储单元晶体管；第一行解码器，由包含的第一MOS晶体管形成，当将数据写入上述第一存储单元阵列中时、对上述第一存储单元晶体管的栅极施加正电压，并且当擦除数据时、对上述第一存储单元晶体管的栅极施加0V电压；存储单元以矩阵方式排列的第二存储单元阵列，该存储单元包含电流路径串联连接的第三选择晶体管及第二存储单元晶体管；第二行解码器，有包含的第二MOS晶体管形成，当将数据写入上述第二存储单元阵列中时、对上述第二存储单元晶体管的栅极施加正电压，并且对上述第三选择晶体管的栅极施加负电压，当擦除数据时、对上述第二存储单元晶体管的栅极施加负电压；其中上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜形成的第二控制栅极；上述第一、第二MOS晶体管具有相同膜厚的栅绝缘膜。
8、上述7中，还包括存储单元以矩阵方式排列的第三存储单元阵列，该存储单元包含第四、第五选择晶体管和在上述第四、第五选择晶体管之间连接的第三存储单元晶体管；以及第三行解码器，由包含的第三MOS晶体管形成，当将数据写入上述第三存储单元阵列中时、对上述第三存储单元晶体管的栅极施加正电压，并且当擦除数据时、对上述第三存储单元晶体管的栅极施加0V电压；上述第三存储单元晶体管具有第三叠层栅极，该第三叠层栅极包含在上述半导体衬底上隔着第三栅绝缘膜形成的第三浮置栅极和在上述第三浮置栅极上隔着第三栅极间绝缘膜形成的第三控制栅极；上述第一至第三MOS晶体管具有相同膜厚的栅绝缘膜。
9、在上述7或8中，上述第二MOS晶体管的栅极长度比上述第一MOS晶体管的栅极长度小。
10、在上述8中，上述第二MOS晶体管的栅极长度比上述第一、第三MOS晶体管中的至少一个的栅极长度小。
11、在上述8至10任意一个中，上述第二存储单元晶体管的沟道宽度比上述第一存储单元晶体管的沟道宽度宽。
12、在上述8至11任意一个中，上述第二选择晶体管的沟道宽度比上述第一选择晶体管的沟道宽度宽。
13、在上述8至12任意一个中，在栅极宽度方向上邻接的上述第一存储单元晶体管的邻接间隔比在栅极宽度方向上邻接的上述第二存储单元晶体管的邻接间隔小。
14、在上述8至13任意一个中，还包括第四行解码器，其包含第四MOS晶体管而形成，当从上述第二存储单元阵列中读取数据时，对上述第三选择晶体管的栅极施加正电压；在进行写入时，上述第三选择晶体管的栅极与上述第三行解码器连接、且与上述第四行解码器电隔离；在进行读取时，上述第三选择晶体管的栅极与上述第四行解码器连接、且与上述第三行解码器电隔离；上述第四MOS晶体管具有比上述第三MOS晶体管更薄的栅绝缘膜。
15、在上述8至13任意一个中，还包括在上述半导体衬底上形成的、从上述第二存储单元阵列中直接读取数据的微控制器装置。
16、在上述15中，上述第一存储单元阵列保持图像数据和视频数据中的至少一种；上述第二存储单元阵列保持含有上述微控制器装置的操作命令的程序。
17、一种半导体集成电路器件，包括保持数据的NAND型快闪存储器；以及控制上述NAND型快闪存储器的操作的控制电路，上述NAND型快闪存储器保持在该NAND型快闪存储器中进行擦除操作时同时擦除的块大小的数据。
18、在上述17中，当向上述NAND型快闪存储器和上述控制电路接通电源时，就从上述NAND型快闪存储器中读取块大小的数据。
而且，本发明不限于上述实施方式，在不脱离本发明的宗旨范围内，可以对实施阶段进行各种修改。进一步地，上述实施方式中包含了各个阶段的发明，通过将公开的多个组成要素适当地进行组合，就可以提取出各种发明。例如，即使删除由实施方式中所示的全部组成要素的一些组成要素，也可解决在发明要解决的课题项目中所述的课题，在获得发明效果的项目中所述的效果的情况下，就可以将删除此组成要素的结构作为发明来提出。
权利要求
1.一种半导体集成电路器件，其特征在于，包括存储单元以矩阵方式排列的第一非易失性半导体存储器，该存储单元包含第一、第二选择晶体管和电流路径串联连接在上述第一、第二选择晶体管之间的多个第一存储单元晶体管；以及存储单元以矩阵方式排列的第二非易失性半导体存储器，该存储单元包含电流路径串联连接的第三选择晶体管和第二存储单元晶体管，其中，上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜形成的第二控制栅极；上述第一、第二栅绝缘膜具有相同的厚度；上述第一、第二浮置栅极具有相同的厚度；上述第一、第二栅极间绝缘膜具有相同的厚度；上述第一、第二控制栅极具有相同的厚度。
2.根据权利要求1所述的半导体集成电路器件，其特征在于，还包括存储单元以矩阵方式排列的第三非易失性半导体存储器，该存储单元包含第四、第五选择晶体管和在上述第四、第五选择晶体管之间连接的第三存储单元晶体管；上述第三存储单元晶体管具有第三叠层栅极，该第三叠层栅极包含在上述半导体衬底上隔着第三栅绝缘膜形成的第三浮置栅极和在上述第三浮置栅极上隔着第三栅极间绝缘膜形成的第三控制栅极；上述第一至第三栅绝缘膜具有相同的厚度；上述第一至第三浮置栅极具有相同的厚度；上述第一至第三栅极间绝缘膜具有相同的厚度；上述第一至第三控制栅极具有相同的厚度。
3.根据权利要求1所述的半导体集成电路器件，其特征在于，上述第一、第二选择晶体管包括具有与上述第一叠层栅极相同结构的第四叠层栅极；上述第三选择晶体管包括具有与上述第二叠层栅极相同结构的第五叠层栅极。
4.根据权利要求2所述的半导体集成电路器件，其特征在于，上述第一、第二选择晶体管包括具有与上述第一叠层栅极相同结构的第四叠层栅极；上述第三选择晶体管包括具有与上述第二叠层栅极相同结构的第五叠层栅极；上述第四、第五选择晶体管包括具有与上述第三叠层栅极相同结构的第六叠层栅极。
5.根据权利要求1至4中任何一项所述的半导体集成电路器件，其特征在于，上述第一、第二非易失性半导体存储器具有在上述半导体衬底中形成的相同的阱结构。
6.根据权利要求2所述的半导体集成电路器件，其特征在于，上述第一至第三非易失性半导体存储器具有在上述半导体衬底中形成的相同的阱结构。
7.一种半导体集成电路器件，其特征在于，包括存储单元以矩阵方式排列的第一存储单元阵列，该存储单元包含第一、第二选择晶体管和电流路径串联连接在上述第一、第二选择晶体管之间的多个第一存储单元晶体管；第一行解码器，其包含第一MOS晶体管而形成，当将数据写入上述第一存储单元阵列中时对上述第一存储单元晶体管的栅极施加正电压，并且当擦除数据时对上述第一存储单元晶体管的栅极施加0V电压；存储单元以矩阵方式排列的第二存储单元阵列，该存储单元包含电流路径串联连接的第三选择晶体管及第二存储单元晶体管；第二行解码器，其包含第二MOS晶体管而形成，当将数据写入上述第二存储单元阵列中时对上述第二存储单元晶体管的栅极施加正电压、并且对上述第三选择晶体管的栅极施加负电压，当擦除数据时对上述第二存储单元晶体管的栅极施加负电压；其中，上述第一存储单元晶体管具有第一叠层栅极，该第一叠层栅极包含在半导体衬底上隔着第一栅绝缘膜形成的第一浮置栅极和在上述第一浮置栅极上隔着第一栅极间绝缘膜形成的第一控制栅极；上述第二存储单元晶体管具有第二叠层栅极，该第二叠层栅极包含在上述半导体衬底上隔着第二栅绝缘膜形成的第二浮置栅极和在上述第二浮置栅极上隔着第二栅极间绝缘膜形成的第二控制栅极；上述第一、第二MOS晶体管具有相同膜厚的栅绝缘膜。
8.根据权利要求7所述的半导体集成电路器件，其特征在于，还包括存储单元以矩阵方式排列的第三存储单元阵列，该存储单元包含第四、第五选择晶体管和在上述第四、第五选择晶体管之间连接的第三存储单元晶体管；以及第三行解码器，其包含第三MOS晶体管而形成，当将数据写入上述第三存储单元阵列中时对上述第三存储单元晶体管的栅极施加正电压，并且当擦除数据时对上述第三存储单元晶体管的栅极施加0V电压；上述第三存储单元晶体管具有第三叠层栅极，该第三叠层栅极包含在上述半导体衬底上隔着第三栅绝缘膜形成的第三浮置栅极和在上述第三浮置栅极上隔着第三栅极间绝缘膜形成的第三控制栅极；上述第一至第三MOS晶体管具有相同膜厚的栅绝缘膜。
9.根据权利要求7所述的半导体集成电路器件，其特征在于，还包括第四行解码器，其包含第四MOS晶体管而形成，当从上述第二存储单元阵列中读取数据时，对上述第三选择晶体管的栅极施加正电压；在进行写入时，上述第三选择晶体管的栅极与上述第三行解码器连接、且与上述第四行解码器电隔离；在进行读取时，上述第三选择晶体管的栅极与上述第四行解码器连接、且与上述第三行解码器电隔离；上述第四MOS晶体管具有比上述第三MOS晶体管更薄的栅绝缘膜。
10.根据权利要求7至9中任何一项所述的半导体集成电路器件，其特征在于，还包括在上述半导体衬底上形成的、从上述第二存储单元阵列中直接读取数据的微控制器装置。
11.根据权利要求7至9中任何一项所述的半导体集成电路器件，其特征在于，上述第一存储单元阵列保持图像数据和视频数据中的至少一种；上述第二存储单元阵列保持含有上述微控制器装置的操作命令的程序。
12.一种半导体集成电路器件，其特征在于，包括保持数据的NAND型快闪存储器；以及控制上述NAND型快闪存储器的操作的控制电路，上述NAND型快闪存储器保持在该NAND型快闪存储器中进行擦除操作时同时被擦除的块大小的数据。
13.根据权利要求12中所述的半导体集成电路器件，其特征在于，当向上述NAND型快闪存储器和上述控制电路接通电源时，就从上述NAND型快闪存储器中读取上述块大小数据。
全文摘要
本发明提供一种能抑制制造成本且承载有多个半导体存储器的半导体集成电路器件。该半导体集成电路器件包括含有第一、第二选择晶体管和在上述第一、第二选择晶体管之间串联连接的多个第一存储单元晶体管的第一非易失性半导体存储器；含有串联连接的第三选择晶体管和第二存储单元晶体管的第二非易失性半导体存储器。第一、第二存储单元晶体管分别具备的第一、第二栅绝缘膜(603)具有相同的厚度；上述第一、第二浮置栅极(604)具有相同的厚度；上述第一、第二栅极间绝缘膜(605)具有相同的厚度；上述第一、第二控制栅极(606)具有相同的厚度。
文档编号G11C16/04GK1670959SQ20051005637
公开日2005年9月21日 申请日期2005年3月18日 优先权日2004年3月19日
发明者长谷川武裕, 梅泽明, 作井康司, 荒井史隆, 三谷了 申请人:株式会社东芝