专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置。更具体地，本发明涉及一种根据流经单元晶体管的电流的有无、流经单元晶体管的电流的幅度等来保持信息的半导体存储装置。
背景技术：
个人计算机和服务器等使用分层结构的存储器件。较低层存储器价格便宜，并提供高存储容量，而在分层结构更上层的存储器提供高速操作。底层一般包括磁存储器，例如硬盘和磁带。除了非易失性，磁存储器还是比诸如半导体存储器之类的固态器件存储更多信息的便宜方式。但是，与磁存储器件的顺序存取操作相比，半导体存储器操作更快，并且能够随机存取所存数据。因此，一般使用磁存储器来存储程序和档案信息等，在需要这些信息时，再将这些信息传送给分层结构上层的主系统存储器件。
主存储器一般使用动态随机存取存储(DRAM)器件，DRAM以比磁存储器快得多的速度工作，并且从每位来看，比静态随机存取存储(SRAM)器件等更快的半导体存储装置便宜。
占据存储器分层结构的最高层的是系统微处理器单元(MPU)的内部高速缓冲存储器。内部高速缓冲存储器是通过内部总线，与MPU核相连的极其高速的存储器。高速缓冲存储器具有非常小的容量。在一些情况下，在内部高速缓冲存储器与主存储器之间使用第二、甚至第三层高速缓冲存储器件。
因为DRAM提供速度与比特成本之间的良好平衡，所以DRAM用于主存储器。此外，现在有一些具有大容量的半导体存储装置。近年来，已开发了具有超过一个吉比特容量的存储器芯片。DRAM是易失性存储器，如果切断其电源，DRAM将丢失存储的数据。这使得DRAM不适合程序和档案信息的存储。此外，即使在接通电源时，器件也必须周期性地执行刷新操作，以保持所存数据，所以，可以减少的器件电气功耗受到限制，同时还存在的问题是控制器执行的控制十分复杂。
半导体闪存是大容量和非易失性的，但其写数据和擦除数据的操作需要较强电流，而且这些操作的时间较长。这些缺点使闪存无法成为取代主存储器应用中的DRAM的合适候选者。还有其它非易失性存储器件，例如磁阻随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)，但是它们不容易达到DRAM可以具有的那种存储容量。
另一种正被看作DRAM的可能替代品的半导体存储器是相变随机存取存储器(PRAM)，PRAM使用相变材料来存储数据。在PRAM器件中，根据记录层中包含的相变材料的相态，进行数据的存储。具体地，在处于晶体状态的材料的电阻率与处于无定形状态的材料的电阻率之间，存在较大的差别，可以使用这种差别来存储数据。
通过在施加写电流时对相变材料加热，来执行这种相改变。通过向材料施加读电流，并测量电阻，以读取数据。将读电流设定在足够低而不会引起相变的水平。因此，除非将材料加热到高温，否则相不会改变，所以，即使在切断电源时，也保持了数据。
为重写数据，必须通过足量电流，以引起相变。与将相从无定形相改变到晶相相比，为将相从晶相改变到无定形相需要特别大的电流量。因此，如果将单元晶体管小型化，以增强记录容量，则单元晶体管的电流提供能力降低。因此，重写数据需要更长时间。
作为解决该问题的方法，日本待审专利申请No.2005-71500公开了一种方法，其中将两个并联的单元晶体管分配给一个非易失性存储元件。根据这种方法，增加了有效栅极宽度，从而增强了单元晶体管的电流提供能力。
但是，在将单元晶体管进一步小型化时，在一些情况下，即使采用日本待审专利申请No.2005-71500中描述的方法，也无法确保足够的电流量。为实现更加高速的重写操作，需要进一步增强单元晶体管的电流提供能力。这种挑战对于所谓的使用相变材料的PRAM特别重要。同时，对于根据流经单元晶体管的电流的有无、流经单元晶体管的电流的幅度等来保持信息的其它半导体存储装置，这种挑战也同样重要。
作为增强单元晶体管的电流提供能力的另一方法，美国专利No.6,862,214公开了一种方法，其中设置了用于将相邻存储单元短路的晶体管。但是，当设置了这种晶体管时，例如，因为需要将位线设为暂时悬空状态，所以控制变得比较复杂。
发明内容
为解决上述问题，实现了本发明。本发明的目的是提供一种根据流经单元晶体管的电流的有无、流经单元晶体管的电流的幅度等来保持信息的半导体存储装置，其中增强了单元晶体管的电流提供能力。
根据本发明一个方案的半导体存储装置包括有源区，具有多个与源极线相连的源极区、以及多个与位线相连的漏极区；存储元件，连接在漏极区与位线之间；以及栅电极，形成在有源区上，其中栅电极包括第一部分，形成在源极区与漏极区之间的、沿第一方向的边界上；第二部分，形成在源极区与漏极区之间的、沿不同于第一方向的第二方向的边界上，以及第一部分与第二部分是短路的。
根据本发明另一方案的半导体存储装置包括第一漏极区；第一源极区，位于从第一漏极区看的第一方向上；第二源极区，位于从第一漏极区看的与第一方向交叉的第二方向上；第三源极区，位于从第一漏极区看与第一方向相对的第三方向上；栅电极，排列在第一漏极区与第一到第三源极区之间的半导体衬底上；以及存储元件，与第一漏极区相连。
根据本发明另一方案的半导体存储装置包括多个源极区和多个漏极区，以矩阵方式排列在有源区中；栅电极，用于通过施加预定电压，使源极区与漏极区短路，栅电极形成在有源区上；多根位线，每一根与漏极区相对应地排列；至少一根源极线，设置为源极区共用；以及多个存储元件，每一个连接在漏极区与位线之间。
根据本发明另一方案的半导体存储装置包括有源区，沿预定方向延伸；多个源极区，与源极线相连，多个漏极区，与位线相连，源极区与漏极区排列在有源区中；存储元件，连接在漏极区与位线之间；以及栅电极，形成在有源区上，其中栅电极具有沿预定方向延伸的第一部分，以及与第一部分交叉、并横贯有源区的多个第二部分。
根据本发明另一方案的半导体存储装置包括第一有源区；第二有源区，与第一有源区相邻；多个源极区，排列在第一和第二有源区中，与源极线相连；多个漏极区，排列在第一和第二有源区中，与位线相连；存储元件，连接在漏极区与位线之间；以及第一和第二栅电极，每一个形成在第一和第二有源区上，其中第一和第二栅电极的每一个都具有沿第一方向延伸的第一部分，以及与第一部分交叉、并横贯有源区的多个第二部分，以及第一栅电极的第二部分和第二栅电极的第二部分排列为偏离第一方向。
根据本发明，可以向一个存储元件至少分配并联的三个单元晶体管，从而与常规半导体存储装置相比，进一步增加了有效栅极宽度。本发明的半导体存储装置与常规半导体存储装置不同，不需要复杂的控制。因此，进一步增强了单元晶体管的电流提供能力，当本发明应用于PRAM时，与常规情况相比，本发明可以提高写操作速度。
参考以下结合附图的详细描述，本发明的上述和其它目的、特征和优点将更加明显，其中图1是根据本发明优选实施例的半导体存储装置相关部分结构的示意平面图；图2是沿图1中的线A-A的示意横截面；图3是沿图1中的线B-B的示意横截面；图4是示出用于控制包括硫属元素化物材料的相变材料的相态的方法的图；图5是根据实施例的半导体存储装置的电路图；图6是存储单元的电路图；图7是根据本发明的修改实施例、半导体存储装置相关部分的结构的示意横截面图；图8是根据改变的实施例的半导体存储装置的电路图；以及图9是根据改变的实施例的半导体存储装置相关部分的结构的示意平面图。
具体实施例方式
以下将参考附图，详细解释本发明的优选实施例。
图1是根据本发明优选实施例的半导体存储装置相关部分结构的示意平面图。图2是沿图1中的线A-A的示意横截面。图3是沿图1中的线B-B的示意横截面。本实施例是将本发明应用于PRAM时的优选如图1所示，根据本实施例的半导体存储装置包括多个有源区10，以及排列在每一个有源区10上的呈鱼骨形状的栅电极20。
有源区10沿图1所示的Y方向延伸。沿X方向，在有源区10之间，相邻地排列元件隔离区19。在有源区10内，以矩阵形式排列多个源极区11和多个漏极区12。源极区11通过接触插塞41，共同连接到源极线31。另一方面，如图2和3所示，漏极区12的每一个通过接触插塞42，连接到不同的非易失性存储元件60。接触插塞41和42排列在将半导体衬底与源极线31相分离的层间绝缘膜51中。
在本实施例中，在相同的有源区10中总共有两个区，一侧的一个源极区11和另一侧的一个漏极区12，沿X方向彼此相邻。另一方面，沿Y方向，交替排列大量源极区11和漏极区12。因此，这意味着当考虑特定漏极区12时，从这个漏极区12看来，总是有一个源极区11沿X方向与之相邻排列。另一方面，沿Y方向，特定漏极区12的两侧(图1中的上侧和下侧)的每一侧都形成有相邻的源极区11。即，从每一个漏极区12看来，源极区11是按三个方向排列的。
栅电极20排列在相邻源极区11与漏极区12之间的半导体衬底上。更具体地，栅电极20具有沿Y方向延伸的第一部分21和沿X方向延伸的第二部分22。第一部分21和第二部分22在有源区10上交叉。这种交叉不是空间的，而是在相同平面上。因此，第一部分21和第二部分22彼此短路，以便形成一个栅电极20。
如图1所示，一个栅电极20包括一个第一部分21，第一部分21沿对应有源区10的近似中心处，在Y方向上延伸。相反，有多个第二部分22沿X方向延伸，从而横贯有源区10。栅电极20的第二部分22具有从第一部分21看来、位于一侧(图1中的右侧)的部分，以及从第一部分21看来、位于另一侧(图1中的左侧)的部分。
栅电极20的第一部分21形成在沿X方向相邻的源极区11与漏极区12之间的Y方向边界线上。另一方面，栅电极20的第二部分22形成在沿Y方向相邻的源极区11与漏极区12之间的X方向边界线上。因此，当向特定栅电极20施加超过阈值的电压时，在相应的有源区10中包括的所有源极区11与漏极区12都被短路。
栅电极20的第二部分22排列在Y方向上，并相对于与相邻有源区10相对应的栅电极20的第二部分22，偏离半个间距。不言而喻，对应于这种排列，源极区11与漏极区12形成在在相邻有源区10之间，并在Y方向偏离半个间距。这种排列防止相邻栅电极20的第二部分22的干扰。因此，可以减小相邻有源区10之间的距离(沿X方向、元件隔离区19的宽度)，从而提高集成度。
以下将描述非易失性存储元件60的配置。
如图2和图3所示，非易失性存储元件60包括下部电极61、上部电极62和排列在两个电极之间的记录层63。
下部电极61用作加热器插塞。即，在写数据操作时，下部电极61用作加热元件的一个部分。因此，用于下部电极61的材料示例优选地包括具有相对高的电阻的材料，例如金属硅化物、金属氮化物和包括金属硅化物的氮化物。示例不是限制性的，但是优选地包括高熔点金属，例如钨(W)、TiN、TaN、WN、TiAlN及其构成的氮化物，以及包括TiSiN和WSiN等高熔点金属硅化物的氮化物。还优选地使用氮化钛碳(TiCN)等材料。
将下部电极61设计为具有比接触插塞42的直径更小的直径，以减小与记录层63的接触面积。这是因为作为加热器的下部电极61与记录层63之间的接触面积越小，放热效率越高。由此，可以更高的速度进行重写操作。在本实施例中，下部电极61是排列在将源极线31与记录层63相分离的层间绝缘膜52中的插塞。但是，本发明不限于此。例如，平面形状可以是环形。
上部电极62也用作位线。如图1所示，上部电极62形成为沿X方向延伸。用于上部电极62的材料示例是从具有低电阻的金属性材料中选择的。优选使用的材料包括铝(Al)、钛(Ti)、钨(W)及其合金、及其氮化物和硅化物。更具体地，示例包括钨(W)、WN和氮化钛TiN。
如图1所示，作为位线的上部电极62的每一个排列为与一个有源区10中包括的漏极区12相对应。换言之，相同有源区10中包括的漏极区12的每一个都与不同的上部电极62相连。
相反，相同有源区10中包括的源极区11共同连接到源极线31。源极线31形成为沿元件隔离区19、在Y方向上延伸。源极线31具有在形成接触插塞41的位置上、在X方向形成凸起的形状。因此，在特定有源区10中包括的源极区11外一侧(例如，图1的右侧)排列的源极区11，以及在相邻有源区10中包括的源极区11外的另一侧(例如，图1的左侧)排列的源极区11的旁边，共用地设置一根源极线31。使源极线31形成这种形状的原因是要沿Y方向放置源极线31，同时防止干扰作为加热器的下部电极61。源极线31直接或通过开关，连接到诸如地之类的固定电势。
记录层63由相变材料构成。对构成记录层63的相变材料没有特别的限制，只要材料呈现两种或多种相态，并具有根据相态而改变的电阻。较好的是选择所谓的硫属元素化物材料。将硫属元素化物材料限定为包含至少一种或多种从包括锗(Ge)、锑(Sb)、碲(Te)、铟(In)、硒(Se)等元素的组中选择的元素。示例包括GaSb、InSb、InSe、Sb2Te3、碲化锗(GeTe)和其它二元基(binary-based)元素；Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、以及其它三元基(tertiary-based)元素；AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2、以及其它四元基(quaternary-based)元素。
包括硫属元素化物材料的相变材料可以呈现任何相态，包括无定形相(非晶相)和晶相，相对高的电阻状态存在于无定形相中，而相对低的电阻状态存在于晶相中。
图4是示出用于控制包括硫属元素化物材料的相变材料的相态的方法的图。
如图4中的曲线a所示，为将包括硫属元素化物材料的相变材料置于无定形状态，要在将其加热到等于或高于熔点Tm之后，进行快速冷却。如图4中的曲线b所示，为将包括硫属元素化物材料的相变材料置于晶体状态，要在将其加热到等于或高于结晶温度Tx、并低于熔点Tm的温度相对长时间之后，缓慢冷却材料。通过施加电流，可以执行加热。可以根据所施加的电流量，即，电流施加时间或每单位时间的电流量，控制加热期间的温度。
当向记录层63接通写电流时，加热记录层63中直接在下部电极61的上面的部分。即，通过向记录层63接通写电流，可以改变图2和图3所示的相变区P中的硫属元素化物材料的相态。对记录层63的膜厚度没有特别限制，但是优选的是将其设为大约100nm。对记录层63的宽度(沿Y方向的宽度)没有特别限制，但是作为一个示例，可以将其设为大约300nm。
以上描述了根据本实施例的半导体存储装置的物理配置。
图5是根据本实施例的半导体存储装置的电路图。
如图5所示，根据本实施例的半导体存储装置具有n行×m列的矩阵配置。即，半导体存储装置包括n根字线W1到Wn、m根位线B1到Bm、以及排列在字线与位线的每个交叉处的存储单元MC(1，1)到MC(n，m)。字线W1到Wn与行解码器101相连。位线B1到Bm与列解码器102相连。每一个存储单元MC由非易失性存储元件60、以及串联在对应位线与地之间的单元晶体管103配置而成。单元晶体管103的控制端与对应的字线相连。
非易失性存储元件60的配置如图2和图3所示。因此，非易失性存储元件60的上部电极62用作对应的位线。下部电极61与对应的单元晶体管103相连。单元晶体管103包括漏极区12、与漏极区12相邻的三个源极区11、以及排列在漏极区12与源极区11之间的半导体衬底上的栅电极20。
图6是存储单元MC(i，j)的电路图。存储单元MC(i，j)排列在字线Wi与位线Bj的交叉处。其余存储单元也具有相似的电路配置。
如图6所示，存储单元MC中包括的单元晶体管103包括并联的三个单元晶体管1031、1032和1033。
更具体地，在三个单元晶体管1031、1032和1033中，第一单元晶体管1031包括特定漏极区12、从该漏极区12看在沿Y方向的一侧(例如，图1中的上侧)相邻的源极区11、以及排列在源极区11与漏极区12之间的半导体衬底上的栅电极20。在这种情况下，栅电极20与第二部分22相对应。
第二单元晶体管1032包括相同的漏极区12、从该漏极区12看沿X方向相邻的源极区11、以及排列在源极区11与漏极区12之间的半导体衬底上的栅电极20。在这种情况下，栅电极20与第一部分21相对应。
第三单元晶体管1033包括相同的漏极区12、从该漏极区12看在沿Y方向的相对侧(例如，图1中的下侧)相邻的源极区11、以及排列在源极区11与漏极区12之间的半导体衬底上的栅电极20。在这种情况下，栅电极20与第二部分22相对应。
这三个单元晶体管1031、1032和1033的栅电极20和漏极区12是共用的。虽然源极区11彼此不同，但是由源极线31对其施加相同的电势。因此，实质上可以将三个单元晶体管1031、1032和1033看作一个晶体管。即，有效地增大了栅极宽度，从而可以通过更加大量的导通电流(i1+i2+i3)。因此，可以通过用于引起相变的足量电流，从而使高速数据重写成为可能。
图1中也示出了流经三个单元晶体管1031、1032和1033的电流i1、i2和i3的路径。如图1所示，电流i1、i2和i3从一个漏极区12流经三个方向。采用这种二维单元晶体管排列，可以通过使用较小面积，通过更加大量的电流。
在具有这种配置的半导体存储装置中，通过由行解码器101激活字线W1到Wn的任何一根，然后在这种状态下，向位线B1到Bm的至少一根通入电流，可以执行数据写操作和数据读操作。即，在激活了对应字线的存储单元中，导通单元晶体管103，从而使对应位线进入通过非易失性存储元件60与源极线31相连的状态。因此，当在这种状态下，向由预定列解码器102选择的位线通入写电流时，可以引起非易失性存储元件60中包括的记录层63的相变。
更具体地，通过通入预定电流量，将配置记录层63的相变材料加热到图4所示的等于或高于熔点Tm的温度，并快速切断电流以骤冷，使记录层63变为无定形相。另一方面，通过通入小于上述预定量的电流量，将配置记录层63的相变材料加热到图4所示的等于或高于结晶温度Tx、低于熔点Tm的温度，并逐渐减小电流量以骤冷，从而促进晶体生长，使记录层63变为晶相。
也可以通过由行解码器101激活字线W1到Wn的任何一根，然后在这种状态下，向位线B1到Bm的至少一根通入读出电流，来执行数据读操作。因为当记录层63改变到无定形相时，存储单元中的阻值较高，而当记录层63改变到晶相时，存储单元中的阻值较低，所以当读出放大器(未示出)检测这些阻值时，可以获取记录层63的相态。
记录层63的相态可以与要存储的逻辑值相对应。例如，当将无定形相态定义为“0”，而将晶相态定义为“1”时，一个存储单元可以保持1位数据。也可以通过在执行从无定形相向晶相的相变时，调整将记录层63保持在等于或高于结晶温度Tx、低于熔点Tm的温度期间的时间，来以多级方式或线性方式控制结晶比例。使用这种方法，当以多级方式控制无定形相与晶相的混合比例时，一个存储单元可以存储至少2位数据。当以线性方式控制无定形相与晶相的混合比例时，可以存储模拟值。
如上所述，在根据本实施例的半导体存储装置中，因为与一个非易失性存储元件60相对应的单元晶体管由三个晶体管配置而成，所以可以确保较强的电流提供能力。因此，可以在增强集成度的同时，实现更高速度的重写操作。
本发明不限于上述实施例，在如权利要求所述的本发明范围之内，可以进行多种修改，这些修改自然也包括在本发明范围之内。
例如，在上述实施例中，虽然在相同行中的记录层63与上部电极62是共用的，但是如图7所示，可以针对每个单独的存储单元，将它们分离。在图7所示的示例中，记录层63与上部电极62是针对每一个存储单元而分离的，其包围区覆盖有层间绝缘膜53。上部电极62通过接触插塞71与位线72相连。
采用这种配置，可以选择与下部电极61相似的高阻材料，作为用于上部电极62的材料，还可以选择诸如铝(Al)、钛(Ti)、钨(W)及其合金、及其氮化物和硅化物等具有比上部电极62的电阻更低的电阻的金属性材料，作为用于位线72的材料。因此，可以减小对上部电极62的辐射和由位线电阻引起的电流损失。
在上述实施例中，源极线31沿元件隔离区19在Y方向上延伸。但是，本发明不限于此。源极线31可以沿X方向延伸以便于横贯元件隔离区19。在这种情况下，示意电路图如图8所示。实际布局如图9中的示意平面图所示。当将源极线31沿与位线相同的方向放置时，来自位线的电流不会集中在特定源极线31中，而是分散地通过。由此，可以防止电势的升高。
虽然使用将本发明应用于所谓PRAM的示例，对实施例进行了解释，但是本发明的应用目的不限于此。本发明还可以应用于根据流经单元晶体管的电流的有无、流经单元晶体管的电流的幅度等来保持信息的其它存储器。
根据本发明，可以向一个存储元件至少分配并联的三个单元晶体管，从而与常规半导体存储装置相比，进一步增加了有效栅极宽度。本发明的半导体存储装置与常规半导体存储装置不同，不需要复杂的控制。因此，进一步增强了单元晶体管的电流提供能力，当本发明应用于PRAM时，与常规情况相比，本发明可以提高写操作速度。
权利要求
1.一种半导体存储装置，包括有源区，具有多个与源极线相连的源极区、以及多个与位线相连的漏极区；存储元件，连接在漏极区与位线之间；以及栅电极，形成在有源区上，其中栅电极包括第一部分，形成在源极区与漏极区之间的、沿第一方向的边界上；第二部分，形成在源极区与漏极区之间的、沿不同于第一方向的第二方向的边界上，以及第一部分与第二部分是短路的。
2.根据权利要求1所述的半导体存储装置，其中栅电极的第二部分具有从第一部分看位于一侧的多个部分、以及从第一部分看位于另一侧的多个部分。
3.根据权利要求1或2所述的半导体存储装置，其中存储元件包含相变材料。
4.一种半导体存储装置，包括第一漏极区；第一源极区，位于从第一漏极区看的第一方向上；第二源极区，位于从第一漏极区看与第一方向交叉的第二方向上；第三源极区，位于从第一漏极区看与第一方向相对的第三方向上；栅电极，排列在第一漏极区与第一到第三源极区之间的半导体衬底上；以及存储元件，与第一漏极区相连。
5.根据权利要求4所述的半导体存储装置，其中还包括第二漏极区，位于从第二源极区看的第一方向上；以及第三漏极区，位于从第二源极区看的第三方向上，其中栅电极还排列在第二源极区与第二和第三漏极区之间的半导体衬底上。
6.根据权利要求5所述的半导体存储装置，其中第一元件隔离区是按从第一漏极区看与第二方向相对的第四方向而相邻排列的，以及第二元件隔离区是按从第二源极区看的第二方向而相邻排列的。
7.根据权利要求4到6之一所述的半导体存储装置，其中存储元件包含相变材料。
8.一种半导体存储装置，包括多个源极区和多个漏极区，以矩阵方式排列在有源区中；栅电极，用于通过施加预定电压，使源极区与漏极区短路，栅电极形成在有源区上；多根位线，每一根与漏极区相对应地排列；至少一根源极线，设置为源极区共用；以及多个存储元件，每一个连接在漏极区与位线之间。
9.根据权利要求8所述的半导体存储装置，其中存储元件包含相变材料。
10.一种半导体存储装置，包括有源区，沿预定方向延伸；与源极线相连的多个源极区，与位线相连的多个漏极区，源极区与漏极区排列在有源区中；存储元件，连接在漏极区与位线之间；以及栅电极，形成在有源区上，其中栅电极具有沿预定方向延伸的第一部分，以及与第一部分交叉、并横贯有源区的多个第二部分。
11.根据权利要求10所述的半导体存储装置，其中存储元件包含相变材料。
12.一种半导体存储装置，包括第一有源区；第二有源区，与第一有源区相邻；多个源极区，排列在第一和第二有源区中，与源极线相连；多个漏极区，排列在第一和第二有源区中，与位线相连；存储元件，连接在漏极区与位线之间；以及第一和第二栅电极，每一个形成在第一和第二有源区上，其中第一和第二栅电极的每一个都具有按第一方向延伸的第一部分，以及与第一部分交叉、并横贯有源区的多个第二部分，以及第一栅电极的第二部分和第二栅电极的第二部分排列为偏离第一方向。
13.根据权利要求12所述的半导体存储装置，其中还包括排列在第一有源区与第二有源区之间的元件隔离区。
14.根据权利要求12或13所述的半导体存储装置，其中存储元件包含相变材料。
全文摘要
一种半导体存储装置，其中包括多个有源区、以及排列在每一个有源区上的呈鱼骨形状的栅电极。在每一个有源区中，多个源极区与多个漏极区以矩阵方式排列。源极区共同连接到源极线，漏极区的每一个与不同存储元件的下部电极相连。根据本发明，可以向一个存储元件分配并联的三个单元晶体管，从而进一步增加有效栅极宽度。
文档编号G11C11/56GK1971932SQ20061016303
公开日2007年5月30日 申请日期2006年11月27日 优先权日2005年11月25日
发明者佐藤誉, 中井洁 申请人:尔必达存储器股份有限公司