专利名称：：半导体存储器的写入方法
技术领域：
：本发明涉及半导体存储器的写入方法，尤其涉及一种含有捕获电荷层的半导体存储器的写入方法。
背景技术：
：现今，半导体存储器由包括字线和位线的存储器单元阵列构成，通常晶体管是存储器单元的基本组成单元。晶体管的栅极作为存储器单元的字线，而晶体管的漏极作为存储器单元的位线。当要对于选定的存储器单元进行写入操作时，只要在相应的字线和位线上施加写入所需的电压。以一种具有SONOS结构，即氧化硅-氮化硅-氧化珪栅极结构的NROM存储器单元为例，参照图l所示，氧化硅层7、氮化硅层6、氧化硅层5和栅极8构成了氧化硅-氮化硅-氧化硅栅极结构4。当要对于该NROM存储器单元进行写入操作时，只要在该NROM存储器单元对应的字线和位线上施加写入所需的电压，棚4及8和漏才及2b就能获得电压，在对于存储器单元进行写入操作时，NROM存储器的源极2a通常都被接于较低的电位或接地。因此，在源极2a和漏极2b之间的沟道3中就会产生横向电场，同时，由于衬底l通常也是接地的，因而栅极8相对于衬底l有一个正电压差，在沟道3中还有一个由栅极8产生的纵向电场。而源极2a上的电子在漏-源间横向电场和栅极8产生的纵向电场的作用下就会加速而形成向漏极2b方向运动的热载流子，当热载流子经过栅极8的下方且接近漏极2b时，热载流子就会吸引到栅极结构4的氮化硅层6中，从而完成对于存储器单元的写入操作。在完成了对于存储器单元的写入操作后，通常都会通过读操作来检测存储单元目前的状态。继续参照图l所示，一般的作法是在NROM存储器的源极2a上施加一个小电压，例如在源极2a上施力口1.5-1.7V的电压，然后测量源极2a上的电流。如果测得的电流几乎为零，那么就可以认为在漏极2b和源极2a间的沟道3内不存在电流，就说明NROM存储器处于写入完成状态。而如果测得的电流显示出漏极2b和源极2a间的沟道3内存在电流，那么就需要再次对于该存储器单元进行写入操作。现今业界用来进行写入操作的方法有以下几种参照图2所示，有的是保持字线上脉冲电压恒定，而在位线上施加一个较小的脉冲电压，继而通过不断增加施加于位线上的脉冲电压来对于存储器进行写入操作；参照图3所示，有的是在字线和位线上施加一个较小的脉冲电压，继而通过逐渐增加字线和位线上的脉冲电压来对存储器进行写入操作；还有的是保持字线和/或位线的脉冲电压，通过增加脉冲个数或脉冲宽度来进行写入操作。例如，专利号为6873550的美国专利公开了一种对于NROM存储器进行写入的方法，包括，在NROM存储器的栅极上施加一逐渐增加的电压，在NROM存储器的漏极上施操作。然而，由于上述的方法都是通过逐渐增加脉冲电压来进行写入操作的，因此都会引起较严重的"写入扰乱"的现象。所谓写入扰乱就是指当对于选定的存储器单元进行写入操作时，其相邻的共用字线或共用位线的存储器单元因为连接字线的栅极或连接位线的漏极获得电压而将源极掺杂区的电子或衬底上的电子吸引到栅极的氮化硅层中。当被吸引到栅极的氮化硅层中的电子较多时，也就是"写入扰乱"情况较严重时，这些本不应该进行写入操作的存储器单元也会产生写入操作，从而造成存储器的写入错误。因此，如何减小写入扰乱成为了一个急需解决的问题。并且，现有的进行写入操作的方法由于最初施加于字线或位线上的电压都较低，通常需要通过施加多次脉冲电压才能够使得存储器进入写入完成状态，因而写入操作的时间较长，效率较低。另夕卜，现有的进行写入操作的方法由于不断增加位线上的电压，而使得连接位线的存储器单元的漏极电压也越来越大，不仅使得写入扰乱更加严重，而且当电压大到一定程度时，很容易造成源极和漏极的短接，即穿通效应，从而造成存储单元无法继续完成写入。因此现有技术存在的缺点一个是写入扰乱现象严重，一个是很容易造成漏极和源极的短接，损坏器件，另一个是写入时间慢，效率低
发明内容重。和源极的短接，损坏存储器。为解决上述问题，本发明提供一种半导体存储器的写入方法，提供半导体存储器，包括半导体衬底，依次位于半导体衬底上的介质层-捕获电荷层-介质层三层堆叠结构和栅极，以及半导体衬底内位于介质层-捕获电荷层-介质层三层堆叠结构两侧的源极和漏极，包括在半导体存储器的栅极施加第一电压；在半导体存储器的源极施加第二电压；在半导体存储器的漏极施加第三电压，并逐渐递减；在半导体存储器的半导体衬底施加第四电压。可选的，其中所述第一电压保持恒定或从设定的电压值开始递减，电压值为9-10V,第三电压为第一电压与半导体存储器的阈值电压之差，所述设定的幅度为0.1V,第二电压为0-0.5V，第四电压为OV。并且，所述第一电压和第三电压都大于半导体存储器的阈值电压。本发明还提供一种半导体存储器阵列的写入方法，提供半导体存储器阵列，每一个半导体存储器包括半导体衬底，依次位于半导体衬底上的介质层-捕获电荷层-介质层三层堆叠结构和栅极，以及半导体衬底内位于介质层-捕获电荷层-介质层三层堆叠结构两侧的源极和漏极，包括选取半导体存储器阵列中的半导体存储器进行写入；通过一选定的字线在半导体存储器的栅极施加第一电压通过一选定的位线在半导体存储器的源极施加第二电压；通过另一选定的位线在半导体存储器的漏极施加第三电压，并逐渐递减；对半导体存储器的半导体衬底施加第四电压；重复上述步骤，直至半导体存储器阵列中所有半导体存储器完成写入。可选的，其中所述第一电压保持恒定或从设定的电压值开始递减，电压值为9-IOV，第三电压为第一电压与存储器的阈值电压之差，所述设定的幅度为0.1V,第二电压为0-0.5V,第四电压为0V。并且，所述第一电压和第三电压都大于半导体存储器的阈值电压。与现有技术相比，上述方案具有以下优点1.上述方案半导体存储器的写入方法由于逐渐减小施加于漏极上的电压，使得相邻共用字线或共用位线的存储器单元的漏极-源极间电场也逐渐减小，减小了写入扰乱。2.上述方案半导体存储器的写入方法由于是逐渐减小施加于漏极上的电压，因而有效避免了由于漏极电压的增大而造成的漏极和源极的短接，防止了存储器的损坏。图l是现有技术存储器结构示意图2是现有技术存储器第一种写入方法施加电压示意图；图3是现有技术存储器第二种写入方法施加电压示意图；图4是本发明实施例存储器结构写入过程示意图；图5是本发明第一实施例存储器写入方法施加电压示意图；图6是本发明第二实施例存储器写入过程示意图；图7是本发明第二实施例存储器写入方法施加电压示意图。具体实施例方式本发明半导体存储器的写入方法通过逐渐减小施加于漏极上的电压，来对存储器进行写入操作。本发明通过两个具体的实施例来详细阐述本发明半导体存储器的写入方法。实施例1,参照图4所示，本发明实施例提供一种半导体存储器的写入方法，提供一种NROM存储器，包括半导体衬底IO,依次位于半导体衬底上的介质层13-捕获电荷层14-介质层15三层堆叠结构和栅极16,以及半导体衬底10内位于介质层13-捕获电荷层14-介质层15三层堆叠结构两侧的源极lla和漏极llb,包括在存储器的栅极16施加第一电压；在存储器的源极lla施加第二电压；在存储器的漏极1lb施加第三电压，并逐渐递减；在存储器的半导体衬底IO施加第四电压。其中，所述半导体衬底10可以包括单晶或者多晶结构的硅或硅锗(SiGe),还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以是绝缘体上硅(SOI)。所述介质层13-捕获电荷层14-介质层15的三层堆叠结构较好的是氧化物-氮化物-氧化物层，所述的氧化物层最好的是氧化硅，还可能包括氮化物例如氮氧化硅以及其它可以优化器件性能的掺杂剂，所述的氮化层可以是富含硅、氮以及其它可以提高器件性能的掺杂剂例如氧等，还可以是氧化铪、氧化铝等，最优选的为氮化硅。所述氧化物-氮化物-氧化物层目前最优化的为氧化硅-氮化硅-氧化硅。栅极16可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。源极lla和漏极llb位于介质层13-捕获电荷层14-介质层15两侧的半导体衬底10内，附图中源极lla和漏极lib的位置可以互换，其掺杂离子可以是磷离子、砷离子、硼离子或者铟离子中的一种或者几种。本发明实施例中，源极lla和漏极llb的掺杂型态与半导体衬底IO的掺杂型态不同，即当半导体衬底10为n型掺杂时，源极lla以及漏极llb为P型掺杂，当半导体衬底10为P型掺杂时，源极lla以及漏极llb则为n型掺杂。当半导体存储器的源极lla和漏极lib之间存在电压差时，半导体衬底10中源极lla和漏才及llb之间的区域形成沟道区域12。半导体存储器的源极接线端17a连接在源极lla上，漏极接连端17b连接在漏极lib上，衬底接线端19连接在半导体衬底10上，栅极接线端18连接在栅极16上。本实施例中，参照图5所示，在对于NROM存储器进行写入时，对NROM的栅极16施加脉冲宽度为600ns的第一脉沖电压作为栅极电压Vg,当然该脉冲电压的脉冲宽度也可以是400ns或800ns或介于400ns和800ns之间的值，而所述第一脉冲电压的电压值保持恒定，一般取9V或10V或介于9V和10V之间的值，例如9.5V，当然，第一脉冲电压也开以从9.5V开始以每个脉冲电压0.1V的幅度等差递减，即在第二个脉冲来到时，其电压值降为9.4V,在第三个脉冲来到时，其电压值降为9.3V,当然，第一脉冲电压并不仅仅限于等差递减，递减幅度不相等也是可以的，本实施例选取等差递减只是为了操作更方便；将NROM的衬底10接地，因而衬底电压Vb为0V;对NROM的源极lla施加恒定电压作为源极电压Vs，该恒定电压可以为0V或0.5V或介于0V和0.5V之间的值，例如0.3V;对NROM的漏极lib施加脉沖宽度为600ns的第三脉沖电压作为漏极电压Vd,当然该脉冲电压的脉冲宽度也可以是400ns或800ns或介于400ns和800ns之间的值，而所述第三脉冲电压为5.7V，并且以每个脉冲电压0.1V的幅度递减，即在第三脉冲电压的第二个脉冲来到时，其电压值降为5.6V,在第三脉冲电压的第三个脉冲来到时，其电压值降为5.5V。此外，由于在对于NROM存储器进行写入的时候，一般要求工作在饱和区，因此，栅极16和源极lla上的电压差Vgs大于存储器的阈值电压，并且漏极lib和源极11a上的电压差Vds也大于存储器的夹断电压Vdsat。其中，然，NROM存储器进行写入的时候不限于工作在饱和区，这还是需要根据实际的写入要求而定。由于本发明实施例对NROM的源极11a和半导体衬底10施加了很小的电压，因此，加大了栅极16和半导体衬底10之间，以及源极11a和漏极lib之间的电压，不仅加大了电子在源极lla和漏极llb之间的碰撞能量，产生较多的热电子，而且栅极16和半导体衬底10之间较大的电压差也能够产生更多的热电子，并且，加快了热电子往捕获电荷层14的迁移速度，极大的加快了NROM的电子写入速度。并且，在漏极lib上首先施加了一个较高的初始电压，根据反复试验，当漏极lib上的电压和存储器阈值电压之和等于栅极16上的电压时，NROM存储器能够较快地进入写入完成状态。这是因为此时载流子产生率最高，注入量也最大，因此NROM存储器能够最快进入写入完成状态。而NROM存储器的阈值电压一般为2.5-5.0V,再根据施加于栅极16上的电压为9-10V,那么在漏极lib上施加的初始电压在4.0-7.5V之间时都能够使NROM较快地进入写入完成状态，而其中较佳的值为5.7V。因此，在漏极llb上施加较高的电压就能够在1-2个脉冲之后就使得该存储器进入写入完成状态，而在此之后按0.1V的幅度逐渐递减就能够使得相邻的共用字线或者共用位线的存储器单元的漏极和源极之间的电场较小，从而避免了更多沟道中的电子被吸引到栅极结构的捕获电荷层中，减小了写入扰乱。本发明实施例还提供一种半导体存储器阵列的写入方法，提供NROM阵列，同样参照图4所示，每一个NROM存储器包括半导体衬底10,依次位于半导体衬底10上的介质层13-捕获电荷层14-介质层15三层堆叠结构和栅极16,以及半导体衬底10内位于介质层13-捕获电荷层14-介质层15三层堆叠结构两侧的源4及lla和漏4及lib,包括选取NROM存储器阵列中的NROM存储器进行写入；通过一选定的字线在NROM存储器的栅极施加第一电压；通过一选定的位线在NROM存储器的源极施加第二电压；通过另一选定的位线在NROM存储器的漏极施加第三电压，并逐渐递减；对NROM存储器的半导体衬底施加第四电压；重复上述步骤，直至半导体存储器阵列的所有半导体存储器完成写入。其中，所述第一电压为9-10V或从一设定电压值开始递减，例如从9.5V开始以每个脉冲电压0.1V的幅度递减；所述第二电压为0-0.5V;所述第三电压为第一电压与半导体存储器的阈值电压之差，并且设定的幅度为0.1V;所述第四电压为0V;所述第一电压和第三电压为脉冲宽度为400-800ns的连续脉沖电压。对于NROM阵列中NROM存储器进行写入的方法与之前所述的对于单个NROM存储器进行写入的方法完全相同，这里就不再重复叙述了。实施例2，参照图6所示，本发明实施例提供一种半导体存储器的写入方法，提供一种NROM存储器，包括半导体衬底100,依次位于半导体衬底上的介质层106-捕获电荷层107-介质层108三层堆叠结构和栅极109,以及半导体衬底100内位于介质层106-捕获电荷层107-介质层108三层堆叠结构两侧的源极103和漏极104,包括在存储器的栅极109施加第一电压；在存储器的源极103施加第二电压；在存储器的漏极104施加第三电压，并逐渐递减；在存储器的半导体衬底100施加第四电压。其中，所述半导体衬底100可以包括单晶或者多晶结构的硅或硅锗(SiGe),还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以是绝缘体上硅(SOI)。所述介质层106_捕获电荷层107-介质层108的三层堆叠结构较好的是氧化物-氮化物-氧化物层，所述的氧化物层最好的是氧化硅，还可能包括氮化物例如氮氧化硅以及其它可以优化器件性能的掺杂剂，所述的氮化层可以是富含硅、氮以及其它可以提高器件性能的掺杂剂例如氧等，还可以是氧化铪、氧化铝等，最优选的为氮化硅。所述氧化物-氮化物-氧化物层目前最优化的为氧化硅-氮化硅_氧化硅。栅极109可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。源极103和漏极104位于介质层106-捕获电荷层107-介质层108两侧的半导体衬底100内，附图中源极103和漏极104的位置可以互换，其掺杂离子可以是磷离子、砷离子、硼离子或者铟离子中的一种或者几种。本发明实施例中，源极103和漏极104的掺杂型态与半导体衬底100的掺杂型态不同，即当半导体衬底100为n型掺杂时，源极103以及漏极104为P型掺杂，当半导体衬底100为P型掺杂时，源极103以及漏极104则为n型掺杂。当半导体存储器的源极103和漏极104之间存在电压差时，半导体衬底100中源极103和漏极104之间的区域形成沟道区域102。半导体存储器的源极接线端110a连接在源极103上，漏极接连端110b连接在漏极104上，衬底接线端112连接在半导体衬底100上，栅极接线端111连接在栅极109上。本实施例中，参照图7所示，在对于NROM存储器进行写入时，对NROM的栅极109施加脉冲宽度为600ns的第一脉冲电压作为栅极电压Vg,当然该脉冲电压的脉冲宽度也可以是400ns或800ns或介于400ns和800ns之间的值，而所述第一脉沖电压保持恒定，一般取9V或10V或介于9V和IOV之间的值，例如9.5V,当然，第一脉冲电压也开以乂人9.5V开始以每个脉冲电压0.1V的幅度递减，即在第二个脉冲来到时，其电压值降为9.4V,在第三个脉冲来到时，其电压值降为9.3V,当然，第一脉冲电压并不仅仅限于等差递减，递减幅度不相等也是可以的，本实施例选取等差递减只是为了操作更方便；将NROM的衬底100接地，因而衬底电压Vb为OV;对NROM的源极103施加恒定电压作为源极电压Vs,该恒定电压可以为0V或0.5V或介于0V和0.5V之间的值，例如0.3V;对NROM的漏极104施加脉冲宽度为600ns的第三脉冲电压作为漏极电压Vd,当然该脉冲电压的脉冲宽度也可以是400ns或800ns或介于400ns和800ns之间的值，而所述第三脉冲电压为5.7V,并且以每个脉冲电压O.IV的幅度递减，即在第三脉冲电压的第二个脉冲来到时，其电压值降为5.6V,在第三脉冲电压的第三个脉冲来到时，其电压值降为5.5V。此外，由于在对于NROM存储器进行写入的时候，一般要求工作在饱和区，因此，栅极109和源极103上的电压差Vgs大于存储器的阈值电压，并且漏极104和源极103上的电压差Vds也大于存储器的夹断电压Vdsat。其中，夹断电压是指当漏极反型层电荷为零时的漏极104和源极103上的电压差。当然，NROM存储器进行写入的时候不限于工作在饱和区，这还是需要根据实际的写入要求而定。并且，结合图6和图7所示，本发明实施例还在施加于漏极104上的每两个脉冲电压之间进行一次软擦除的操作，具体包括如下步骤，在存储器的栅极109施加第五电压；在存储器的源极103施加第六电压；在存储器的漏极104施加第七电压；在存储器的半导体衬底100施加第八电压。其中，在半导体衬底100上施加的第八电压和在源极103上施加的第六电压还是和进行脉冲电压写入时的相同，分别为OV和0.3V;而在栅极109上施加的第五电压要低于衬底电压，这样才能使得积聚在介质层106-捕获电荷层107-介质层108的三层堆叠结构的介质层106上的电子脱离介质层106的束缚来到衬底100中。这样将能够使得存储器的阈值电压在两次脉冲电压写入的时候更加稳定。本实施中栅极109上的第五电压的一个较佳的值为-2V。而在漏极104上施加的第七电压取2V,此处电压设置主要防止捕获电荷层107中的电子被拉回半导体衬底100过多。由于本发明实施例对NROM的源极103和半导体衬底100施加很小的电压，因此，加大了栅极109和半导体衬底100之间，以及源极103和漏极104之间的电压，不仅加大了电子在源极103和漏极104之间的碰撞能量，产生较多的热电子，而且栅极109和半导体衬底100之间较大的电压差也能够产生更多的热电子，并且，加快了热电子往捕获电荷层107的迁移速度，极大的加快了NROM的电子写入速度。并且，在漏极103上首先施加了一个较高的初始电压，根据反复试验，当漏极103上的电压和存储器阈值电压之和等于栅极109上的电压时，NROM能够较快地进入写入完成状态。而NROM存储器的阈值电压一般为2.5-5.0V,再根据施加于栅极109上的电压为9-10V,那么在漏极103上施加的初始电压在4.0-7.5V之间时都能够使NROM较快地进入写入完成状态，而其中较佳的值为5.7V。因此，在漏极103上施加较高的电压就能够在l-2个脉沖之后就使得该存储器进入写入完成状态，而在此之后按0.1V的幅度逐渐递减就能够使得相邻的共用字线或者共用位线的存储器单元的漏极和源极之间的电场较小，从而避免了更多沟道中的电子被吸引到栅极结构的捕获电荷层中，减小了写入扰乱。更进一步，由于在对于存储器的两次脉冲电压写入之间进行了一次软擦除的操作，使得存储器的阈值电压在两次脉冲电压写入的时候更加稳定，进一步减小了写入扰乱的影响。本发明实施例还提供一种半导体存储器阵列的写入方法，提供NROM阵列，同样参照图6所示，每一个NROM存储器包括半导体衬底100,依次位于半导体衬底100上的介质层106-捕获电荷层107-介质层108三层堆叠结构和栅极109,以及半导体衬底100内位于介质层106-捕获电荷层107-介质层108三层堆叠结构两侧的源才及103和漏才及104,包括选取NROM存储器阵列中的NROM存储器进行写入；通过一选定的字线在NROM存储器的栅极施加第一电压；通过一选定的位线在NROM存储器的源极施加第二电压；通过另一选定的位线在NROM存储器的漏极施加第三电压，并以设定的幅度递减；对NROM存储器的半导体衬底施加第四电压；重复上述步骤，直至半导体存储器阵列的所有半导体存储器完成写入。如选定的NROM存储器为图6中左边的那个，则将半导体存储器的源极接线端110a连接在源极103上，漏极接连端110b连接在漏极104上，衬底接线端112连接在半导体衬底100上，栅极接线端111连接在栅极109上。而将漏才及接线端110c浮空，这样漏极105就浮空。通过选定的字线在NROM存储器的栅极109上施加第一电压，其中，所述第一电压为9-IOV或从一设定电压值开始递减，例如从9.5V开始以每个脉冲电压0.1V的幅度递减；所述第二电压为0-0.5V;所述第三电压为第一电压-半导体存储器的阈值电压，并且设定的幅度为0.1V;所述第四电压为0V;所述第一电压和第三电压为脉冲宽度为400-800ns的连续脉冲电压。对于NROM阵列中NROM存储器进行写入的方法与之前所述的对于单个NROM存储器进行写入的方法完全相同，这里就不再重复叙述了。为了验证本发明半导体存储器的写入方法的效果，选取了同样具有介质层-捕获电荷层-介质层三层堆叠结构的PFROM作为测试存储器，在包含PFROM存储器的晶圓上选取33个晶粒(die),并应用现有技术的半导体存储应用现有技术半导体存储器写入方法的测试结果如表1所示表1现有技术半导体存储器写入方法晶粒良好/失效脉冲数Y=2良好1X=6Y=2良好1X=8Y=2失效12X=9Y=4失效12X=5Y=4失效12X=3Y=4失效12X=2Y=6失效12X=4Y=6失效12X=6Y=6失效12X=8Y=6失效12X=10Y=6失效12X=10Y=8失效12X=8Y=8良好8X=6Y=8失效1218<table>tableseeoriginaldocumentpage19</column></row><table>应用本发明半导体存储器的写入方法的测试结果如表2所示:表2<table>tableseeoriginaldocumentpage19</column></row><table><table>tableseeoriginaldocumentpage20</column></row><table>如表1和表2所示，X和Y分别代表着晶粒在晶圓上的坐标，而脉冲数则代表PFROM在被确定为良好或失效的时候，总共被写入了多少次脉冲电压。从表l可以看到，在所挑选的33个晶粒中，被确定为良好的晶粒仅有4个，因此应用现有技术半导体存储器写入方法进行写入检测的良率仅为12%,并且大多数都已写入了4个以上的脉冲电压才使得存储器进入写入完成状态。而从表2可以看到，在所挑选的33个晶粒中，被确定为良好的晶粒有31个，大多数只写入了1个脉冲电压就使得存储器进入写入完成状态。所以，相对的晶圆的良率都大大提高了。综上所述，本发明半导体存储器的写入方法通过以较大的栅极电压和较大的漏极电压施加于半导体存储器上，并逐渐減小施加于漏极上的电压，使得相邻共用字线或共用位线的存储器单元的漏极-源极间电场也逐渐减小，减小了写入扰乱。并且，本发明半导体存储器的写入方法由于是以较大的栅极电压和较大的漏极电压施加于半导体存储器上，增加了写入操作的成功率，避免了对于存储器的多次写入操作，因此减少了写入时间，增加了写入操作效率。再者，本发明半导体存储器的写入方法由于减小了写入扰乱，所以在对于包含存储器的晶圆进行写入检测的时候，避免了不当的写入方法引起的存储器失效的问题，因此提高了产品的良率。权利要求1.一种半导体存储器的写入方法，提供半导体存储器，包括半导体衬底，依次位于半导体衬底上的介质层-捕获电荷层-介质层三层堆叠结构和栅极，以及半导体衬底内位于介质层-捕获电荷层-介质层三层堆叠结构两侧的源极和漏极，其特征在于，包括，在半导体存储器的栅极施加第一电压；在半导体存储器的源极施加第二电压；在半导体存储器的漏极施加第三电压，并逐渐递减；在半导体存储器的半导体衬底施加第四电压。2.如权利要求1所述的半导体存储器的写入方法，其特征在于，所述第一电压为9-IOV。3.如权利要求1所述的半导体存储器的写入方法，其特征在于，所述第一电压从9-10V间任一值开始逐渐递减。4.如权利要求3所述的半导体存储器的写入方法，其特征在于，所述第一电压从9-10V间任一值开始以0.1V的幅度等差递减。5.如权利要求3所述的半导体存储器的写入方法，其特征在于，所述第一电压大于半导体存储器的阈值电压。6.如权利要求1所述的半导体存储器的写入方法，其特征在于，所述第二电压为0-0.5V。7.如权利要求l所述的半导体存储器的写入方法，其特征在于，所述第三电压为第一电压与半导体存储器的阈值电压之差，并且以O.IV的幅度等差递减。8.如权利要求7所述的半导体存储器的写入方法，其特征在于，所述第三电压大于半导体存储器的阈值电压。9.如权利要求1所述的半导体存储器的写入方法，其特征在于，所述第四电压为0V。10.如权利要求1至5或7至8任一项所述的半导体存储器的写入方法，其特征在于，所述电压为脉冲宽度为400-800ns的连续脉冲电压。11.如权利要求10所述的半导体存储器的写入方法，其特征在于，在两个脉冲电压之间进行软擦除操作，所述软擦除操作进一步包括，在存储器的栅极施加第五电压；在存储器的源极施加第六电压；在存储器的漏极施加第七电压；在存储器的半导体衬底施加第八电压。12.如权利要求11所述的半导体存储器的写入方法，其特征在于，所述第五电压为-2V,所述第七电压为2V。13.如权利要求11所述的半导体存储器的写入方法，其特征在于，所述第六电压为0-0.5V。14.如权利要求11所述的半导体存储器的写入方法，其特征在于，所述第八电压为0V。15.—种半导体存储器阵列的写入方法，提供半导体存储器阵列，每一个半导体存储器包括半导体衬底，依次位于半导体衬底上的介质层-捕获电荷层-介质层三层堆叠结构和栅极，以及半导体衬底内位于介质层-捕获电荷层-介质层三层堆叠结构两侧的源极和漏极，其特征在于，包括，选取半导体存储器阵列中的半导体存储器进行写入；通过一选定的字线在半导体存储器的栅极施加第一电压；通过一选定的位线在半导体存储器的源极施加第二电压；通过另一选定的位线在半导体存储器的漏极施加第三电压，并逐渐递减；对半导体存储器的半导体衬底施加第四电压；重复上述步骤，直至半导体存储器阵列中所有半导体存储器完成写入。16.如权利要求15所述的半导体存储器阵列的写入方法，其特征在于，所述第一电压为9-IOV。17.如权利要求15所述的半导体存储器阵列的写入方法，其特征在于，所述第一电压从9-10V间任一值开始逐渐递减。18.如权利要求17所述的半导体存储器阵列的写入方法，其特征在于，所述第一电压从9-10V间任一值开始以0.1V的幅度等差递减。19.如权利要求17所述的半导体存储器阵列的写入方法，其特征在于，所述第一电压大于半导体存储器的阈值电压。20.如权利要求15所述的半导体存储器阵列的写入方法，其特征在于，所述第二电压为0-0.5V。21.如权利要求15所述的半导体存储器阵列的写入方法，其特征在于，所述第三电压为第一电压-半导体存储器的阔值电压之差，并且以O.IV的幅度等差递减。22.如权利要求21所述的半导体存储器阵列的写入方法，其特征在于，所述第三电压大于半导体存储器的阈值电压。23.如权利要求15所述的半导体存储器阵列的写入方法，其特征在于，所述第四电压为0V。24.如权利要求15至19或21至22任一项所述的半导体存储器阵列的写入方法，其特征在于，所述电压为脉冲宽度为400-800ns的连续脉冲电压。25.如权利要求24所述的半导体存储器阵列的写入方法，其特征在于，在两个脉冲电压之间进行软擦除操作，所述软擦除操作进一步包括，在存储器的栅极施加第五电压；在存储器的源极施加第六电压；在存储器的漏极施加第七电压；在存储器的半导体村底施加第八电压。26.如权利要求25所述的半导体存储器阵列的写入方法，其特征在于，所述第五电压为-2V,所述第七电压为2V。27.如权利要求25所述的半导体存储器阵列的写入方法，其特征在于，所述第六电压为0-0.5V。28.如权利要求25所述的半导体存储器阵列的写入方法，所述第八电压为0V。全文摘要本发明提供一种半导体存储器的写入方法，提供半导体存储器，包括半导体衬底，依次位于半导体衬底上的介质层-捕获电荷层-介质层三层堆叠结构和栅极，以及半导体衬底内位于介质层-捕获电荷层-介质层三层堆叠结构两侧的源极和漏极，包括，在存储器的栅极施加第一电压；在存储器的源极施加第二电压；在存储器的漏极施加第三电压，并逐渐递减；在存储器的半导体衬底施加第四电压。本发明半导体存储器减小了写入扰乱，防止了存储器的损坏，减少了写入时间，增加了写入操作效率。文档编号G11C16/10GK101312072SQ20071004109公开日2008年11月26日申请日期2007年5月23日优先权日2007年5月23日发明者俞苔云,周第廷,缪威权,华闻,陈宏领申请人:中芯国际集成电路制造(上海)有限公司