专利名称：在非易失性存储器中使用多个升压模式减少程序干扰的制作方法
技术领域：
本发明涉及非易失性存储器。
背景技水
半导体存储器用于各种电子装置中已变得日益风行。举例来说，非易失性半导体存 储器用于蜂窝式电话、数字相机、个人数字助理、移动计算装置、非移动计算装置及其 它装置中。电可擦除可编程只读存储器(EEPROM)及快闪存储器在最风行的非易失性 半导体存储器之中。与传统的全特征EEPROM相比，在快闪存储器(也是一类型的 EEPROM)的情况下，可在一个步骤中擦除整个存储器阵列的内容或存储器的一部分的 内容。
传统EEPROM与快闪存储器两者均使用位于半导体衬底中的沟道区上方且与其绝 缘的浮动栅极。浮动栅极位于源极区与漏极区之间。控制栅极提供于浮动栅极上方且与 其绝缘。如此形成的晶体管的阈值电压(Vth)受保留于浮动栅极上的电荷量的控制。 即，在接通晶体管之前必须施加到控制栅极以准许晶体管的源极与漏极之间的传导的电 压的最小量受浮动栅极上的电荷电平的控制。
某些EEPROM及快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因 此存储器元件可在两个状态(例如，擦除状态及编程状态)之间得以编程/擦除。因为每 一存储器元件可存储一个位的数据，所以此快闪存储器装置有时被称为二进制快闪存储 器装置。
多状态(还称为多级)快闪存储器装置通过识别多个相异容许/有效编程的阈值电压 范围而予以实施。每一相异阈值电压范围对应于在存储器装置中被编码的数据位的集合 的预定值。举例来说，当每一存储器元件可置于对应于四个相异阈值电压范围的四个离 散电荷带中的一者中时，所述元件可存储两个位的数据。
通常，将在编程操作期间施加到控制栅极的编程电压VpGM作为随着时间逝去而量
值增加的一连串脉冲而施加。在一种可能方法中，脉冲的量值随着每一连续脉冲而被增 加预定步长，例如，0.2到0.4 V。 VpGM可施加到快闪存储器元件的控制栅极。在编程脉 冲之间的周期中，执行验证操作。即，在连续编程脉冲之间读取正并行地编程的一群组 元件中的每一元件的编程电平以确定其是等于还是大于元件正被编程到的验证电平。对于多状态快闪存储器元件阵列来说，可对元件的每一状态执行验证步骤以确定元件是否 已达到其与数据相关联的验证电平。举例来说，能够在四个状态中存储数据的多状态存 储器元件可能需要对三个比较点执行验证操作。
此外，当编程EEPROM或快闪存储器装置(例如NAND串中的NAND快闪存储器
装置)时，通常将VpGM施加到控制栅极且使位线接地，进而使来自单元或存储器元件 (例如，存储元件)的沟道的电子注入到浮动栅极中。当电子累积于浮动栅极中时，浮 动栅极变为带负电且存储器元件的阈值电压升高，使得存储器元件被认为是处于编程状 态。可在标题为"用于非易失性存储器的源极侧自升压技术(Source Side Self Boosting Technique For Non-Volatile Memory)"的美国专利第6,859,397号及2005年2月3日公 开的标题为"对己编程存储器进行检测(Detecting Over Programmed Memory)"的美国 专利申请公开案第2005/0024939号中找到关于此编程的更多信息；所述两个专利的全文 均以引用的方式并入本文中。
然而，归因于非易失性存储元件彼此的接近，已在编程期间经历各种形式的程序干 扰。此外，预期此问题随着NAND技术的进一步扩展而恶化。当未选定的非易失性存储 元件的阈值电压归因于其它非易失性存储元件的编程而移位时，发生程序干扰。各种程 序干扰机制可限制非易失性存储装置(例如，NAND快闪存储器)的可用操作窗口。升 压技术试图通过使被抑制编程的NAND串的沟道区域升压到高电位同时将含有待编程 的存储元件的NAND串的沟道区域连接到低电位(例如，0 V)来解决此问题。然而， 给定升压模式不可最佳地解决多个故障机制。
发明内容
本发明通过提供减少程序干扰的操作非易失性存储系统的方法来解决上述及其它 问题。
在一个实施例中， 一种用于操作非易失性存储器的方法包括编程在一非易失性存储 元件集合中的存储元件，其中所述非易失性存储元件集合与许多字线通信，且所述存储 元件与选定的字线通信。所述方法进一步包括在编程期间将电压的第一集合施加到未选 定的字线及基于升压模式切换标准从将电压的第一集合施加到未选定的字线切换到将 电压的第二集合施加到未选定的字线。电压的第一集合至少部分地不同于电压的第二集 合。举例来说，所述编程可包括将脉冲串(pulse train)施加到选定的字线，其中当将所 述脉冲串中具有指定振幅的编程脉冲施加到选定的字线时，或当已将所述脉冲串中指定
数目的编程脉冲施加到选定的字线时，触发升压模式切换标准。在另一实施例中， 一种用于操作非易失性存储装置的方法包括在发生非易失性存储 元件集合中的存储元件的编程的第一编程阶段期间实施第一升压模式，及在继续所述存 储元件的编程的第二编程阶段期间实施第二升压模式。所述存储元件的阈值电压在第一 编程阶段期间从第一电平增加到第二电平且在第二编程阶段期间从第二电平增加到第 三电平。另外，第一编程阶段可包括多遍编程技术中的第一遍，且第二编程阶段可包括 多遍编程技术中的第二遍。
在一个方法中，在第一编程阶段中，将脉冲串中的脉冲的第一子集施加到所述存储 元件，且在第二编程阶段中，将所述脉冲串中的脉冲的第二子集施加到所述存储元件。
在另一方法中，在第一编程阶段中，将第一脉冲串施加到所述存储元件，且在第二 编程阶段中，将第二脉冲串施加到所述存储元件。
在另一实施例中， 一种用于操作非易失性存储装置的方法包括编程在非易失性存储 元件集合中的存储元件，其中所述非易失性存储元件集合与许多字线通信。所述编程包 括将脉冲串施加到与所述存储元件通信的选定的字线。所述方法进一步包括当将所述脉 冲串中的编程脉冲的第一子集施加到所述选定的字线时对未选定的非易失性存储元件 实施第一升压模式，及当将所述脉冲串中的编程脉冲的第二子集施加到所述选定的字线 时从对未选定的非易失性存储元件实施第一升压模式切换到对未选定的非易失性存储 元件实施第二升压模式。所述非易失性存储元件集合可提供于许多NAND串中，包括提供所述存储元件的选 定的NAND串，及未选定的NAND串，其中第一及第二升压模式将所述未选定的NAND 串的沟道升压。另外，在一个方法中，实施第一升压模式包括将沟道升压而不使在NAND 串的源极侧上的沟道的部分与在NAND串的漏极侧上的沟道的部分隔离，且实施第二升 压模式包括使在NAND串的源极侧上的沟道的部分与在NAND串的漏极侧上的沟道的 部分隔离。
图1为NAND串的俯视图。
图2为图1的NAND串的等效电路图。
图3为NAND快闪存储元件阵列的框图。
图4描绘展示升压模式决定过程的概念图。
图5描绘用于在编程期间切换升压模式的过程。
图6描绘经由多个字线而实施的自升压模式。
7图7描绘经由多个字线而实施的局部自升压模式。
图8描绘经由多个字线而实施的擦除区域自升压模式。
图9描绘经由多个字线而实施的第一修正擦除区域自升压模式。
图IO描绘经由多个字线而实施的第二修正擦除区域自升压模式。
图lla描绘经由多个字线而实施的第三修正擦除区域自升压模式。
图llb描绘经由多个字线而实施的第四修正擦除区域自升压模式。
图llc描绘经由多个字线而实施的第五修正擦除区域自升压模式。
图12描绘展示如何通过设定位线抑制电压而实现粗略及精细编程的时间线。
图13描绘展示编程及擦除区域的未选定的NAND串的横截面图。
图14为NAND快闪存储元件阵列的框图。
图15为使用单行/列解码器及读取/写入电路的非易失性存储器系统的框图。 图16为使用双行/列解码器及读取/写入电路的非易失性存储器系统的框图。 图17为描绘感测块的一个实施例的框图。
图18说明针对全位线存储器架构或针对奇偶存储器架构而将存储器阵列组织成块 的实例。
图19描绘阈值电压分布的实例集合。 图20描绘阈值电压分布的实例集合。
图21a到图21c展示各种阈值电压分布并描述用于编程非易失性存储器的过程。 图21d描述粗略/精细编程过程。
图22为描述用于编程非易失性存储器的过程的一个实施例的流程图。
图23描绘在编程期间施加到非易失性存储元件的控制栅极的实例脉冲串，及在脉 冲串期间发生的升压模式切换。
图24描绘在编程期间施加到非易失性存储元件的控制栅极的实例脉冲串，及在脉 冲串之间发生的升压模式切换。
具体实施例方式
本发明提供减少程序干扰的非易失性存储系统及方法。
适用于实施本发明的存储器系统的一个实例使用NAND快闪存储器结构，所述结构 包括在两个选择栅极之间串联布置多个晶体管。所述串联晶体管及所述选择栅极被称为 NAND串。图1为展示一个NAND串的俯视图。图2为其等效电路。图1及图2中所 描绘的NAND串包括串联的且夹于第一选择栅极120与第二选择栅极122之间的四个晶体管100、 102、 104及106。选择栅极120选通NAND串到位线126的连接。选择栅极 122选通NAND串到源极线128的连接。通过将适当电压施加到控制栅极120CG而控 制选择栅极120。通过将适当电压施加到控制栅极122CG而控制选择栅极122。晶体管 100、 102、 104及106中的每一者具有控制栅极及浮动栅极。晶体管100具有控制栅极 100CG及浮动栅极IOOFG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体 管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮 动栅极106FG。控制栅极100CG连接到(或是)字线WL3，控制栅极102CG连接到字 线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WLO。在 一个实施例中，晶体管100、 102、 104及106为各存储元件，还被称为存储器单元。在 其它实施例中，存储元件可包括多个晶体管或可不同于图l及图2中所描绘的存储器元 件。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图3为描绘三个NAND串的电路图。使用NAND结构的快闪存储器系统的典型架 构将包括若干NAND串。举例来说，在具有更多NAND串的存储器阵列中展示三个 NAND串320、 340及360。所述NAND串中的每一者包括两个选择栅极及四个存储元 件。虽然为简单起见而说明四个存储元件，但现代NAND串可具有高达(例如)三十二 个或六十四个存储元件。
举例来说，NAND串320包括选择栅极322及327以及存储元件323到326， NAND 串340包括选择栅极342及347以及存储元件343到346， NAND串360包括选择栅极 362及367以及存储元件363到366。每一 NAND串通过其选择栅极(例如，选择栅极 327、 347或367)而连接到源极线。使用选择线SGS来控制源极侧选择栅极。各个NAND 串320、 340及360通过选择栅极322、 342、 362等中的选择晶体管而连接到相应位线 321、 341及361。这些选择晶体管由漏极选择线SGD控制。在其它实施例中，选择线 在NAND串中未必为共用的。即，可对不同NAND串提供不同选择线。字线WL3连接 到存储元件323、 343及363的控制栅极。字线WL2连接到存储元件324、 344及364 的控制栅极。字线WL1连接到存储元件325、 345及365的控制栅极。字线WLO连接 到存储元件326、 346及366的控制栅极。如可看出，每一位线及相应NAND串包含存 储元件的阵列或集合的列。字线(WL3、 WL2、 WL1及WLO)包含所述阵列或集合的 行。每一字线连接行中的每一存储元件的控制栅极。或，控制栅极可由字线自身提供。 举例来说，字线WL2为存储元件324、 344及364提供控制栅极。实际上，在字线上可 存在上千个存储元件。
每一存储元件可存储数据。举例来说，当存储一个位的数字数据时，将存储元件的可能阈值电压(VTH)的范围分成两个范围，对两个范围指派逻辑数据"1"及"0"。在 NAND型快闪存储器的一个实例中，VTH在擦除存储元件之后为负，且被定义为逻辑"1"。
VTH在编程操作之后为正且被定义为逻辑"0"。当VTH为负且试图进行读取时，存储元 件将接通以指示正存储逻辑"1"。当VTH为正且试图进行读取操作时，存储元件将不接 通，此指示存储逻辑"0"。存储元件还可存储多个级的信息，例如，多个位的数字数据。
在此状况下，将VTH值的范围分成所述数目的数据级。举例来说，如果存储四个级的信
息，则将存在四个Vth范国，对其指派数据值"11"、 "10"、 "01"及"00"。在NAND 型存储器的一个实例中，VTH在擦除操作之后为负且被定义为"11"。正Vra值用于状态 "10"、 "01"及"00"。编程到存储元件中的数据与元件的阈值电压范围之间的特定关系 取决于对存储元件采用的数据编码方案。举例来说，美国专利第6,222,762号及美国专 利申请公开案第2004/0255090号描述用于多状态快闪存储元件的各种数据编码方案，所 述两个专利的全文均以引用的方式并入本文中。
NAND型快闪存储器及其操作的相关实例提供于美国专利第5,386,422号、第 5,522,580号、第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号及第 6,522,580号中，其中的每一者以引用的方式并入本文中。
当编程快闪存储元件时，将编程电压施加到所述存储元件的控制栅极且将与所述存 储元件相关联的位线接地。来自沟道的电子被注入浮动栅极中。当电子在浮动栅极中累 积时，浮动栅极变为带负电且存储元件的Vth上升。为了将编程电压施加到正被编程的 存储元件的控制栅极，将所述编程电压施加于适当的字线上。如上所述，所述NAND串 中的每一者中的一个存储元件共享同一字线。举例来说，当编程图3的存储元件324时， 编程电压也将被施加到存储元件344及364的控制栅极。
然而，在编程其它NAND串期间，在经抑制的NAND串处可能发生程序干扰，且 有时在经编程的NAND串自身处发生程序干扰。举例来说，如果NAND串320被抑制 (例如，其为不含有当前正编程的存储元件的未选定的NAND串)且NAND串340正被 编程(例如，其为含有当前正编程的存储元件的选定的NAND串)，则在NAND串320 处可能发生程序干扰。举例来说，如果通过电压VpAss较低，则不会将经抑制的NAND 串的沟道良好地升压，且可无意地编程未选定的NAND串的选定的字线。在另一种可能 情况下，所升压的电压可由栅极引发漏极泄漏(GIDL)或其它泄漏机制降低，进而导致 相同问题。其它效应(例如，归因于存储元件之间的电容性耦合的经编程的存储元件中 所存储的电荷的移位)也可为有问题的。
图4描绘展示升压模式决定过程的概念图。如开头所提及，程序干扰仍然为非易失性存储系统的显著问题。当未选定的非易失性存储元件的阈值电压归因于其它非易失性 存储元件的编程而移位时，发生程序干扰。可在先前编程的存储元件以及尚未编程的经 擦除的存储元件上发生程序干扰。各种程序干扰机制可限制非易失性存储装置(例如， NAND快闪存储器)的可用操作窗口。举例来说，升压技术试图通过将经抑制的NAND 串的沟道区域升压到高电位而将含有待编程的存储元件的NAND串的沟道区域连接到 低电位(例如，0 V)来解决此问题。然而，给定升压模式无法最佳地解决多种故障机 制。即，给定升压模式可有效地解决特定程序干扰故障机制但在解决其它故障机制时可 能为低效的。通常，对升压模式进行折衷或优化以给出最好操作窗口。此处，建议在编 程期间使用不同升压模式以更好地优化升压。举例来说，在一个方法中，在初始编程期 间使用一个升压模式且在编程单个页或字线接近结束时使用第二升压模式以改进总裕 度(margin)来抵抗程序干扰。
可使用各种标准来决定使用哪一升压模式，及何时从一个升压模式切换到另一升压 模式。作为实例，可由升压模式决定过程(框415)来选择在框400、 405及410处指示 的三个不同升压模式。升压模式包括(例如)在下文进一步论述的自升压(SB)、局部 自升压(LSB)、擦除区域自升压(EASB)及修正擦除区域自升压(REASB)。 一旦作 出决定，(例如)通过将对应于选定的升压模式的电压集合施加到未选定的字线来应用 选定的升压模式(框420)。举例来说，可由升压模式切换决定过程(框415)使用一个 或一个以上升压模式切换标准(框425)。这些标准可包括编程脉冲数目(框430)、编 程脉冲振幅(框435)、编程遍号(框440)、选定的字线的位置(框445)、粗略/精细编 程模式状态(框450)、存储元件是否达到编程条件(框455)，及由存储器装置经历的 编程循环的数目(框460)。
编程遍号可指示(例如)多遍编程过程中的第一遍还是第二遍在进行中。关于存储 元件是否达到编程条件的标准可(例如)通过检测一群组存储元件(例如，块或阵列) 中的第一存储元件或存储元件的部分何时达到验证条件来实施。在达到验证条件时，可 发生到不同升压模式的切换。关于由存储器装置经历的编程循环的数目的标准可(例如) 通过追踪编程循环的数目及以此为基础来调整切换点而实施。举例来说，如果在脉冲串 期间出现切换点，则在存储器装置已经历相对较多的循环之后，在脉冲串中可相对较快 地出现所述切换点，因为存储元件在经受额外编程循环时倾向于较快地编程。在下文中 更详细地描述升压模式切换标准。
图5描绘用于在编程期间切换升压模式的过程。可根据流程图来进一步理解上文所 呈现的概念图。在步骤500处，编程开始，且在步骤510处，应用第一升压模式。在决定步骤520处，如果满足切换标准，则切换到第二升压模式(步骤530)且编程继续(步 骤540)直到其完成(步骤550)为止。如果在决定步骤520处不满足切换标准，则继 续应用第一升压模式且编程继续(步骤525)。通常，通过配置存储器装置的一个或一个 以上控制电路以将适当电压施加到与存储元件集合通信的字线而实施升压模式。
切换升压模式的决定可基于许多因素。通常，需要实施对于当前编程方案以及存储 元件及NAND串的当前条件来说为最佳的升压模式。例如，非EASB升压模式(例如， SB或LSB)对于初始编程脉冲(在VpGM较低时)可相对较有效，而EASB升压模式(包 括REASB)对于较高编程脉冲(在VpGM较高时)可相对较有效。在此状况下，可基于 VpcM的振幅而作出从非EASB模式到EASB模式的切换。另外，除编程脉冲振幅之外， 故障模式可对许多编程脉冲作出响应。在此状况下，可基于编程脉冲的数目(其通常又 与VpGM相关)来作出从非EASB模式到EASB模式的切换。此外，某些升压模式可较 有利地基于选定的字线在其它字线中的位置。通常，取决于给定非易失性存储装置的特 性，可使用产生可接受的较低故障率的多个升压模式来界定操作窗口。
图6描绘经由多个字线而实施的自升压模式。如所提及，已开发各种类型的升压模 式以对抗程序干扰。在存储元件于选定的字线上的编程期间，通过将电压集合施加到与 当前未编程的存储元件通信的未选定的字线来实施升压模式。正被编程的存储元件与选 定的NAND串相关联，而其它存储元件与未选定的NAND串相关联。程序干扰通常涉 及未选定的NAND串中的存储元件，但还可因在相同NAND串中的其它存储元件而发 生。
在一个方法中，自升压模式由与布置于NAND串中的存储元件集合通信的实例字线 描绘600。在此实例中，存在标注为WLO到WL7的八个字线(例如，控制线)、标注为 SGS的源极侧选择栅极控制线及标注为SGD的漏极侧选择栅极控制线。还描绘施加到 所述控制线的电压集合。作为说明，将WL4指定为选定的字线。从NAND串的源极侧 到漏极侧，编程通常每次前进一个字线。所施加的电压包括VSGS，其施加到源极侧选 择栅极控制线SGS;通过电压VPASS,其施加到未选定的字线WLO到WL3及WL5到 WL7中的每一者；编程电压VpGM,其施加到选定的字线WL4;及Vsgd，其经由漏极侧 选择栅极控制线SGD来施加。通常，VsGs为OV，使得源极侧选择栅极关闭。VsGD为 约2.5V，使得归因于对应低位线电压VBL(例如，0到IV)的施加，针对选定的NAND 串，漏极侧选择栅极开启。归因于对应较高VBL (例如1.5到3V)的施加，针对未选定 的NAND串，漏极侧选择栅极关闭。
另外，VpAss可为约7到IOV，且VpGM可在约12到20V间变化。在一个编程方案中，将编程电压的脉冲串施加到选定的字线。也参见图23及图24。所述脉冲串中的每 一连续编程脉冲的振幅以阶梯方式增加，通常每一脉冲增加约0.3到0.5V。另外，可在 编程脉冲之间施加验证脉冲以验证选定的存储元件是否已达到目标编程条件。还请注 意，每一个别编程脉冲可具有固定振幅，或可具有变化振幅。举例来说， 一些编程方案 施加振幅以斜坡或阶梯方式变化的脉冲。可使用任一类型的编程脉冲。
在WL4为编程字线且编程从每一 NAND串的源极侧到漏极侧前进的情况下，在正 编程WL4上的存储元件时，已编程与WLO到WL3相关联的存储元件，且将擦除与WL5 到WL7相关联的存储元件。未选定的字线上的通过电压耦合到与未选定的NAND串相 关联的沟道，使在沟道中存在一电压，所述电压倾向于通过降低存储元件的隧穿氧化物 上的电压来减少程序干扰。
图7描绘经由多个字线而实施的局部自升压(LSB)模式。在一个方法中，局部自 升压模式由与布置于NAND串中的存储元件集合通信的实例字线描绘700。局部自升压 与图6的自升压模式的不同之处在于邻近于选定字线的字线接收0 V的隔离电压VIS0 或接近OV的另一电压而非VPASS。剩余的未选定的字线处于VpAss。局部自升压试图通 过使先前编程的存储元件的沟道与正被抑制的存储元件的沟道隔离来减少程序干扰。虽
然LSB模式对于较低值的VpGM来说为有效的，但LSB模式的缺点在于当Vpgm狡高
时，在选定的字线下方经升压的沟道的电压可为非常高，因为沟道的所述部分与在未选
定的字线下方的其它沟道区域隔离。因此，升压电压主要由较高编程电压VpGM确定。
归因于较高升压，在偏压到0 V的字线附近，可发生带到带隧穿或栅极引发漏极泄漏 (GIDL)。可通过使用下文论述的擦除区域自升压(EASB)或修正EASB (REASB)模 式将沟道升压量限制于较低值。
图8描绘经由多个字线而实施的擦除区域自升压模式。在一个方法中，EASB模式 由与布置于NAND串中的存储元件集合通信的实例字线描绘800。 EASB类似于LSB， 不同之处在于仅源极侧相邻字线WL3处于隔离电压，VISO=OV，使得未选定的NAND 串的源极及漏极侧上的经升压的沟道隔离。选定的字线下方的沟道区域与选定的存储元 件的漏极侧处的沟道区域被连接，使得沟道升压主要由施加到未选定的字线的Vpass替 代VpGM来确定。还参见图13。漏极侧相邻字线WL5处于VPASS。如果VpAss过低，则
在沟道中升压将不足以防止程序干扰。然而，如果VpAss过高，则可编程选定的NAND 串中的未选定的字线(其中位线上为OV)，或可发生归因于GIDL的程序干扰。
图9描绘经由多个字线而实施的第一修正擦除区域自升压模式。在一个方法中，第 一REASB模式由与布置于NAND串中的存储元件集合通信的实例字线描绘900。REASB类似于EASB但将较小隔离电压Vbo(例如，2.5 V)施加到邻近隔离字线(例如，WL3)。
图10描绘经由多个字线而实施的第二修正擦除区域自升压模式。在一个方法中， 第二 REASB模式由与布置于NAND串中的存储元件集合通信的实例字线描绘1000。在 此状况下，将Viso施加到在选定的字线WL4的源极侧上的多个字线，例如，WL2及 WL3。可使用相同Vbo或不同V,so值。举例来说，Vuo可以渐进方式减小，例如，从 WL3上的4 V减小到WL2上的2.5 V。还可使用各种其它方法。举例来说，可将VISO 施加于三个邻近字线(例如，WL1到WL3)上，在此状况下，最末字线(WL1)接收 最低的Vbo,且WL2及WL3接收共用Viso。
图lla描绘经由多个字线而实施的第三修正擦除区域自升压模式。在一个方法中， 第三REASB模式由与布置于NAND串中的存储元件集合通信的实例字线描绘1100。在
此状况下，当VpcjM具有相对较低的值(由VPGM-u)w表示)时，将相对较低的通过电压
(由VPASS—u)w表示)施加到末端字线(例如，WL0及WL7)中的一者或两者，而将通 常、较高的VpAss施加到其它未选定的字线。举例来说，如果Vpgm在12到20 V间变化， 则Vp(jM-Low可表示12到16 V的范围。此升压模式可解决影响末端字线的程序干扰机
制。特定来说，如果将具有相同值的VpASS施加到所有未选定的字线(包括末端字线)，
则归因于将电子注入到与末端字线相关联的存储元件中的缓慢速率，在选择栅极上可发 生泄漏或GIDL。所描绘的升压模式可解决此问题。
另夕卜，当VpGM在较咼范围(由VpGM-high 表示)中时，例如，在16到20V的范围 中时，如图llb中所描绘，可使末端字线上的通过电压升高返回到其它未选定的字线的 电平，例如，到VPASS。或，可使末端字线的通过电压升高到中间电平VPASS-INT,所述 中间电平小于VpASS但大于Vpass-low。
图llb描绘经由多个字线而实施的第四修正擦除区域自升压模式。在一个方法中，
第四REASB模式由与布置于NAND串中的存储元件集合通信的实例字线描绘1150。此
处，当选定的字线WL4上的VpGM在值的较高范围(由VpGM-fflGH表示)中时，使末端
字线(WL0及WL7)上的通过电压升高返回到其它未选定的字线的电平，例如，到VPASS。 另外，可基于选定的字线的位置来实施不同升压模式。举例来说，当在脉冲串期间
发生升压模式切换时，可在脉冲串中的基于选定的字线的相对位置的位置处发生切换。
在一个方法中，当选定的字线的位置相对较接近于未选定的NAND串的漏极侧时，在脉
冲串中相对较迟地发生从SB或LSB到EASB或REASB的切换。
图llc描绘经由多个字线而实施的第五修正擦除区域自升压模式。在一个方法中，
第五REASB模式由与布置于NAND串中的存储元件集合通信的实例字线描绘1170。此升压模式类似于图lla的升压模式，但当VpcM在较低范围(由Vpcjm-low表示)中时，
对未选定的字线中的每一者使用较低VPASS (VPASS-L0W)。当VpGM达到较高范围(由 VPGM—HKJH表示)时，此模式之后可为图llb的升压模式。还可使用各种其它组合。举例 来说，除末端字线外的未选定的字线的VpASS可高于末端字线的VPASS，而与VpcM无关。 另外，可存在触发升压模式的改变的两个以上的VpcM范围。
图12描绘展示如何通过设定位线抑制电压来实现粗略及精细编程的吋间线。如所
提及，可基于粗略/精细模式编程状态而发生升压模式的切换。粗略/精细编程允许存储
元件的阈值电压(vTH)首先在粗略编程期间较快地且接着在精细编程期间较慢地增加
到所要电平。为此，针对给定编程状态，可分别使用较低验证电平v^及较高验证电平
VH。具体来说，当电压阈值低于V^时发生粗略编程，而当电压阈值在V^与VH之间时
发生精细编程。粗略/精细编程可为经编程的存储元件提供紧密的电压分布。还参见图
21d。
曲线1200指示存储元件的VTH随着时间的改变，而曲线1250指示施加到与所述存
储元件相关联的位线的位线电压(Vbl)。可通过提供位线抑制电压VpARTUL!NH!b!T来使 存储元件的编程减慢，此抵制所施加的编程电压脉冲的效应。当Vra超过Vh吋，将VFUIX JNfflWT施加到位线以将所述存储元件置于抑制模式下，在抑制模式下，存储元件被锁定 以防进一步编程及验证。不同Vl及VH值可与多状态存储元件的不同状态(例如，状态
A、 B及C)相关联以允许不同状态的粗略/精细编程。抑制电压使编程减慢且从而允许 较精确地控制编程电压阈值电平。在一个方法中，VPARTIALINHIBIT (通常为0.5到l.OV) 减少跨越氧化物的电场且在编程期间传递到NAND串。此情形要求选择栅极电压足够高 以传递此电压，通常为2.5V。此外，VpcM脉冲串中减少的步长也可用于提供精细编程 模式。此可在位线上具有或不具有抑制电压的情况下进行。
因此，在一个方法中，当将编程脉冲的单个脉冲串施加到选定的字线时，可通过在 确定某数目的存储元件(例如， 一个或一个以上)已达到较低验证电平时从粗略编程模 式切换到精细编程模式来使用粗略/精细编程。另外，在多遍编程方案中可使用粗略/精 细编程，其中在第一遍中，使用粗略编程而将存储元件编程到接近于最终编程条件的临 时编程条件，且在第二遍中，使用精细编程而将存储元件从临时编程条件编程到最终编
程条件。多遍编程还可使用不同VpGM范围。举例来说，VpGM范围可(例如)从使用粗
略编程时在第一遍中的12到20V减少到使用精细编程时在第二遍中的14到20V。
图13描绘展示在EASB (例如，图8中所描绘)或REASB (例如，图9中所描绘) 的情况下编程区域及擦除区域的未选定的NAND串的横截面图。所述视图为简化的且未按比例绘制。NAND串1300包括形成于衬底1390上的源极侧选择栅极1306、漏极侧选 择栅极1324及八个存储元件1308、 1310、 1312、 1314、 1316、 1318、 1320及1322。所 述组件可形成于衬底的p阱区上的n阱区上。除具有电位Vdd的位线1326 (位线)夕卜，
提供具有电位VsouRCE的源极供应线1304。在编程期间，将VpcjM提供于选定的字线(在
此状况下，WL4)上，所述字线与存储元件1316相关联。另外，记住，存储元件的控 制栅极可作为字线的一部分而提供。举例来说，WLO、 WL1、 WL2、 WL3、 WL4、 WL5、 WL6及WL7可分别经由存储元件1308、 1310、 1312、 1314、 1316、 1318、 1320及1322 的控制栅极而延伸。将VBo施加到选定的字线的源极侧字线(WL3，被称为隔离字线)。 将Vpass施加到与NAND串1300相关联的剩余字线。将VsGs施加到选择栅极1306，且 将V犯d施加到选择栅极1324。
假定沿着NAND串1300的存储元件的编程自存储元件1308前进到存储元件1322， 当正编程其它NAND串中与WL4相关联的存储元件时，存储元件1308到1314将已被 编程，且存储元件1318到1322将尚未编程。注意，当抑制NAND串1300时，存储元 件1316未被编程。因此，取决于编程模式，存储元件1308到1314中的所有或一些将 具有编程到且存储于其相应浮动栅极中的电子，且可擦除或部分地编程存储元件1318 到1322。举例来说，在两步编程技术中的第一步中可能在先前已编程存储元件1318到 1322。
另外，在EASB或REASB升压模式的情况下，将足够低的隔离电压V^o施加到选 定的字线的源极侧相邻者以使衬底中的编程及擦除沟道区域隔离。即，在未选定的 NAND串的源极侧或编程侧上的衬底的沟道的一部分(例如，区域1350)与在未选定的 NAND串的漏极侧或未编程侧上的沟道的一部分(例如，区域1360)隔离。通过将Vpass 施加于WLO到WL2上而将沟道区域1350升压，而通过将VPGM施加于WL4上及将VPASS 施加于WL5到WL7上而将沟道区域1360升压。因为VPGM占优势，所以擦除区域1360 将经历比编程区域1350相对较高的升压。
图14说明NAND存储元件的阵列1400的实例，例如图1及图2所示的阵列。沿着 每一列，位线1406耦合到NAND串1450的漏极选择栅极的漏极端子1426。沿着NAND 串的每一行，源极线1404可连接NAND串的源极选择栅极的所有源极端子1428。在美 国专利第5,570,315号；第5，774，397号；及第6,046,935号中会找到NAND架构阵列及 其作为存储器系统的部分的操作的实例。
将存储元件阵列分成大量存储元件块。如对于快闪EEPROM系统来说为共同的， 块为擦除的单位。即，每一块含有被一起擦除的最小数目的存储元件。通常将每一块分成许多页。页为编程单位。在一个实施例中，个别页可被分为区段且所述区段可含有随 着基本编程操作而一次写入的最少数目的存储元件。通常将一个或一个以上页的数据存 储于一行存储元件中。页可存储一个或一个以上扇区。扇区包括用户数据及开销数据。 开销数据通常包括从扇区的用户数据计算出的错误校正码(ECC)。控制器(下文描述) 的一部分在将数据编程到阵列中时计算ECC,且还在从阵列读取数据时检查ECC。或者， 将ECC及/或其它开销数据存储于与其所属的用户数据不同的页或甚至不同的块中。
一扇区的用户数据通常为512个字节，此对应于磁盘驱动器中的扇区的大小。开销 数据通常为额外的16到20个字节。大量页形成包括从8个页(例如)直到32、 64、 128 或更多页的块。在一些实施例中， 一行NAND串包含块。
在一个实施例中，通过使p阱升高到擦除电压(例如，20V)持续足够的时间周期 及在源极线及位线为浮动时使选定块的字线接地来擦除存储器存储元件。归因于电容性 耦合，未选定的字线、位线、选择线及c-源极也升高到所述擦除电压的大部分。因此将 强电场施加到选定的存储元件的隧穿氧化物层，且在通常通过福勒诺德海姆 (Fowler-Nordheim)隧穿机制将浮动栅极的电子发射到衬底侧时擦除选定的存储元件的 数据。在电子从浮动栅极转移到p阱区时，选定的存储元件的阈值电压降低。可对整个 存储器阵列、单独块或存储元件的另一单位执行擦除。
图15为使用单行/列解码器及读取/写入电路的非易失性存储器系统的框图。所述图 说明根据本发明的一个实施例的具有用于并行地读取及编程一页的存储元件的读取/写 入电路的存储器装置1596。存储器装置1596可包括一个或一个以上存储器裸片1598。 存储器裸片1598包括存储元件的两维阵列1400、控制电路1510及读取/写入电路1565。 在一些实施例中，所述存储元件阵列可为三维的。可经由行解码器1530由字线及经由 列解码器1560由位线来对存储器阵列1400寻址。读取/写入电路1565包括多个感测块 1500且允许并行地读取或编程一页的存储元件。通常，控制器1550包括于与所述一个 或一个以上存储器裸片1598相同的存储器装置1596 (例如，可装卸存储卡)中。在主 机与控制器1550之间经由线1520来传送命令及数据，且在控制器与所述一个或一个以 上存储器裸片1598之间经由线1518来传送命令及数据。
控制电路1510与读取/写入电路1565协作以对存储器阵列1400执行存储器操作。 控制电路1510包括状态机1512、芯片上地址解码器1514及功率控制模块1516。状态 机1512提供对存储器操作的芯片级控制。芯片上地址解码器1514在由主机或存储器控 制器使用的地址与由解码器1530及1560使用的硬件地址之间提供地址接口。功率控制 模块1516控制在存储器操作期间供应到字线及位线的功率及电压。在某些实施方案中，可组合图15的组件中的某些组件。在各种设计中，可将除存 储元件阵列1400外的组件中的一者或一者以上(单独或组合)视为管理电路。举例来 说， 一个或一个以上管理电路可包括控制电路1510、状态机1512、解码器1514/1560、 功率控制1516、感测块1500、读取/写入电路1565、控制器1550等中的任一者或组合。
图16为使用双行/列解码器及读取/写入电路的非易失性存储器系统的框图。此处， 提供图15中所示的存储器装置1596的另一布置。以对称方式在阵列的相对侧上实施由 各种外围电路对存储器阵列1400的存取，以使得每一侧上的存取线及电路的密度减少 一半。因此，行解码器被分成行解码器1530A及1530B，且列解码器被分成列解码器 1560A及1560B。类似地，读取/写入电路被分成从阵列1400的底部连接到位线的读取/ 写入电路1565A及从阵列1400的顶部连接到位线的读取/写入电路1565B。以此方式， 读取/写入模块的密度基本上减少一半。如上文针对图15的装置所描述，图16中的装置 还可包括控制器。
图17为描绘感测块的一个实施例的框图。将个别感测块1500分割成核心部分(被 称为感测模块1580)及共用部分1590。在一个实施例中，针对每一位线将存在单独感 测模块1580,且针对多个感测模块1580的集合将存在共用部分1590。在一个实例中， 感测块将包括一个共用部分1590及八个感测模块1580。群组中的感测模块中的每一者 将经由数据总线1572而与相关联的共用部分通信。关于更多细节请参考于2006年6月 29日公布的标题为"具有对感测放大器的聚合的共享处理的非易失性存储器及方法 (Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers)"的美国专利申请公开案第2006/0140007号，且所述申请公开案的全文以引 用的方式并入本文中。
感测模块1580包含确定所连接的位线中的传导电流是高于还是低于预定阈值电平 的感测电路1570。感测模块1580还包括用于对所连接的位线设定电压条件的位线锁存 器1582。举例来说，位线锁存器1582中所锁存的预定状态将导致所连接的位线被拉向 指定编程抑制的状态(例如，Vdd)。
共用部分1590包含处理器1592、数据锁存器集合1594及耦合于所述数据锁存器集 合1594与数据总线1520之间的1/0接口 1596。处理器1592执行计算。举例来说，其 功能中的一者为确定存储于所感测的存储元件中的数据且将所确定的数据存储于所述 数据锁存器集合中。所述数据锁存器集合1594用于存储在读取操作期间由处理器1592 确定的数据位。其还用于存储在编程操作期间从数据总线1520引入的数据位。所引入 的数据位表示想要编程到存储器中的写入数据。！/0接口 1596在数据锁存器1594与数据总线1520之间提供接口。
在读取或感测期间，系统的操作受状态机1512控制，状态机1512控制不同控制栅 极电压到所寻址的存储元件的供应。在其步进通过对应于由存储器支持的各种存储器状 态的各种预定控制栅极电压时，感测模块1580可在这些电压中的一者处跳脱，且输出 将经由总线1572而从感测模块1580提供到处理器1592。此时，处理器1592通过考虑 感测模块的跳脱事件(tripping event)及经由输入线1593来自状态机的关于所施加的控 制栅极电压的信息来确定所得存储器状态。接着其针对存储器状态而计算二进制编码且 将所得数据位存储到数据锁存器1594中。在核心部分的另一实施例中，位线锁存器1582 服务于双重职责，既用作用于锁存感测模块1580的输出的锁存器且还用作如上所述的 位线锁存器。
预期一些实施方案将包括多个处理器1592。在一个实施例中，每一处理器1592将 包括输出线(未描绘于图7中)，使得输出线中的每一者共同被连线或(wired-OR)连 接。在一些实施例中，在将输出线连接到连线或线(wired-ORline)之前将输出线反相。 此配置允许在编程验证过程期间快速地确定何时完成编程过程，因为接收连线或的状态 机可确定何时正被编程的所有位达到所要电平。举例来说，当每一位已达到其所要电平 时，所述位的逻辑零将被发送到连线或线(或数据一被反相)。当所有位输出数据O (或 经反相的数据一)时，既而状态机知道终止编程过程。因为每一处理器与八个感测模块 通信，所以状态机需要读取连线或线八次，或逻辑被添加到处理器1592以累积相关联 的位线的结果，使得状态机仅需要读取连线或线一次。类似地，通过正确地选择逻辑电 平，全局状态机可检测何时第一位改变其状态且因此改变算法。
在编程或验证期间，将来自数据总线1520的待编程的数据存储于所述数据锁存器 集合1594中。在状态机的控制下，编程操作包含施加到所寻址的存储元件的控制栅极 的一连串编程电压脉冲。每一编程脉冲之后为回读(验证)以确定存储元件是否己编程 到所要存储器状态。处理器1592相对于所要存储器状态而监视回读的存储器状态。当 两者达成一致时，处理器1592设定位线锁存器1582以使位线被拉向指定编程抑制的状 态。此情形抑制耦合到位线的存储元件免受进一步编程，即使编程脉冲出现于其控制栅 极上也是如此。在其它实施例中，处理器最初加载位线锁存器1582，且感测电路在验证 过程期间将其设定到抑制值。
数据锁存器堆栈1594含有对应于感测模块的数据锁存器的堆栈。在一个实施例中， 每一感测模块1580存在三个数据锁存器。在一些实施方案中(但并非必需)，将数据锁 存器实施为移位寄存器，使得存储于其中的并行数据被转换到用于数据总线1520的串行数据，且反之亦然。在优选实施例中，可将对应于m个存储元件的读取/写入块的所 有数据锁存器链接在一起以形成块移位寄存器，使得可通过串行传送来输入或输出数据 的块。具体来说，调适所述组r个读取/写入模块，以使得其数据锁存器的集合中的每一 者将数据顺序地移进或移出数据总线，如同其是用于整个读取/写入块的移位寄存器的部 分一样。
可在以下各者中找到关于非易失性存储装置的各种实施例的结构及/或操作的额外 信息(1)于2004年3月25日公布的美国专利申请公开案第2004/0057287号，"源极 线偏置错误减少的非易失性存储器及方法(Non-Volatile Memory And Method W池 Reduced Source Line Bias Errors)"; (2)于2004年6月IO日公布的美国专利申请公开 案第2004/0109357号，"具有改进感测的非易失性存储器及方法(Non-Volatile Memory And Method with Improved Sensing)"; (3)于2004年12月16日申请的美国专利申请案 第11/015,199号，标题为"用于低电压操作的改进的存储器感测电路及方法(Improved Memory Sensing Circuit And Method For Low Voltage Operation)"; (4)于2005年4月5 日申请的美国专利申请案第11/099,133号，标题为"补偿非易失性存储器的读取操作期 间的耦合(Compensating for Coupling During Read Operations of Non-Volatile Memory)"; 及(5)于2005年12月28日申请的美国专利申请案第11/321,953号，标题为"非易失 性存储器的参考感测放大器(Reference Sense Amplifier For Non-Volatile Memory)"。刚 在上文列出的所有五个专利文献的全文以引用的方式并入本文中。
图18说明针对全位线存储器架构或针对奇偶存储器架构而将存储器阵列组织成块 的实例。描述存储元件阵列1400的例示性结构。作为一实例，描述分割成1,024个块的 NAND快闪EEPROM。可同时擦除存储于每一块中的数据。在一个实施例中，块为同时 被擦除的存储元件的最小单位。在每一块中，在此实例中，存在对应于位线BL0、 BL1......BL8511的8，512个列。在被称为全位线(ABL)架构(架构1810)的一个实施
例中，在读取及编程操作期间可同时选择块的所有位线。可同时编程沿着共用字线且连 接到任一位线的存储元件。
在所提供的实例中，四个存储元件串联地连接以形成NAND串。虽然展示四个存储 元件被包括于每一 NAND串中，但可使用多于或少于四个(例如，16、 32、 64或另一 数目)。所述NAND串的一个端子经由漏极选择栅极(连接到选择栅极漏极线SGD)而 连接到对应位线，且另一端子经由源极选择栅极(连接到选择栅极源极线SGS)连接到 c-源极。
在被称为奇偶架构(架构1800)的另一实施例中，将位线分成偶数位线(BLe)及奇数位线(BLo)。在奇/偶位线架构中，在一时间编程沿着共用字线且连接到奇数位线 的存储元件，而在另一时间编程沿着共用字线且连接到偶数位线的存储元件。可同时将 数据编程到不同块中且从不同块读取数据。在此实例中，在每一块中存在8,512个列， 其被分成偶数列及奇数列。在此实例中，展示四个存储元件被串联连接以形成NAND串。 虽然展示四个存储元件被包括于每一 NAND串中，但可使用多于或少于四个的存储元 件。
在读取及编程操作的一个配置期间，同时选择4,256个存储元件。所选的存储元件 具有相同字线及相同种类的位线(例如，偶数或奇数)。因此，可同时读取或编程形成 逻辑页的532个字节的数据，且存储器的一个块可存储至少八个逻辑页(四个字线，每 一者具有奇数页及偶数页)。对于多状态存储元件来说，当每一存储元件存储两个位的 数据时(其中，这两个位中的每一者存储于不同页中)， 一个块存储十六个逻辑页。还 可使用其它大小的块及页。
对于ABL架构或奇偶架构来说，可通过使p阱升高到擦除电压(例如，20 V)且 使选定的块的字线接地来擦除存储元件。源极线及位线是浮动的。可对整个存储器阵列、 单独块或为存储器装置的一部分的存储元件的另一单位执行擦除。电子从存储元件的浮
动栅极转移到P阱区，使得存储元件的vth变为负的。
在读取及验证操作中，选择栅极(SGD及SGS)连接到在2.5 V到4.5 V的范围中 的电压，且未选定的字线(例如，当WL2为选定的字线时为WL0、 WL1及WL3)升高 到读取通过电压vread (通常为在4.5 v到6 v的范围中的电压)以使晶体管作为通过 栅极而操作。选定的字线WL2连接到电压，针对每一读取及验证操作而指定所述电压
的电平以便确定相关存储元件的vth是高于还是低于此电平。举例来说，在两级存储元
件的读取操作中，选定的字线WL2可为接地的，使得检测Vth是否高于0 V。举例来说， 在两级存储元件的验证操作中，选定的字线WL2连接到0.8V，使得验证vth是否己达 到至少0.8V。源极及p阱为OV。选定的位线(假定为偶数位线(BLe))预充电到(例 如)0.7V的电平。如果vth高于字线上的读取或验证电平，则与所关注存储元件相关联 的位线(BLe)的电位电平由于非传导存储元件而维持高电平。另一方面，如果Vth低 于读取或验证电平，则相关位线(BLe)的电位电平减小到低电平(例如，小于0.5V)， 因为传导存储元件使位线放电。存储元件的状态可因此由连接到位线的电压比较器感测 放大器检测。
根据此项技术中已知的技术来执行上述擦除、读取及验证操作。因此，所解释的细 节中的许多细节可由所属领域的技术人员改变。还可使用此项技术中已知的其它擦除、读取及验证技术。
图19描绘阈值电压分布的实例集合。针对每一存储元件存储两个位的数据的状况
而提供存储元件阵列的实例VTH分布。针对经擦除的存储元件提供第一阈值电压分布E。
还描绘经编程的存储元件的三个阈值电压分布A、 B及C。在一个实施例中，E分布中 的阈值电压为负且A、 B及C分布中的闳值电压为正。
每一相异阈值电压范围对应于用于数据位集合的预定值。编程到存储元件中的数据 与存储元件的阈值电压电平之间的特定关系取决于针对存储元件所采用的数据编码方 案。举例来说，美国专利第6,222,762号及于2004年12月16日公布的美国专利申请公 开案第2004/0255090号描述用于多状态快闪存储元件的各种数据编码方案，所述专利的 全文均以引用的方式并入本文中。在一个实施例中，使用格雷(gray)码指派来将数据 值指派给阈值电压范围，使得在浮动栅极的阈值电压错误地移位到其相邻物理状态的情 况下，将仅影响一位。 一个实例将"11"指派给阈值电压范围E (状态E)，将"10"指 派给阈值电压范围A (状态A),将"00"指派给阈值电压范围B (状态B)且将"01" 指派给阈值电压范围C (状态C)。然而，在其它实施例中，不使用格雷码。虽然展示了 四个状态，但本发明还可与其它多状态结构一起使用，包括会包括多于或少于四个状态 的多状态结构。
还提供三个读取参考电压Vra、 Vrb及Vrc以用于从存储元件读取数据。通过测试给 定存储元件的阈值电压是高于还是低于Vra、 Vrb及Vrc，系统可确定存储元件所处的状 态，例如，编程条件。
另外，提供三个验证参考电压Vva、 Vvb及Vvc。当将存储元件编程到状态A时， 系统将测试那些存储元件是否具有大于或等于Vva的阈值电压。当将存储元件编程到状 态B时，系统将测试存储元件是否具有大于或等于Vvb的阈值电压。当将存储元件编程 到状态C时，系统将确定存储元件是否具有其大于或等于Vvc的阈值电压。
在被称为全序列编程的一个实施例中，可将存储元件从擦除状态E直接编程到编程 状态A、 B或C中的任一者。举例来说，可首先擦除待编程的存储元件的群体，使得所 述群体中的所有存储元件处于擦除状态E。接着将使用例如由图23的控制栅极电压序列 描绘的一连串编程脉冲来将存储元件直接编程到状态A、 B或C。虽然一些存储元件是 从状态E编程到状态A，但其它存储元件是从状态E编程到状态B及/或从状态E编程 到状态C。当在WLn上从状态E编程到状态C时，到WLn-l下方的邻近浮动栅极的寄 生耦合的量为最大的，因为与从状态E编程到状态A或从状态E编程到状态B时的电 压的改变相比，在WLn下方的浮动栅极上的电荷量的改变为最大的。当从状态E编程到状态B时，到邻近浮动栅极的耦合的量减少但仍为显著的。当从状态E编程到状态A 时，耦合的量更进一步地减少。因此，随后读取WLn-l的每一状态所需的校正的量将取 决于WLn上的邻近的存储元件的状态而改变。
图20说明编程针对两个不同页(下部页及上部页)而存储数据的多状态存储元件 的两遍技术的实例。描绘四个状态状态E (11)、状态A (10)、状态B (00)及状态 C (01)。对于状态E，两个页均存储"1"。对于状态A，下部页存储"0"且上部页存 储"1"。对于状态B,两个页均存储"0"。对于状态C，下部页存储"1"且上部页存储 "0"。注意，虽然已将特定位模式指派给所述状态中的每一者，但也可指派不同位模式。
在第一遍编程中，根据待编程到下部逻辑页中的位来设定存储元件的阈值电压电 平。如果所述位为逻辑"l",则不改变阈值电压，因为所述位由于已较早擦除而处于适 当状态。然而，如果待编程的位为逻辑"0"，则存储元件的阈值电平增加而处于状态A， 如由箭头1100所示。第一遍编程结束。
在第二遍编程中，根据正编程到上部逻辑页中的位来设定存储元件的阈值电压电 平。如果上部逻辑页位将存储逻辑"1"，则不发生编程，因为取决于下部页位的编程， 存储元件处于状态E或A中的一者，两个状态均载送上部页位"l"。如果上部页位为逻 辑"0"，则将阈值电压移位。如果第一遍使存储元件维持在擦除状态E，则在第二阶段 中编程存储元件，使得阈值电压增加以在状态C内，如由箭头2020所描绘。如果由于 第一遍编程，存储元件已编程到状态A，则在第二遍中进一步编程存储元件，使得阈值 电压增加以在状态B内，如由箭头2010所描绘。第二遍的结果为将存储元件编程到经 指定以针对上部页存储逻辑"0"而不改变下部页的数据的状态。在图19及图20两者 中，到邻近字线上的浮动栅极的耦合的量取决于最终状态。
在一个实施例中，可设置系统以执行全序列写入(如果写入足够数据而填满整个 页)。如果针对全页未写入足够数据，则编程过程可编程以所接收的数据来编程的下部 页。当接收到后续数据时，系统将接着编程上部页。在又一实施例中，系统可以编程下 部页的模式开始写入，且如果随后接收到足以填满整个(或大部分)字线的存储元件的 数据，则可转换到全序列编程模式。此实施例的更多细节揭示于2006年6月15日公布 的标题为"使用早期数据对非易失性存储器进行管线式编程(Pipelined Programming of Non-Volatile Memories Using Early Data)"的美国专利申请公开案第2006/0126390号中， 所述申请公开案的全文以引用的方式并入本文中。
图21a到21c揭示用于编程非易失性存储器的另一过程，其通过以下方式来减少浮 动栅极到浮动栅极的耦合的效应对于任一特定存储元件，在针对先前页将数据写入到
23邻近存储元件之后关于特定页将数据写入到所述特定存储元件。在一个实例实施方案 中，非易失性存储元件使用四个数据状态而对每一存储元件存储两个位的数据。举例来 说，假定状态E为擦除状态而状态A、 B及C为编程状态。状态E存储数据11。状态A 存储数据Ol。状态B存储数据IO。状态C存储数据OO。此为非格雷编码的实例，因为 两个位在邻近状态A与B之间改变。还可使用使数据到物理数据状态的其它编码。每一 存储元件存储两个页的数据。出于参考的目的，将这些数据页称作上部页及下部页；然 而，其可被给予其它标记。关于状态A,上部页存储位O且下部页存储位1。关于状态 B,上部页存储位1且下部页存储位0。关于状态C，两个页均存储位数据0。
所述编程过程为两步骤过程。在第一步骤中，编程下部页。如果下部页将保持数据 1，则存储元件状态保持于状态E。如果数据将编程到O，则存储元件的电压阈值升高， 使得存储元件被编程到状态B'。图21a因此展示将存储元件从状态E编程到状态B'。状 态B'为临时状态B。因此，将验证点描绘为Vvb'，其低于Vvb。
在一个实施例中，在存储元件从状态E编程到状态B'之后，其在NAND串中的相 邻的存储元件(WLn+l)将接着关于其下部页来编程。举例来说，返回参看图2，在编 程存储元件106的下部页之后，将编程存储元件104的下部页。在编程存储元件104之 后，如果存储元件104具有从状态E升高到状态B'的阈值电压，则浮动栅极到浮动栅极 的耦合效应将使存储元件106的表观阈值电压升高。此将具有使针对状态B'的阈值电压 分布加宽为如图21b的阈值电压分布2150所描绘的分布的效应。阈值电压分布的此明 显加宽将在编程上部页时得以纠正。
图21c描绘编程上部页的过程。如果存储元件处于擦除状态E且上部页将保持于1， 则存储元件将保持于状态E。如果存储元件处于状态E且其上部页数据将编程到O，则 存储元件的阈值电压将升高，使得存储元件处于状态A。如果存储元件处于中间阈值电 压分布2150中且上部页数据保持于1，则存储元件将编程到最终状态B。如果存储元件 处于中间阈值电压分布2150中且上部页数据将变为数据0,则存储元件的阈值电压将升 高，使得存储元件处于状态C。由图21a到21c描绘的过程减少浮动栅极到浮动栅极的 耦合的效应，因为仅相邻存储元件的上部页编程将对给定存储元件的表观阈值电压具有 影响。替代状态编码的实例为在上部页数据为1时从分布2150移动到状态C,且在上 部页数据为0时移动到状态B。
虽然图21a到21c提供关于四个数据状态及两个数据页的实例，但所教示的概念可 适用于具有多于或少于四个的状态及不同于两个页的其它实施例。
图21d描述粗略/精细编程过程。如先前结合图12所提及，最初可以粗略模式来编程存储元件以将其快速地移向目标编程条件且接着以精细模式来编程从而以较大的准 确性较慢地将其移到目标编程条件。精细编程模式可涉及(例如)在Vk3M脉冲串中使 用减少的步长及/或对选定的NAND串的位线施加抑制电压。另外，可在一遍或多遍编 程中发生粗略-精细编程。在一遍粗略/精细编程中，如图23中所指示，在Vpcm脉冲串 期间存在从粗略编程到精细编程的切换。相反，在多遍粗略/精细编程中，例如，可在第 一遍期间使用粗略编程，而在第二遍期间使用精细编程。如图24中所指示，从粗略编
程到精细编程的切换可发生于(例如)完整vpgm脉冲串之间。另外或替代地，Vpgm脉
冲串在第二遍或其它额外遍的编程中可使用值的较低范围。可将多遍粗略/精细编程视为 特定类型的多遍编程，其通常涉及(例如)使用一个以上的脉冲串在一个以上的遍中将 存储元件编程到目标编程条件。
举例来说，可将存储元件从擦除状态(状态E)编程到目标编程状态A、 B或C。 在一个方法中，使用粗略编程将存储元件编程到临时状态A'、 B'或C'，所述状态分别具 有相关联的验证电平VvaL、 VvbL或Vvcl。下标"L"表示验证电平与低于目标状态的 较低状态相关联。随后，使用精细编程将存储元件从临时状态编程到状态A、 B或C， 所述状态分别具有相关联的验证电平VvaH、 VvbH或VvcH。下标"H"表示验证电平与 为最终目标状态的较高状态相关联。经编程的存储元件的阈值电压因此在第一编程阶段 期间从第一电平(例如，状态A)增加到第二电平(例如，VvaL、 VvbL或VvcL)且在 第二编程阶段期间从第二电平增加到第三电平(例如，VvaH、 VvbH或VvcH)。
图22为描述用于编程非易失性存储器的方法的一个实施例的流程图。在一个实施 方案中，在编程之前擦除存储元件(以块或其它单位)。在步骤2200中，由控制器发出 "数据加载"命令且由控制电路1510接收输入。在步骤2205中，将指定页地址的地址 数据从控制器或主机输入到解码器1514。在步骤2210中，将用于所寻址的页的一页的 编程数据输入到数据缓冲器以供编程。将所述数据锁存于适当的锁存器集合中。在步骤 2215中，由控制器将"编程"命令发出到状态机1512。
由"编程"命令触发，将使用施加到适当的选定的字线的图23的脉冲串2300的步
进式编程脉冲2305、 2310、 2315、 2320、 2325、 2330、 2335、 2340、 2345、 2350......来
将在步骤2210中锁存的数据编程到由状态机1512控制的选定的存储元件中。在步骤 2220中，将编程电压VpGM初始化到起始脉冲(例如，12V或另一值)且将由状态机1512 维持的程序计数器(PC)初始化为零。在步骤2225中，应用初始升压模式，且在步骤 2230中，将第一 VpcM脉冲施加到选定的字线以开始编程与选定的字线相关联的存储元 件。如果逻辑"0"存储于特定数据锁存器中指示应编程对应存储元件，则将对应位线接地。另一方面，如果逻辑"1"存储于特定锁存器中指示对应存储元件应保持于其当 前数据状态，则将对应位线连接到Vdd以抑制编程。
在步骤2235中，验证选定的存储元件的状态。如果检测到选定的存储元件的目标 阈值电压已达到适当电平，则存储于对应数据锁存器中的数据变为逻辑"1"。如果检测 到所述阈值电压尚未达到适当电平，则存储于对应数据锁存器中的数据不改变。以此方 式，不必编程在对应数据锁存器中存储有逻辑"1"的位线。当所有数据锁存器存储逻 辑"1"时，状态机(经由上述的连线或型机制)知道所有选定的存储元件已被编程。 在步骤2240中，作出关于所有数据锁存器是否正存储逻辑"1"的检查。如果所有数据 锁存器正存储逻辑"l"，则编程过程完成且成功，因为所有选定的存储元件被编程并验 证。在步骤2245中报告"通过"状态。
如果在步骤2240中确定并非所有数据锁存器正存储逻辑"1"，则编程过程继续。 在步骤2250中，对照编程极限值PCmax来检查程序计数器PC。编程极限值的一个实例 为二十；然而，还可使用其它数目。如果程序计数器PC不小于PCmax,则编程过程已 失败且在步骤2255中报告"失败"状态。如果程序计数器PC小于PCmax，则在步骤 2260中使VpGM增加了步长且程序计数器PC递增。在步骤2265处，作出关于是否满足 升压模式切换标准(例如，见图4)的确定。如果满足此标准，则在步骤2270处切换升 压模式，且过程环回到步骤2230以施加下一 Vtom脉冲。如果在步骤2265处不满足升 压模式切换标准，则过程环回到步骤2230以在未改变升压模式的情况下施加下一 Vpgm 脉冲。
图23描绘在编程期间施加到非易失性存储元件的控制栅极的实例脉冲串2300，及 在脉冲串期间发生的升压模式切换。脉冲串2300包括施加到针对编程而选择的字线的 一连串编程脉冲2305、 2310、 2315、 2320、 2325、 2330、 2335、 2340、 2345、 2350......。
在一个实施例中，编程脉冲具有电压Vpgm，所述电压开始于12V且对每一连续编程脉
冲增加增量(例如，0.5 V)直到达到最大值20V为止。在编程脉冲之间存在验证脉冲。 举例来说，验证脉冲集合2306包括三个验证脉冲。在一些实施例中，针对数据正被编 程到的每一状态(例如，状态A、 B及C),可存在验证脉冲。在其它实施例中，可存在 更多或更少的验证脉冲。举例来说，每一集合中的验证脉冲可具有振幅Vva、 Vvb及Vvc (图20)、 Vvb'(图21a)、或VvaL、 VvbL及Vvcl或VvaH、 Vv! h及VvcH (图21d)。
将升压模式的切换描绘为在施加编程脉冲2335之前发生。在切换之前，应用第一 升压模式，而在切换之后，应用第二升压模式。如所提及，当编程发生时(例如，当施 加编程脉冲时)，施加被施加到字线以实施升压模式的电压。实际上，在每一编程脉冲之前可稍微地起始升压模式的升压电压且在每一编程脉冲之后将其移除。因此，在验证 过程期间(例如，其发生于编程脉冲之间)，不施加升压电压。而是，将通常小于升压 电压的读取电压施加到未选定的字线。读取电压具有振幅，所述振幅足够在当前编程的 存储元件的阈值电压正与验证电平相比时将NAND串中的先前编程的存储元件维持为 开启的。
因此，在一个方法中，在第一编程阶段中，将脉冲串2300中的编程脉冲的第一子 集(例如，脉冲2305、 2310、 2315、 2320、 2325及2330)施加到一个或一个以上存储 元件，且在第二编程阶段中，将所述脉冲串中的脉冲的第二子集(例如，脉冲2335、 2340、 2345、 2350)施加到所述一个或一个以上存储元件。每一遍编程可因此包括多个编程阶 段。
图24描绘在编程期间施加到非易失性存储元件的控制栅极的实例脉冲串，及在脉 冲串之间发生的升压模式的切换。具体来说，将升压模式的切换描绘为在脉冲串2400 与2450之间发生。在切换之前，在第一脉冲串2400期间，应用第一升压模式，而在切 换之后，在第二脉冲串2450期间，应用第二升压模式。举例来说，在多遍编程过程中 的第一遍期间可施加脉冲串2400，而在此编程过程中的第二遍期间施加脉冲串2450。 因此，在一个方法中，在第一编程阶段中，将第一脉冲串(例如，脉冲串2400)施加到 选定的字线上的一个或一个以上存储元件，且在第二编程阶段中，将第二脉冲串(例如， 脉冲串2450)施加到所述一个或一个以上存储元件。每一遍编程可因此与编程阶段一致。
出于说明及描述的目的己呈现本发明的前述详细描述。其并不希望为详尽的或将本 发明限于所揭示的精确形式。按照上述教示，许多修改及变化为可能的。选择所描述的 实施例以便最佳地解释本发明的原理及其实际应用，以因此使所属领域的技术人员能够 在各种实施例中且在进行适于所预期的特定用途的各种修改的情况下最佳地使用本发 明。希望由所附权利要求书来界定本发明的范围。
2权利要求
1.一种用于操作非易失性存储装置的方法，其包含编程非易失性存储元件集合中的至少一个存储元件，所述非易失性存储元件集合与多个字线通信，所述至少一个存储元件与所述多个字线中的选定的字线通信；以及在所述编程期间，将电压的第一集合施加到所述多个字线中的未选定的字线，且基于升压模式切换标准而从将电压的所述第一集合施加到所述未选定的字线切换到将电压的第二集合施加到所述未选定的字线，电压的所述第一集合至少部分地不同于电压的所述第二集合。
2. 根据权利要求1所述的方法，其中所述编程包含将脉冲串施加到所述选定的字线，所述切换在施加所述脉冲串中的 第一脉冲之后且在施加所述脉冲串中的最末脉冲之前发生。
3. 根据权利要求l所述的方法，其中-所述编程包含将脉冲串施加到所述选定的字线，所述升压模式切换标准是基于何 时将所述脉冲串中的具有指定振幅的编程脉冲施加到所述选定的字线。
4. 根据权利要求1所述的方法，其中所述编程包含将脉冲串施加到所述选定的字线，所述升压模式切换标准是基于何 时已将所述脉冲串中的指定数目的编程脉冲施加到所述选定的字线。
5. 根据权利要求1所述的方法，其中所述升压模式切换标准是基于所述选定的字线在所述多个字线中的位置。
6. 根据权利要求l所述的方法，其中所述至少一个存储元件的阈值电压在所述切换之前从第一电平增加到第二电平 且在切换之后从所述第二电平增加到第三电平。
7. 根据权利要求1所述的方法，其中所述编程涉及在所述切换之前的粗略编程及在所述切换之后的精细编程。
8. 根据权利要求l所述的方法，其中所述升压模式切换标准是基于何时所述非易失性存储元件集合中的至少一个其 它存储元件达到指定编程条件。
9. 根据权利要求1所述的方法，其中所述升压模式切换标准是基于由所述非易失性存储元件集合经历的编程循环的数目。
10. 根据权利要求l所述的方法，其中在多个NAND串中提供所述非易失性存储元件集合，所述多个NAND串包括其 中提供所述至少一个存储元件的选定的NAND串，且a)在所述切换之前，特定未 选定的字线接收电压，所述电压不会使在所述特定未选定的字线的一侧上的沟道区 与在所述特定未选定的字线的另一侧上的沟道区隔离，且b)在所述切换之后，所 述特定未选定的字线接收电压，所述电压会使在所述特定未选定的字线的所述一侧 上的所述沟道区与所述特定未选定的字线的所述另一侧上的所述沟道区隔离。
11. 一种非易失性存储系统，其包含非易失性存储元件集合；与非易失性存储元件集合通信的多个字线，至少一个存储元件与所述多个字线中 的选定的字线通信；以及与所述非易失性存储元件集合通信的一个或一个以上控制电路，所述一个或一个以上控制电路编程所述至少一个存储元件，且在所述编程期间，将电压的第一集合施加到所述多个字线中的未选定的字线且基于升压模式切换标准而从将电压的所 述第一集合施加到所述未选定的字线切换到将电压的第二集合施加到所述未选定的字线，电压的所述第一集合至少部分地不同于电压的所述第二集合。
12. 根据权利要求ll所述的非易失性存储系统，其中所述一个或一个以上控制电路通过将脉冲串施加到所述选定的字线来编程所述 至少一个存储元件，所述切换在施加所述脉冲串中的第一脉冲之后且在施加所述脉 冲串中的最末脉冲之前发生。
13. 根据权利要求ll所述的非易失性存储系统，其中所述一个或一个以上控制电路通过将脉冲串施加到所述选定的字线来编程所述 至少一个存储元件，所述升压模式切换标准是基于何时将所述脉冲串中的具有指定 振幅的编程脉冲施加到所述选定的字线。
14. 根据权利要求ll所述的非易失性存储系统，其中所述一个或一个以上控制电路通过将脉冲串施加到所述选定的字线来编程所述 至少一个存储元件，所述升压模式切换标准是基于何时已将所述脉冲串中的指定数 目的编程脉冲施加到所述选定的字线。
15. 根据权利要求ll所述的非易失性存储系统，其中所述升压模式切换标准是基于所述选定的字线在所述多个字线中的位置。
16. 根据权利要求ll所述的非易失性存储系统，其中所述至少一个存储元件的阈值电压在所述切换之前从第一电平增加到第二电平 且在切换之后从所述第二电平增加到第三电平。
17. 根据权利要求ll所述的非易失性存储系统，其中所述编程涉及在所述切换之前的粗略编程及在所述切换之后的精细编程。
18. 根据权利要求ll所述的非易失性存储系统，其中所述升压模式切换标准是基于何时所述非易失性存储元件集合中的至少一个其 它存储元件达到指定编程条件。
19. 根据权利要求ll所述的非易失性存储系统，其中所述升压模式切换标准是基于由所述非易失性存储元件集合经历的编程循环的 数目。
20. 根据权利要求ll所述的非易失性存储系统，其中所述非易失性存储元件集合提供于多个NAND串中，所述多个NAND串包括其 中提供所述至少一个存储元件的选定的NAND串，且a)在所述切换之前，特定未 选定的字线接收电压，所述电压不会使在所述特定未选定的字线的一侧上的沟道区 与在所述特定未选定的字线的另一侧上的沟道区隔离，且b)在所述切换之后，所 述特定未选定的字线接收电压，所述电压会使在所述特定未选定的字线的所述一侧 上的所述沟道区与所述特定未选定的字线的所述另一侧上的所述沟道区隔离。
全文摘要
本发明提供一种减少程序干扰的操作非易失性存储系统的方法。在编程非易失性存储装置的同时实施多个升压模式。举例来说，可使用自升压、局部自升压、擦除区域自升压及修正擦除区域自升压。使用一个或一个以上切换标准来确定何时切换到不同升压模式。所述升压模式可用于在正编程选定的NAND串中的存储元件的同时防止未选定的NAND串中的程序干扰。通过切换升压模式，在条件改变时，可使用最佳升压模式。可基于各种标准来切换所述升压模式，例如，编程脉冲数目、编程脉冲振幅、编程遍号、选定的字线的位置、是使用粗略还是精细编程、存储元件是否达到编程条件及/或所述非易失性存储装置的编程循环的数目。
文档编号G11C16/12GK101589436SQ200780041022
公开日2009年11月25日 申请日期2007年11月1日 优先权日2006年11月2日
发明者东英达, 杰弗里·W·卢策 申请人:桑迪士克股份有限公司