专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，该半导体存储装置包括存储单元、连接至 该存储单元的位线、将位线的电压逐步升高到电源电压的预充电电路以及在 从存储单元中读数据之前将位线的电压逐步降低到低于电源电压的电压电 平的降压电路。
背景技术：
在半导体存储装置的领域中，存在用于改进数据读取速度的常规技术， 该常规技术通过在读数据之前将预充电以电源电压的位线逐步降低到低于 电源电压的电压电平，使得位线中的电源电压电平能够更快变为地电平。位
线中从电源电压电平至地电平的改变由随后栅极处的PMOS晶体管进行检 测。然而，当位线中降低电平低于用来检测的晶体管的工作区域时，直通电 流以及数据读误差就会发生。在将读出放大器或PMOS交叉驱动器连接到位 线的情况下，也会发生类似的数据读误差。因此，需要将位线的降低电平保 持在PMOS晶体管的阈值电压附近。
在位线被预充电以电源电压的SRAM电路中， 一旦字线;故激活，在读 或写正在被执行的非选择的列中，位线的电源电压电平的电荷就流动到 SRAM的"L"数据被保留的节点中。此时太多电荷的流入导致数据写误差 的产生。称作静态噪声裕量的指示表明防止数据写误差的水平。由于半导体 被日益小型化，因此近年来静态噪声裕量已被降低，而发生数据写误差的可 能性更大。为了跟随最近的趋势，有这样一种技术，该技术中，当字线被激 活时，位线的电源电压电平的电势被逐步降低，从而降低流入"L"数据被 存储的存储单元的节点中的电流。当此时位线中电压降低电平不足时，就会
由于以上所述的原因而发生数据写误差。当位线中电压降低电平过大时，数
据写误差就会由流进SRAM的"H"数据被保留的节点中的位线"L，，电平的 电荷产生。因此，需要将位线的电压逐步降低到能够保证静态噪声裕量的电 压电平。
以下参考图7A和图7B来描述在常规半导体存储装置中用于逐步降低 位线电压的技术。图7A是示出常规半导体存储装置的构成的电路图，图7B 是示出该半导体存储装置的操作的时序图。在图7A中，ll表示SRAM存 储单元，12表示预充电电路，13表示补偿电路，14表示读电路，15表示降 压电路，BL和^Z是互补的位线，WL表示字线，PC表示预充电控制信号， DEC表示降压/补偿控制信号，QP31、 QP32和QP33表示构成预充电电路 12的PMOS晶体管，QP34表示构成补偿电路13的PMOS晶体管，QN31 和QN32表示构成降压电路15的NOMS晶体管，InvO表示反相器。
为了在字线WL激活之前逐步降低位线BL和瓦的电压，额外提供包括 降压晶体管QN31和QN32的降压电路15。降压晶体管QN31和QN32的源 极被连接至地，降压晶体管QN31和QN32的漏;f及直接被连接至位线BL和 E,并且降压晶体管QN31和QN32的栅极通过反相器Inv0 ^皮连接至补偿 晶体管QP34的栅极。降压晶体管QN31和QN32的栅极由降压/补偿控制信 号DEC来驱动。
如图7B所示，在字线WL激活之前，预充电控制信号PC无效，并在 时序t31转变为"H (高)"电平，预充电晶体管QP31和QP32以及补偿晶 体管QP33截止，这使得位线BL和^Z处于浮动状态。
在时序t32，降压/补偿控制信号DEC被确定并转变为"H"电平，降压 电路15中的降压晶体管QN31和QN32导通。另外，补偿电路13中的补偿 晶体管QP34导通，然后位线BL和瓦的电荷被放电，并且位线BL和瓦的 电势被逐步降低到预定的电压电平。预定的电压电平的可能例子是 VDD-Vth。 VDD是用于预充电的电源电压，Vth是MOS晶体管的阈值电压。
当降压/补偿控制信号DEC无效，并在时序t33转变为"L (低)"电
平时，降压晶体管QN31和QN32截止，并且补偿晶体管QP34截止。结果， 位线BL和瓦的降压和补偿操作被停止。
在时序t34,字线被确定，且从存储单元11中读数据。在存储单元11 存储"0"的情况下，电流从位线BL流进存储单元li中，且位线BL的电 势被降低；然而，互补位线瓦的电势不会被逐步降低。位线BL= "L"电 平且互补位线^= "H"电平的状态由读电路14判定为"0"数据。在存储 单元ll存储"1"的情况下，电流从互补位线瓦流进存储单元11中，且互 补位线5Z的电势被降低；然而，位线BL电势不会被逐步降低。位线BL-"H"电平且互补位线^= "L"电平由读电路14判定为"1"数据。表示 位线BL和E的电势的虚线示出电势下降，而不考虑这种下降是发生在位线 BL中还是互补位线^Z中。
在时序t35,字线WL为"L"电平，且数据读操作终止。在时序t36， 预充电控制信号PC被确定，并转变为"L"电平，且预充电晶体管QP31 和QP32以及补偿晶体管QP33导通。然后，位线BL和被预充电以电源 电压。
在前面的描述中，位线BL和的降低电平根据降压/补偿控制信号DEC 的脉宽来调节。假设降低电平为AV,且降压/补偿控制信号DEC的脉宽是 Tw，则AV^Tw，这意味着降低电平AV基本与降压/补偿控制信号DEC的 月永宽Tw成比例。
在常规的技术中，由于降压电路15的降压晶体管QN31和QN32直接 被连接至位线BL和^Z，因此位线BL和^Z的负载电容被增加，从而导致从 存储单元读数据的数据周期中的读时间的恶化。
另外，当位线BL和^Z的负载电容被增加时，降压控制的终止时序可能 会变化。结果，位线BL和^I的降低电平也会变化，从而导致数据读误差。
发明内容
因此，本发明的主要目的在于提供一种半导体存储装置，该半导体存储
装置能够通过提供利用降压电路的位线来可靠地防止从存储单元读数据时 的时刻的读速度的恶化，而不会使位线的负载电容有任何增加，并且该半导 体存储装置能够通过执行稳定的降压控制来可靠地防止数据读误差。
为了解决前述问题，根据本发明的半导体存储装置包括 存储单元；
位线，被连接至所述存储单元；
预充电电路，用于将所述位线的电压逐步升高到电源电压；
降压电路，用于在数据从所述存储单元中被读取之前，将所述位线的电
压逐步降低到低于所述电源电压的电压电平；
高电势侧电源和低电势侧电源，分别被连接至所述预充电电路；以及 预充电开关元件，用于控制所述高电势侧电源与所述预充电电路之间的
连接和所述低电势侧电源与所述预充电电路之间的连接，其中
电源连接电路被提供在所述预充电开关元件与所述高电势侧电源之间，
并且
地连接电路被提供所述预充电开关元件连接至所述电源连接电路的连接点与所述低电势侧电源之间。
本发明带来了如下效果。当预充电电^各处于确定状态(assert state )时， 降压电路处于无效状态。当降压电路处于确定状态时，预充电电路处于无效 状态。这样，预充电电路和降压电路的操作状态是权衡(trade-off)关系。 在使用这种关系的本发明中，当降压电路被连接至位线时，预充电电路介于 降压电路与位线之间。更具体地，在预充电电路中提供有在预充电时刻导通 的预充电开关元件，且预充电开关元件一端被连接至位线，而另一端被连接 至高电势侧电源。然后，电源连接电路介于预充电开关元件与高电势侧电源 之间，使得预充电开关元件与高电势侧电源并不一直互相连接。另外，预充 电开关元件和电源连接电路互相被连接的连接点用作控制节点，且地连接电 路介于该控制节点与低电势侧电源之间。因此，控制节点与低电势侧电源并 不一直互相连接。电源连接电路介于控制节点与高电势侧电源之间。地连接
电路介于控制节点与低电势侧电源之间，使得高电势侧电源与低电势侧电源 不会彼此电短路。电源连接电路和地连接电路以权衡方式导通和断开。
在预充电的时刻，电源连接电路导通，而地连接电路处于断开位置。因 此，位线通过控制节点和电源连接电路被连接至高电势侧电源，由此位线被 预充电。此时，预充电开关元件为导通。
在降压操作中，电源连接电路被断开，而地连接电路被导通。因此，位 线通过控制节点和地连接电路被连接至低电势侧电源，并且位线的电压被逐 步降低。此时，预充电开关元件为导通。
如上所述，构成降压电路的地连接电路被连接至高电势侧电源侧(电源 连接电路侧)的预充电开关元件的节点(控制节点)上。地连接电路并不直 接被连接至位线。预充电开关元件介于地连接电路与位线之间。因此，可防 止位线的负载电容的增加。结果，可以减小在数据读取时刻需要用于执行位 线的充电和放电的时间。从而，提高数据读取速度。
在如此构成的半导体存储装置中，所述电源连接电路和所述地连接电路 一起被构成为反相器，所述反相器由公共的预充电/降压控制信号来导通和 断开。由于预充电/降压控制信号用作电源连接电路的控制信号和地连接电
路的控制信号，因此面积减小得到改善。另外，存在如下优点电源连接电 路的导通-断开控制和地连接电路的导通-断开控制能够同时被执行，这使 得直通电路很难流动；且由于预充电/降压控制信号用作预充电电路的控制
信号和降压电路的控制信号，因此预充电电路和降压电路中输入信号设置的
影响能够得到减小。
在如此构成的半导体存储装置中，所述电源连接电路和所述地连接电路 被同等地连接至与多列的存储单元对应的多列的 一组位线。这样构成能够实 现构成元件的共享，并且能够大大减小布局尺寸。
根据本发明，能够防止位线的负载电容的增加。另外，能够防止从存储 单元读数据的速度的恶化，并且能够可靠地防止数据读误差的发生。
根据本发明的技术能够控制位线的负载电容的增加，并能够防止从存储
单元读数据的速度的恶化。因此，该技术被有利地应用于诸如极需更高读取
速度的SRAM之类的半导体存储装置。
通过对本发明优选实施例的以下描述，本发明的这些和其它目的以及优 点将变得清晰，并在所附的权利要求书中得到明确说明。 一些在该申请文件 中没有叙述的益处将会在本领域技术人员实现本发明时引起其注意。
图1是示出根据本发明优选实施例1的半导体存储装置的构成的电路图。
图2是具体示出根据优选实施例1的电源连接电路和地连接电路的电路图。
图3是示出根据优选实施例1的半导体存储装置的操作的时序图。
图4A是示出根据本发明优选实施例2的半导体存储装置的构成的电路图。
图4B是示出根据优选实施例2的半导体存储装置的操作的时序图。
图5是示出根据优选实施例2的等效电路的电路图。
图6是示出根据本发明优选实施例3的半导体存储装置的构成的电路图。
图7A是示出根据常规技术的半导体存储装置的构成的电路图。 图7B是示出在常规技术中使用的操作的时序图。
具体实施例方式
下文中，参考附图描述本发明的优选实施例。 优选实施例1
图1是示出根据本发明优选实施例1的半导体存储装置的构成的电路 图。位线BL和瓦被连接至SRAM (静态随机访问存储器)的存储单元1中 由来自字线WL的存取来激活的一对存取晶体管的源极。预充电电路2、补
偿电路3和读电路4被连接至位线BL和^Z。补偿电路3包括补偿晶体管 QP3。 PMOS晶体管构成补偿晶体管QP3。补偿晶体管QP3的源极和漏极被 连接至位线BL和豆，补偿控制信号EQ被施加到补偿晶体管QP3的栅极。 预充电电路2包括开关晶体管QP1和QP2和电源连接电路5,开关晶体管 QP1和QP2是用作预充电开关元件的PMOS晶体管。地连接电路6作为降 压电路，利用介于位线BL和M与地连接电路6之间的预充电电路2被连接 至位线BL和E。预充电晶体管QP1的源极被连接至位线BL,预充电晶体 管QP2的源极被连接至位线瓦。预充电晶体管QP1的栅极和预充电晶体管 QP2的栅极互相连接，并进一步被连接至补偿晶体管QP3的栅极。预充电 晶体管QP1的漏极和预充电晶体管QP2的漏极互相连接，从而用作控制节 点Nc。控制节点Nc通过电源连接电路5被连接至高电势侧电源(VDD ), 并进一步通过地连接电路6连接至低电势侧电源(GND)。电源连接电路5 由预充电控制信号PC导通和断开，从而连接/断开控制节点Nc与高电势侧 电源。地连接电路6由降压控制信号DC导通和断开，从而连接/断开控制节 点Nc与低电势侧电源。电源连接电路5的导通-断开控制和地连接电路6 的导通-断开控制以权衡方式彼此相关。
地连接电路6构成降压功能的主要组成部分。降压功能的主要组成部分 并不直接;故连接至位线BL和瓦，而是利用介于该主要组成部分与位线BL 和豆之间的开关晶体管QP1和QP2被连接至位线BL和豆。本发明的特征 在于，降压功能的主要组成部分是利用介于该主要组成部分与位线BL和^Z 之间的开关晶体管QP1和QP2而被提供在位线BL和^Z中的。由于如此描 述的构成，因此能够防止位线BL和豆的负载电容的增加。
图2是具体示出图1中所示的电源连接电路5和地连接电路6的电路图。 PMOS预充电晶体管QP0构成电源连接电路5 ， NMOS降压晶体管QN0构 成地连接电路6。电源连接电路5中的预充电晶体管QPO的源极被连接至高 电势侧电源，预充电晶体管QP0的漏极被连接至控制节点Nc,预充电控制 信号PC被施加到预充电晶体管QP0的栅极。地连接电路6中的降压晶体管
QN0的源极被连接至低电势侧电源，降压晶体管QN0的漏极被连接至控制 节点Nc,降压控制信号DC被施加到降压晶体管QN0的栅极。
参考图3中所示的时序图来描述根据本优选实施例的如此构成的半导 体存储装置的操作。在时序tO,低有效的预充电控制信号PC处于确定状态， 降压控制信号DC处于无效状态，低有效的补偿控制信号EQ处于确定状态。 因为预充电控制信号PC处于"L"电平，因此预充电晶体管QPO处于导通 状态，控制节点Nc的电势为电源电压VDD。另外，补偿控制信号EQ处于 "L"电平；因此开关晶体管QP1和QP2以及补偿晶体管QP3处于导通状 态。因此，控制节点Nc的电源电压VDD ^皮施加到位线BL和瓦，从而位 线BL和瓦4皮预充电。
在字线WL激活(t3)之前，在时序tl，预充电控制信号PC被反向变 为"H"电平，从而预充电晶体管QP0截止。然后，控制节点Nc从电源电 压VDD断开，这使得位线BL和瓦处于浮动状态。此时，开关晶体管QPl 和QP2保持在导通状态。
在时序t2，降压控制信号DC被确定以转变为"H"电平。然后，迄今 为止处于截止状态的降压晶体管QN0被导通，且控制节点Nc的电势逐步降 低为地电平。因为开关晶体管QP1和QP2此时处于导通状态，因此位线BL 和瓦的电压响应于控制节点Nc的电势下降而逐步降低。位线BL和豆的电 势以一定的时间常数逐步降低直到预定的电压电平。预定的电压电平的可能 例子是VDD-Vth。 Vth是MOS晶体管的阈值电压。此时，随着电压接近预 定电压，位线中的降压速度越来越低。因此，从降压晶体管QNO导通的时 刻到开关晶体管QP1和QP2导通的时刻的时间长度的变化以及由降压晶体 管QNO的特性变化所导致的降低电平的变化能够得到控制。
在时序t3，补偿控制信号EQ被反向以变为"H"电平。此时，开关晶 体管QP1和QP2截止，从而使降压晶体管QNO从位线上完全断开。之后， 字线WL立即被激活以变为"H"电平。当补偿控制信号EQ变为"H"电 平时，开关晶体管QP1和QP2截止，从而与地断开，以停止位线BL和豆的
降压操作。另外，补偿晶体管QP3截止，从而停止位线BL和^Z的补偿操 作。由于字线WL处于"H"电平，因此从存储单元1中读数据。此时的读 操作类似于常规技术的读操作。
根据本优选实施例，作为降压功能主要组成部分的降压晶体管QN0并 不直接被连接至位线BL和^Z,而是有开关晶体管QP1和QP2介于降压晶 体管QN0与位线BL和瓦之间。因此，能够防止位线BL和瓦的负载电容 的增加。另外，在读操作期间，位线BL和瓦从电源电压VDD变为地电平 时所使用的时间常数得到了减小，使得数据能够以高速进行读取。假设在常 规技术中数据读取所需的时间量为Tu，而根据本发明的数据读取所需的时 间量为Ta,则Ta〈Tu。
PMOS晶体管用作开关晶体管QP1和QP2。因此，在降压操作期间， 当位线BL和冗的电压逐步降<氐时，开关晶体管QP1和QP2的源极-漏极电 压得到减小，且PM0S晶体管QP1和QP2的降压电容得到减小。结果，在 终止降压控制的时序变化的情况下，位线中降低电平的变化能够得到有效减 轻。
优选实施例2
图4A是示出根据本发明优选实施例2的半导体存储装置的构成的电路 图。图5是示出图4A中所示的等效电路的电路图。预充电晶体管QPO的栅 极和降压晶体管QN0的栅极互相连接，且这些晶体管QP0和QN0构成反相 器Inv。预充电晶体管QP0和降压晶体管QN0由预充电/降压控制信号PDC 来控制，该预充电/降压控制信号PDC是预充电晶体管QP0和降压晶体管 QN0的 >共控制信号。
参考图4B中所示的时序图来描述根据本优选实施例的如此构成的半导 体存储装置的操作。在时序t10，预充电/降压控制信号PDC为"L"电平， 且低有效的补偿控制信号EQ处于确定状态。因为预充电/降压控制信号PDC 为"L"电平，因此预充电晶体管QP0处于导通状态，而降压晶体管QN0 处于截止状态，因此控制节点Nc的电势为电源电压VDD。由于补偿控制信
号EQ为"L"电平，因此开关晶体管QP1和QP2以及补偿晶体管QP3处 于导通状态。因此，控制节点Nc的电源电压VDD ^皮施加到位线BL和瓦， 并且位线BL和瓦#皮预充电。
在字线WL激活(tl2)之前，在时序tll,预充电/降压控制4言号PDC 转变为"H，，电平，并且一旦预充电晶体管QPO截止，降压晶体管QNO就 导通。因此，控制节点Nc从电源电压VDD断开，并同时^皮连接到地。此 时，开关晶体管QP1和QP2处于导通状态；因此，位线BL和瓦的电压响 应于控制节点Nc的电势下降而逐步降低。位线BL和^Z的电势以一定的时 间常数逐步降低直到预定的电压电平(VDD-Vth)。
在时序tl2，补偿控制信号EQ被反向以变为"H"电平，字线WL被激 活以变为"H"电平。当补偿控制信号EQ为"H"电平时，开关晶体管QP1 和QP2截止，从而与地断开，以停止位线BL和瓦的降压才喿作。另外，由 于补偿晶体管QP3截止，位线BL和E的补偿操作也停止。由于字线WL 为"H"电平，因此从存储单元1中读数据。
在时序tl3,字线WL为"L"电平，数据读操作被终止。在时序tl4, 预充电/降压控制信号PDC变为"L"电平，控制节点Nc被预充电以电源电 压。同时，补偿控制信号EQ被确定，且开关晶体管QP1和QP2以及补偿 晶体管QP3导通。因此位线BL和亙被预充电以电源电压。
根据本优选实施例，预充电/降压控制信号PDC由电源连接电路5 (预 充电晶体管QPO)的控制信号和地连接电路6 (降压晶体管QNO)的控制信 号所共享，从而改善了面积减小。另外，电源连接电路5和地连接电路6的 导通-断开控制同时被执行。因此，即使在电源连接电路5的断开与地连接 电路6的导通之间或者电源连接电路5的导通与地连接电路6的断开之间的 时序上有变化时，降低电平和直通电流的变化也能够得到控制。
在优选实施例1中，预充电电路2的控制信号是预充电控制信号PC和 降压控制信号DC。然而，在本优选实施例中，仅使用预充电/降压控制信号 PDC。结果，在预充电电路2中，输入信号设置的影响得到减小。
优选实施例3
图6是示出根据本发明优选实施例3的半导体存储装置的构成的电路 图。反相器Inv被同等地连接至预充电电路2中的控制节点Nc，预充电电 路2被提供有在以列方向并行排列的多个存储单元1的 一组位线BL和冗中 提供的降压功能。更具体地描述该构成，电源连接电路5 (预充电晶体管 QP0)、地连接电路6 (降压晶体管QN0)以及预充电/降压控制信号PDC 在该组位线BL和i中被共享。根据本优选实施例的操作类似于优选实施例 2的操作。根据其中的构成元件被共享的本优选实施例，布局尺寸能够得到 大大减小。
尽管已经描述了目前认为的本发明的优选实施例，但应该理解可以对这 些优选实施例进行各种修改，并且旨在将所有落在本发明的基本精神和范围 之内的这类修改涵盖在所附的权利要求书中。
权利要求
1、一种半导体存储装置，包括:存储单元；位线，被连接至所述存储单元；预充电电路，用于将所述位线的电压逐步升高到电源电压；降压电路，用于在数据从所述存储单元中被读取之前，将所述位线的电压逐步降低到低于所述电源电压的电压电平；高电势侧电源和低电势侧电源，分别被连接至所述预充电电路；以及预充电开关元件，用于控制所述高电势侧电源与所述预充电电路之间的连接和所述低电势侧电源与所述预充电电路之间的连接，其中:在所述预充电开关元件与所述高电势侧电源之间提供有电源连接电路，并且在所述预充电开关元件连接至所述电源连接电路的连接点与所述低电势侧电源之间提供有地连接电路。
2、 如权利要求1所述的半导体存储装置，其中PMOS晶体管构成所述电源连接电路，预充电控制信号被施加到所述 PMOS晶体管的栅极，电源被施加到所述PMOS晶体管的源极，所述PMOS 晶体管的漏极被连接至所述位线，并且NMOS晶体管构成所述地连接电路，降压控制信号被施加到所述NMOS 晶体管的栅极，所述NMOS晶体管的源才及被连接至地，并且所述位线;故连 接至所述NMOS晶体管的漏极。
3、 如权利要求1所述的半导体存储装置，其中所述电源连接电路和所 述地连接电路一起被构成为反相器，所述反相器由公共的预充电/降压控制信号来导通和断开。
4、 如权利要求3所述的半导体存储装置，其中所述电源连接电路和所 述地连接电路被同等地连接至多列的一组位线，所述多列的 一组位线对应于 多列的存储单元。
全文摘要
本发明提供一种半导体存储装置。在该半导体存储装置中，连接至存储单元的位线的电压由预充电电路逐步升高到电源电压。在数据从存储单元中被读取之前，位线的电压由降压电路逐步降低到低于电源电压的电压电平。预充电开关元件控制高电势侧电源与预充电电路之间的连接和低电势侧电源与预充电电路之间的连接。电源连接电路被提供在预充电开关元件与高电势侧电源之间。地连接电路被提供在预充电开关元件连接至电源连接电路的连接点与低电势侧电源之间。
文档编号G11C11/417GK101383182SQ20081021394
公开日2009年3月11日 申请日期2008年8月28日 优先权日2007年9月6日
发明者小池刚, 金原旭成 申请人:松下电器产业株式会社