存储器阵列中的断裂字线的检测的制作方法

专利名称：存储器阵列中的断裂字线的检测的制作方法
存储器阵列中的断裂字线的检测技术领域
本发明一般涉及诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的半导 体存储器电路，更具体地，涉及这样的存储器电路中的有缺陷字线的检测。
背景技术：
能够非易失性存储电荷的固态存储器、特别是被封装为小型规格卡的EEPROM和 快闪EEPROM形式的固态存储器最近成为各种移动和手持设备、特别是信息装置和消费电 子产品中的存储选择。不同于也是固态存储器的RAM (随机存取存储器)，快闪存储器是非 易失性的，并且即使在切断电源之后仍保持它所存储的数据。尽管成本更高，但是快闪存储 器正被更多地用于大容量存储应用中。基于诸如硬盘驱动器和软盘的旋转磁介质的传统大 容量存储装置不适合于移动和手持环境。这是因为盘驱动器倾向于体积大，易出现机械故 障，并且具有高等待时间和高功率要求。这些不希望的属性使得基于盘的存储装置在大部 分移动和便携式应用中不实用。另一方面，无论嵌入式还是可移动卡形式这两种的快闪存 储器都由于其小尺寸、低功耗、高速和高可靠性特征而理想地适合于移动和手持环境。
EEPROM和电可编程只读存储器(EPROM)是可被擦除并且使新数据被写到或“编 程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，EEPROM和EPROM两者 都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接)导电栅 极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的 阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前 施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。
浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈 值电压电平。由器件的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小 和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储 器器件的特性、工作条件和历史。在该窗内的每个不同的可分辨的阈值电压电平范围原则 上可以用于指定该单元的明确的存储器状态。当阈值电压被划分为两个不同的区域时，每 个存储器单元将能够存储一位数据。类似地，当阈值电压窗被划分为多于两个不同的区域 时，每个存储器单元将能够存储多于一位数据。
在常用的两状态EEPROM单元中，建立至少一个电流分界点水平以将导电窗划分 为两个区域。当通过施加预定的固定电压来读取单元时，通过将其源极/漏极电流与分界 点水平(或参考电流IREF)相比较来将该源极/漏极电流解译为一存储器状态。如果读取 的电流高于分界点水平的电流，则该单元被确定为处于一个逻辑状态(例如“O”状态)。另一 方面，如果该电流小于分界点水平的电流，则该单元被确定为处于另一逻辑状态(例如“I” 状态)。因此，这样的两状态单元存储一位数字信息。通常可以提供外部可编程的参考电流 源作为存储器系统的部分以产生分界点水平电流。
为了增加存储器容量，随着半导体技术的状态进步，快闪EEPROM器件被制造得密 度越来越高。用于增加存储容量的另一方法是使每个存储器单元存储多于两个状态。
对于多状态或者多级EEPROM存储器单元，导电窗被多于一个分界点划分为多于 两个区域，以便每个单元能够存储多于一位数据。因此，给定的EEPROM阵列能够存储的信 息随着每个单元能够存储的状态的数量而增加。已经在美国专利第5，172，338号中描述了 具有多状态或者多级存储器单元的EEPROM或快闪EEPROM。
通常通过两种机制之一来将用作存储器单元的晶体管编程到“已编程”状态。在 “热电子注入”中，施加到漏极的高电压加速了电子以穿过衬底沟道区。同时，施加到控制栅 极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在“隧穿注入”中，相对于衬底， 高电压被施加到控制栅极。以此方式，将电子从衬底拉到中间的(intervening)浮置栅极。
可以通过多种机制来擦除存储器器件。对于EPR0M，可通过紫外线辐射从浮置栅极 移除电荷来大量擦除该存储器。对于EEPR0M，可通过相对于控制栅极向衬底施加高电压以 便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区(即，Fowler-Nordheim隧穿)来电 擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPR0M，该存储器可一次性全部 电擦除或一次一个或多个块地电擦除，其中一个块可以由存储器的512字节或更多组成。
存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。每个存储器芯 片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的 存储器器件还与进行智能和更高级的存储器操作和接口的外部存储器控制器一起工作。
存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储 器器件可以是快闪EEPR0M，或可以使用其他类型的非易失性存储器单元。在美国专利 No. 5，070，032,5, 095，344,5, 315，541,5, 343，063 和 5，661，053,5, 313，421 和 6，222，762 中 给出了闪存和系统及其制造方法的例子。具体地，在美国专利No. 5，570，315,5, 903，495、 6，046，935中描述了具有NAND串结构的闪存器件。而且，还由具有用于存储电荷的介电层 的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。 由Eitan等人的“NR0M:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell，，， IEEE Electron Device Letters, Vol. 21，No. 11，2000 年 11 月，543-545 页描述了利用介电 存储元件的这种存储器器件。0N0介电层延伸穿过在源极和漏极扩散区之间的沟道。用于 一个数据位的电荷被局限在与漏极相邻的介电层中，且用于另一数据位的电荷被局限在与 源极相邻的电介质层中。例如，美国专利No. 5，768，192和6，011，725公开了具有夹在两个 二氧化娃层之间的俘获(trapping)电介质的非易失性存储器单元。通过分离地读取该电 介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。
这样的存储器系统经常发生缺陷，不仅作为制造处理的部分、而且也发生在该 器件的操作寿命中。这样的缺陷的源之一是这样的存储器阵列的字线，由于字线漏电 (leakage)(到另一字线或者到衬底)以及断裂(broken)字线两个原因。随着器件尺寸缩 小，与这些字线有关的问题通常变得越来越严重。在器件是新的时，一些字线到字线的漏电 并不显现出来，而仅仅在施加多个编程-擦除循环之后导致故障。此漏电将导致出故障的 字线不能编程并且相应的数据将被破坏。断裂字线将具有高的抗连接性，由于此，在断裂远 端的单元在编程和验证操作期间将出现电压降。因此，断裂字线的阈值电压分布将呈现不 可分辨的状态。从而，这两类的缺陷如果未被检测到则可能危害存储器操作。发明内容
根据第一组方面，对于具有沿着字线形成的阵列的存储器单元的存储器电路，给 出了一种确定字线是否有缺陷的方法。对沿着第一字线的第一多个存储器单元进行编程操 作，该编程操作包括一系列交替的编程脉冲和验证操作，当被验证过时，存储器单元各自屏 蔽(lock out)进一步的编程脉冲。基于所述第一多个存储器单元的被验证为已编程的第 一子集的存储器单元的编程脉冲的数量相对于所述第一多个存储器单元的被验证为已编 程的第二子集的存储器单元的编程脉冲的数量，确定第一字线是否有缺陷，其中所述第一 子集和所述第二子集每个包含多个存储器单元并且不相同。
在其他方面，给出了一种存储器器件。该存储器器件包括存储器阵列，具有沿着 多条字线形成的存储器单元；以及编程和读取电路，可选择性地连接到存储器单元，用于对 沿着第一字线的第一多个存储器单元进行编程操作，该编程操作包括一系列交替的编程脉 冲和验证操作，当被验证过时，存储器单元各自屏蔽进一步的编程脉冲。该存储器器件还包 括逻辑电路，可连接到该编程和读取电路，用于基于所述第一多个存储器单元的被验证为 已编程的第一子集的存储器单元的编程脉冲的数量相对于所述第一多个存储器单元的被 验证为已编程的第二子集的存储器单元的编程脉冲的数量，确定第一字线是否有缺陷，其 中所述第一子集和所述第二子集每个包含多个存储器单元并且不相同。
本发明的各个方面、优点、特征和实施例被包括在其示例例子的以下描述中，该描 述应该结合附图来考虑。在此参考的所有专利、专利串请、论文、其他出版物、文档和事物因 此为了所有目的通过此参考以其全部被并于此。至于在任意所并入的出版物、文档或事物 以及本申请之间的术语的定义或使用的任何不一致或者矛盾之处，应以本申请的定义或使 用为准。


图1示意性例示可以在其中实现本发明的非易失性存储器芯片的功能块。
图2示意性例示非易失性存储器单元。
图3例示对于浮置栅极在任一时间可以选择性存储的四个不同电荷Q1-Q4的源 极-漏极电流Id和控制栅极电压Vra之间的关系。
图4例示存储器单元的NOR阵列的例子。
图5A示意性例示被组织为NAND串的存储器单元的串。
图5B例示由诸如图5A所示的NAND串50构成的存储器单元的NAND阵列200的 例子。
图6例示图1所示的包含跨过存储器单元的阵列的一排(bank)p个感测模块的读 /写电路270A和270B。
图7示意性例示图6所示的感测模块的优选组织。
图8更详细地例示图7所示的读/写堆叠。
图9 (O) -9 (2)例示编程一群4-状态存储器单元的例子。
图10 (O) -10 (2)例示编程一群8-状态存储器单元的例子。
图11例示用于将4-状态存储器单元编程到目标存储器状态的传统技术。
图12示出关于如何将电压提供给字线的电路细节。
图13是示例的电荷泵电路的框图。
图14向图13添加漏电检测电路。
图15例示示例的漏电检测操作的阶段。
图16示出在对于字线漏电处理的校准处理中的电流路径。
图17例示校准操作的阶段。
图18示出存储器单元阈值电压值的分布以例示断裂字线的症状。
图19例示在不同字线上的编程脉冲-验证重复的数量的变化。
图20是对于断裂字线检测例程的时序图。
图21A和21B例示字线驱动器的不同布置。
图22和图23A是在编程操作中扫描失败位的流程。
图23B是在还包括断裂字线检测的编程操作中扫描失败位的流程。
具体实施方式
存储器系统
图1到图11例示其中可以实现本发明的各个方面的示例存储器系统。
图1示意性例示其中可以实现本发明的非易失性存储器芯片的功能块。存储器芯 片100包括存储器单元的二维阵列200、控制电路210和诸如解码器、读/写电路和复用器 的外围电路。
存储器阵列200可由字线经由行解码器230 (分离为230A、230B)和由位线经由列 解码器260 (分离为260A、260B)来寻址(也参见图4和5)。读/写电路270 (分离为270A、 270B)允许并行读取或编程一页存储器单元。数据I/O总线231耦接到读/写电路270。
在优选实施例中，页由共享相同字线的连续行的存储器单元构成。在另一实施例 中，其中一行存储器单元被划分为多页，提供块复用器250 (分离为250A和250B)以将读/ 写电路270复用到各个页。例如，分别由奇数列和偶数列的存储器单元形成的两页被复用 到读/写电路。
图1例示其中在存储器阵列200的相对侧以对称的方式实现各个外围电路对存储 器阵列200的访问以便每侧的访问线和电路的密度减少一半的优选布置。因此，行解码器 分离为行解码器230A和230B，列解码器分离为260A和260B。在其中一行存储器单元被划 分为多页的实施例中，页复用器250分离为页复用器250A和250B。类似地，读/写电路270 分离为从阵列200的底部连接到位线的读/写电路270A和从阵列200的顶部连接到位线 的读/写电路270B。以此方式，读/写模块的密度以及因此的感测模块380的密度实质上 减少一半。
控制电路110是与读/写电路270协作以对存储器阵列200进行存储器操作的芯 片上控制器。控制电路110通常包括状态机112以及诸如芯片上地址解码器和电力控制模 块(未明确示出)的其他电路。状态机112提供存储器操作的芯片级控制。控制电路经由外 部存储器控制器与主机通信。
存储器阵列200通常被组织为按行和列布置的并且可由字线和位线寻址的存储 器单元的二维阵列。该阵列可以根据NOR型或者NAND型架构而形成。
图2示意性例示非易失性存储器单元。存储器单元10可以由具有诸如浮置栅极 或者电介质层的电荷存储单元20的场效应晶体管实现。存储器单元10还包括源极14、漏极16和控制栅极30。
存在许多现今正使用的商业上成功的非易失性固态存储器。这些存储器器件可以采用不同类型的存储器单元，每种类型具有一个或多个电荷存储元件。
典型的非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利 no. 5，595，924中给出了 EEPROM单元及其制造方法的例子。在美国专利No. 5，070，032、 5，095，344、5，315，541、5，343，063、5，661，053、5，313，421 和 6，222，762 中给出了快闪EEPROM单元、其在存储器系统中的使用及其制造方法的例子。具体地，在美国专利 No. 5，570，315、5，903，495和6，046，935中描述了具有NAND单元结构的存储器器件的例子。而且，已经由 Eitan 等人在“NORM:A Novel Localized Trapping, 2~Bit Nonvolatile Memory Cell”, IEEE Electron Device Letters, Vol. 21，No. 11，2000 年 11 月，543-545 页中以及在美国专利No. 5，768，192和6，011，725中描述了利用介电存储元件的存储器器件的例子。
实际上，通常通过在向控制栅极施加参考电压时感测跨过单元的源极和漏极电极的导电电流来读取该单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷， 可以检测关于固定的参考控制栅极电压的相应导电电流。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗或相应的导电电流窗。
或者，取代检测在划分的电流窗之间的导电电流，能够在控制栅极处为在测试下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流。在一个实施方式中,通过检查导电电流经过位线的电容放电的速率来实现相对于阈值电流的对导电电流的检测。
图3例示对于在任一时间浮置栅极可以选择性存储的四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压Va之间的关系。四个实线的Id相对Va曲线表示分别对应于四个可能的存储器状态的、可以被编程在存储器单元的浮置栅极上的四个可能的电荷水平。作为例 子，一群单元的阈值电压窗范围可以从0.5V到3. 5V。通过将阈值窗以每个0.5V的间隔划分为五个区域，可以划界分别表示一个已擦除和六个已编程的状态的七个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”。例如，如果如所示使用2μ A的参考电流IREF，则用Ql编程的单元可以被认为处于存储器状态“1”，因为其曲线在由VCG=O. 5V和1.OV划界的阈值窗的区域中与Ikef相交。类似地，Q4处于存储器状态“5”。
如从以上描述可以看出，使得存储器单元存储的状态越多，其阈值窗划分得越精细。例如，存储器器件可以具有含有范围从一1. 5V到5V的阈值窗的存储器单元。这提供了 6. 5V的最大宽度。如果存储器单元要存储16个状态，则每个状态可以占据阈值窗中的从200mv到300mV。这将要求在编程和读取操作中的更高的精确度以便能够实现要求的分辨率。
图4例示存储器单元的NOR阵列的例子。在存储器阵列200中，每行存储器单元通过其源极14和漏极16以菊链方式连接。该设计有时被称为虚拟接地设计。一行中的单元10使得其控制栅极30连接到诸如字线42的字线。一列中的单元使得其源极和漏极分别连接到诸如位线34和36的所选位线。
图5A示意性例示被组织为NAND串的存储器单元的串。NAND串50包括通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2、……Mn (例如n=4，8，16或更大)。一对选择晶体管S1、S2控制存储器晶体管链分别经由NAND串的源极端54和漏极端56与外部 的连接。在存储器阵列中，当源极选择晶体管SI导通时，源极端耦接到源极线(见图5B)。 类似地，当漏极选择晶体管S2导通时，NAND串的漏极端耦接到存储器阵列的位线。该链中 的每个存储器晶体管10担当存储器单元。其具有用于存储给定量的电荷以便表示意图的 存储器状态的电荷存储元件20。每个存储器晶体管的控制栅极30允许对读和写操作的控 制。如将从图5B中可见，一行NAND串的相应存储器晶体管的控制栅极30全部连接到相同 的字线。类似地，选择晶体管S1、S2的每个的控制栅极32提供分别经由其源极端54和漏 极端56对NAND串的控制访问。同样，一行NAND串的相应选择晶体管的控制栅极32全部 连接到相同的选择线。
当在编程期间读取或验证NAND串内的被寻址的存储器晶体管10时，为其控制栅 极30提供适当的电压。同时，NAND串50中的其余未被寻址的存储器晶体管通过向其控制 栅极施加充分的电压而完全导通。以此方式，从各个存储器晶体管的源极到NAND串的源极 端54有效地建立了导电路径，且同样从各个存储器晶体管的漏极到该单元的漏极端56有 效地建立了导电路径。在美国专利No. 5，570，315,5, 903，495,6, 046，935中描述了具有这 种NAND串结构的存储器器件。
图5B例示由诸如图5A所示的NAND串50构成的存储器单元的NAND阵列200的 例子。沿着NAND串的每列，诸如位线36的位线耦接到每个NAND串的漏极端56。沿着每 排NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端54。而且，沿着一排NAND 串中的一行存储器单元的控制栅极被连接到诸如字线42的字线。沿着一排NAND串中的一 行选择晶体管的控制栅极被连接到诸如选择线44的选择线。可以通过在一排NAND串的字 线和选择线上的适当的电压来寻址该排NAND串中的整行存储器单元。当NAND串内的存储 器晶体管正被读取时，该串中的剩余的存储器晶体管经由其相关的字线而硬导通(turn on hard)，以便流经该串的电流实质上依赖于正被读取的单元中存储的电荷的水平。
感测电路和技术
图6例示图1所示的包含跨过存储器单元的阵列的一排P个感测模块的读/写电 路270A和270B。并行工作的整排P个感测模块480允许沿着一行的一块(或一页)P个单 元10被并行读取或编程。实质上，感测模块I将感测单元I中的电流I1,感测模块2将感测单元2中的电流12，......，感测模块P将感测单元P中的电流Ip，等等。从源极线34流出到集合节点CLSRC中并从那里流到地的对于页的总单元电流iTra将是P个单元中所有电 流之和。在传统存储器架构中，具有公共字线的一行存储器单元形成两页或多页，其中一页 中的存储器单元被并行读取和编程。在一行具有两页的情况下，通过偶数位线访问一页，并 通过奇数位线访问另一页。一页的感测电路在任一时间与偶数位线或奇数位线耦接。在该 情况下，提供页复用器250A和250B以将读/写电路270A和270B分别复用到各个页。
在当前生产的基于56nm技术的芯片中，p>64000并且在43nm32G位x4的芯片 中，p>150000。在优选实施例中,块是一连串(run)的整行单元。这是所谓的“全位线(all bit-line)”架构,其中页由分别与连续的位线稱接的一行连续的存储器单元构成。在另一 实施例中，块是行中的单元的子集。例如，单元的子集可以是整行的一半或者整行的四分之 一。单元的子集可以是一连串连续的单元或者每隔一个单元、或者每隔预定数量的单元。每 个感测模块经由位线耦接到存储器单元，并且包括用于感测存储器单元的导电电流的感测放大器。通常，如果读/写电路分布在存储器阵列的相对侧，则该排P个感测模块将分布在两组读/写电路270A和270B之间。图7示意性例示图6所示的感测模块的优选组织。包含P个感测模块的读/写电路270A和270B被分组为一排读/写堆叠400。图8更详细地例示图7中所示的读/写堆叠。每个读/写堆叠400并行对一组k条位线进行操作。如果一页具有p=r*k条位线，则将存在r个读/写堆叠400-1、……、400-r。实质上，该架构如此使得由公共处理器500服务于k个感测模块的每个堆叠以便·节省空间。公共处理器500基于位于感测模块480处的以及位于数据锁存器430处的锁存器中的当前值以及来自状态机112的控制来计算要存储在那些锁存器中的更新的数据。已经在2006年6月29日的美国专利申请公开号US-2006-0140007-A1中已经公开了公共处理器的详细描述，其全部公开通过参考合并于此。并行工作的整排被划分的读/写堆叠400允许沿着一行的一块(或页)p个单元并行被读取或编程。因此，对于整行单元将存在P个读/写模块。因为每个堆叠服务于k个存储器单元，所以该排中的读/写堆叠的总数由r=p/k给出。例如，如果!■是该排中的堆叠的数量，则P=r*k。一个示例的存储器阵列可以具有p=150000，k=8，因此r=18750。诸如400-1的每个读/写堆叠实质上包含并行服务于一段k个存储器单元的感测模块480-1到480-k的堆叠。页控制器410经由线路411向读/写电路370提供控制和定时信号。页控制器本身经由线路311而依赖于存储器控制器310。每个读/写堆叠400之间的通信受互连堆叠总线431影响并且由页控制器410控制。控制线411将来自页控制器410的控制和时钟信号提供给读/写堆叠400-1的组件。在优选布置中，堆叠总线被划分为用于公共处理器500和感测模块的堆叠480之间的通信的SA总线422以及用于处理器和数据锁存器的堆叠430之间的通信的D总线423。数据锁存器的堆叠430包括数据锁存器430-1到430_k，一个数据锁存器用于与该堆叠相关联的每个存储器单元。I/o模块440使得数据锁存器能够经由I/O总线231与外部交换数据。公共处理器还包括用于输出指示存储器操作的状态、诸如错误状况的状态信号的输出507。状态信号用于驱动在线或配置中联系于标记总线(FLAG BUS) 509的η-晶体管550的栅极。该标记总线优选由控制器310预充电并且当状态信号由任意一个读/写堆叠赋值时被下拉。
_9] 多状态存储器划分的例子已经结合图3描述了其中每个存储器单元存储多位数据的非易失性存储器。一个具体例子是由场效应晶体管的阵列形成的存储器，每个场效应晶体管具有在其沟道区和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储一个范围的电荷，引起对于每个场效应晶体管的一个范围的阈值电压。可能的阈值电压的范围跨度是阈值窗。当阈值窗被划分为阈值电压的多个子范围或者区域时，每个可分辨的区域用于表示存储器单元的不同存储器状态。可以通过一个或多个二进制位来编码多个存储器状态。例如，被划分为四个区域的存储器单元可以支持可以被编码为2位数据的四个状态。类似地，被划分为八个区域的存储器单元可以支持可以被编码为3位数据的八个存储器状态，等等。图9 (0)-9 (2)例示编程一群4状态存储器单元的例子。图9 (O)例示可编程为分别表示存储器状态“0”、“1”、“2”和“3”的四个不同的阈值电压分布的该群存储器单元。图9 (I)例示对于被擦除的存储器的“被擦除”阈值电压的初始分布。图9 (2)例示在许多存储器单元已经被编程之后存储器的例子。实质上，单元初始地具有“被擦除”阈值电压并且编程会将其移动到更高的值而进入由Vp V2和V3划界的三个区域之一。以此方式，每个存储器单元可以被编程到三个被编程状态“ I ”、“2”和“3”之一或者在“被擦除”状态中保持未被编程。随着存储器得到更多编程，如图9 (I)所示的“被擦除”状态的初始分布将变得更窄并且被擦除状态由“O”状态表示。可以使用具有低位和高位的2-位码来表示四个存储器状态的每个。例如，“O”、“ I ”、“ 2 ”和“ 3 ”状态分别由“ 11”、“ OI ”、“ 00 ”和“ 10 ”表示。可以通过在“全序列”模式下感测而从存储器读取2-位数据，在该“全序列”模式中，通过分别在三个子过程(sub-passes)中相对于读取划界阈值'、V2和V3进行感测来一起感测这两位。图10 (O)-1O (2)例示编程一群8-状态存储器单元的例子。图10 (O)例示可编程为分别表示存储器状态“O”- “7”的八个不同的阈值电压分布的该群存储器单元。图10(I)例示对于被擦除存储器的“被擦除”阈值电压的初始分布。图10 (2)例示在许多存储器单元已经被编程之后的存储器的例子。实质上，单元初始地具有“被擦除”阈值电压并且编程会将其移动到更高的值而进入由V1-V7划界的三个区域之一。以此方式，每个存储器单元可以被编程到七个被编程状态“I”- “7”之一或者在“被擦除”状态中保持未被编程。随着存储器得到更多编程，如图10 (I)所示的“被擦除”状态的初始分布将变得更窄并且被擦除状态由“ O ”状态表示。可以使用具有低位和高位的3-位码来表示四个存储器状态的每个。例如，“O”、“ I ”、“ 2 ”、“ 3 ”、“ 4 ”、“ 5 ”、“ 6 ” 和“ 7 ” 状态分别由 “ 111”、“ 011 ”、“ 001 ”、“ 101 ”、“ 100 ”、“ 000 ”、“010”和“110”表示。可以通过在“全序列”模式中进行感测而从存储器读取3-位数据，在该“全序列”模式中，通过分别在七个子过程中相对于读取划界阈值V1-V7进行感测来一起感测三位。页或字线编稈和验证对页编程的一种方法是全序列编程。该页的所有单元初始处于被擦除状态。因此，该页的所有单元从被擦除状态朝向其目标状态被并行编程。以“I”状态作为目标状态的那些存储器单元在一旦其已经被编程到“ I”状态时就被锁定以禁止进一步编程，而具有目标状态“2”或更高的其他存储器单元将经历进一步编程。最终，以“2”作为目标状态的存储器单元也将被锁定以禁止进一步编程。类似地，随着逐步的编程脉冲，具有目标状态“3”- “7”的单元达到并被锁定。因为验证发生在编程脉冲之后并且每个验证可以针对多个验证电平，因此已经实现了各种“智能”验证方案来减少验证操作的总数。例如，因为逐脉冲的编程递增编程该群单元朝向越来越高的阈值水平，所以在直到某个脉冲之前，无需开始相对于较高验证电平的验证。在Gongwer等人发表于2007年7月10日并且转让给与本申请相同的受让人的美国专利号 7，243，275 “SMART VERIFY FOR MULT1-STATE MEMORIES”中公开了具有智能验证的编程技术的例子。美国专利号7，243，275的整个公开被引用附于此。图11例示了用于将4-状态存储器单元编程到目标存储器状态的传统技术。编程电路通常向所选字线施加一系列编程脉冲。以此方式，其控制栅极耦接到该字线的一页存储器单元一起被编程。所使用的编程脉冲串可以具有递增的时段或幅度以便抵消被编程到存储器单元的电荷存储单元中的累积电子。编程电压vrcM被施加到在编程下的页的字线。编程电压vrcM是从初始电压水平V·开始的阶梯波形形式的一系列编程电压脉冲。在编程下的页的每个单元经历此系列的编程电压脉冲，在每个脉冲处尝试向该单元的电荷存储元件添加递增的电荷。在编程脉冲之间，单元被回读以确定其阈值电压。回读处理可能涉及一个或多个感测操作。当单元的阈值电压已经被验证为落入与目标状态对应的阈值电压区域内时，对该单元的编程停止。无论何时页的存储器单元已被编程到其目标状态时，其被禁止编程，而其他单元继续经历编程，直到该页的所有单元都已被编程-验证过。有缺陷的字线接下来的部分将考虑用于标识有缺陷的字线的技术。如在背景技术中所述，字线缺陷可以包括漏电的字线以及断裂的字线两者。以下考虑这两者，首先讨论字线漏电。字线漏电检测在现有技术布置下，通常尽可以在对存储器芯片的测试时通过直接向器件的管脚施加高电压电平然后测量管脚处的电流/电压水平来进行字线漏电的检测。这要求使用测试器器件并且不能在存储器芯片被装配为一器件的部分之后实现。这意味着，然后在器件烧机(burn-1n)之后不能检查字线。在此给出的技术允许检测字线漏电的芯片上手段。如将在以下段落中讨论的，给出的技术允许在字线具有内部施加的高电压的同时检测字线上的漏电。在示例实施例中，使用电容分压器将高电压降转换为可以与参考电压相比较的低电压降以确定由于漏电引起的电压降。接下来的部分将给出可以帮助确保用于检测漏电极限的此技术的准确性的相关芯片上自校准方法。对于这两个处理，它们可以在器件状态机的控制下，这属于内置的自测试以节省昂贵的外部测试器件。以此方式，可以在不需要复杂的测试设施的并且可以在芯片被封装之后的场合下进行的芯片上自动处理中进行漏电确定。首先，对在此涉及的问题的一些讨论很可能是有用的。将存储器器件不断减小到更小规模存在持续的影响。例如，随着该技术缩小到20nm和IOnm存储器单元，字线之间的距离因此是20nm或10nm。容限变得更关键并且器件更易于出现可能导致字线漏电到基板或者短路到相邻字线的缺陷。已经发现漏电与由于生长缺陷而不能循环的晶片相关，并且可检测的漏电看起来在实际的编程状态故障之前。检测字线漏电的先前方法在字线上施加高电压并且测量来自测试管脚焊点的电流泄漏。(在美国专利号5，428，621中讨论了现有漏电检测的一些例子。)因为漏电测试需要非常准确的电流源，所以此测试模式仅可以通过传统的测试器来进行。因为制造商希望将大部分测试操作转移到不昂贵的测试器上，所以能够实现检测字线漏电的芯片上手段的新的测试流程将是有用的。此部分给出使能够对于闪存自动地并且内部地进行字线漏电测试并且可以利用各个电压偏压以及多种加压(stress)拓扑来进行的方式。该方法还可以在芯片被封装之后的场合下进行，并且进一步允许系统检测不同的漏电水平。对于典型的器件，在诸如10到20伏的高电压加压时字线漏电可以是IOOnA量级。以高电压检测这样的小电流的难点源于当前的NAND架构。这可以用图12来例示。存储器电路的平面可以在几千个块的量级，在610示出块中的一个，并且每个块可以具有几十条字线，其中的三条字线明确示出为WLn-1 615、WLn 613和WLn+1 611。在编程和读取操作期间，一般在所选字线上施加高电压，比如在WLn 613上施加。NAND架构还需要具有字线电压驱动器的最小面积损失(penalty)。该驱动器通常从字线阵列的一端连接到这些字线。如果该架构允许从两端连接到字线，则可以通过从一端发送已知的电流并且从另一端检测相同的电流来检测字线漏电或者断裂。高电压VPGM通过泵(以下关于图13讨论)产生并被提供给在此表示为开关的第一解码CGN块601。CGN块601是用于根据对于每条全局控制栅极(CG)线的操作模式而提供各种(通常是3到5个不同种类的)电压的块。与示出的字线对应地明确示出了 CG线中的三条(621、623、625)。(与每个块中的字线的数量一样多的)CG线将连接(rout)到存储器阵列的行(块)解码器。如由省略号所示，除了仅示出的块610之外，CG线还行进到该阵列的其他块，以便这些CG线通常与顶部金属层连接并且穿过所有层的所有行解码器。在一个优选实施例中，利用本地泵(local pump)解码每个块。当块被选择时，逻辑信号将使得本地泵在行解码器中的通过晶体管(对于三条所示字线的通过晶体管在此由631、633和635表示)的栅极上施加高通过电压transferG。在相应全局CG上的高电压将被传递到所选块的字线。在此，仅字线WLn 613被示出为连接以接收VPGM，两条相邻字线(611，615)取为地(或者更通常地，取为低电压电平)，对应于以下讨论的字线到字线漏电测试样式。在字线漏电测试期间，根据要检测的缺陷，字线可以具有不同的偏压拓扑。在检测字线到基板短路的情况下，所有字线可以被偏压到相同水平的高电压，基板处于地。在检测字线到相邻字线短路的情况下，块中的字线将被交替地偏压在高电压(VPGM)和O伏，如图12所示。最差的寄生电容将来自后一种情况。图12还示出了对于所涉及的寄生电容的一些示例的估计值。从64字线架构中的高电压泵到CGN(高电压到复用块)，贡献大概是5pF。在CGN块内部，负荷将是4pF。从CGN块连接到存储器阵列的边缘处的行解码器的每个全局顶部金属是4pF。一个平面的结电容是lpF。每个本地字线(local wordline)具有2pF。在替换的偏压配置中，总共64条字线，其中的32条字线被偏压到高电压而其他32条字线被偏压到0V，如图12中所示，总字线电容是2x32=64pF。总全局CG线将是5x32=160pF。为了检测高电压提供节点VPGM上的漏电，则总电容将是64+160+4+5=233pF。如果系统要使用IOOnA的漏电来对233pF的大电容放电并使高电压降低I伏，则这将需要等待2. 3ms。在检测偶数字线上的漏电之后，将用另一 2. 3ms来测试奇数字线。总漏电测试时间是大约5ms。为了减少检测时间，检测所需的电压降可以减少到100mV，相应的检测时间减少到500us。这可以用于现场(in-field)检测操作。在一组优选实施例中，这可以在每个擦除操作之前执行。例如，检测可以被包括为擦除操作序列的部分，或者可以响应于控制器发出的指令而在擦除之前进行。如果一个块失败，则控制器可以将其从可用块的池中移除。放电和测试时间将依赖于CG路线的寄生电容。由于此，一组优选实施例具有内置到存储器芯片的芯片上校准机制，以便可以使用精确的漏电标准来用于检测，并且可以根据芯片架构、子线电压加压拓扑、平面的数量以及任何其他有贡献的因素来自动调整测试时间。在接下来的部分中进一步讨论此校准系统。通常通过诸如图13所示的电阻分压器来调整正常的高电压泵。高电压VPGM将由经过开关SW1649连接到地(或更一般地，连接到低电压电平)的电阻器645和647分压，并且用于amp643的比较点电压将是通常在1. 2伏左右的电压基准vref。电阻器串通常将具有IOuA水平的漏电流。差分放大器或者比较器643将被用于输出数字电压标记泵(flag_pump)，该数字电压标记泵将被用于控制泵时钟。当该泵被泵到目标水平时，标记泵将是低的的以关闭泵时钟。当高电压降到某个水平以下时，标记泵信号将成为高以使能泵时钟并且开启泵以提供高电压。关于电荷泵的更多细节可以在例如Pan和Samaddar在McGraw-Hill的2006年的 “Charge Pump Circuit Design” 中或者在网页 “www. eecg. toronto. edu/ kphang/ecel371/chargepumps. pdf，，上可获得的 Pylarinos 和 Rogers,Department of Electricaland Computer Engineering University of Toronto 的“Charge Pumps:An Overview，，中找到。关于各种其他电荷泵方面和设计的进一步信息可以在以下中找到美国专利号 5，436，587 ;6，370，075 ;6，556，465 ;6，760，262 ;6，922，096 ;7，030，683 ;7，554，311 ；7，368，979 ;以及 7，135，910 ;美国专利公开号 2009-0153230-A1 ；2009-0153232-Α1 以及2009-0058506-A1 ；以及于2005年12月6日提交的申请号11/295，906 ;于2005年12月16日提交的11/303，387 ;于2007年8月28日提交的11/845,939 ;于2008年6月24日
提交的12/144,808 ;于2008年6月9日提交的12/135，948 ;于2008年6月25日提交的12/146,243 ;于2008年12月17日提交的12/337，050 ;于2009年7月21日提交的12/506,998;于2009年9月30日提交的12/570，646 ;以及于2009年12月17日提交的12/640,820。具体地，7，554，311描述了也在分压器中采用电容用于调整的调整方案。可以使用类似于图12的检测原理来检测大寄生高电压节点上的电压变化。因为漏电是以IOOnA的量级，所以需要使用将高电压划分为低电压的新方式。通常与低电压供应一起来构造比较器以节省Icc电流。电容式分压器具有无漏电流的优点。电容式分压器的难点在于需要准确设置在检测点处的初始电压。如图14所示，除了调压器(regulator)643之外，添加一组新的差分放大器或者比较器653用于字线漏电检测。比较电压verfI可以由数字到模拟转换器电压电路651设置，该数字到模拟转换器电压电路651的输入可以根据器件而设置。(在一个替换实施例中，这可以被设置为校准处理的一部分。)开关晶体管SW2 659将用于将比较节点初始化在调整电平的相同电压电平。电容器C1655和C2 657是电容式分压器。可以使用1:1的比率。检测点电压Vmid将具有增
量Δ Vmid= ^VOMpuj[^^，其中AVratput是由于漏电引起的高电压降。为了能够检测IOOmV的高电压变化，如果C1=C2，则在比较器点处将呈现50mV的变化。比较器的基准电压将向下移动50mV。如果比较器还具有准确性问题，则最小可检测的电压降将受该比较器限制。芯片上校准还可以校正比较器的一些偏移和误差。字线漏电检测是3步检测处理，如图15所示，其中字线上的电平被示出在705。在预充电阶段，字线被预充电到高电压电平，其中泵开启，调压器设置到目标电平SWl = Vdd0应该使用足够的时间来充电整条字线。位于远离字线驱动器侧的字线的远端可能花费更长的时间来充电(如示出为虚线707)。还可以在两个阶段中泵出高电压首先利用另一更强的泵来泵到中间电压，然后使用高电压泵将字线充电到更高的电平。在预充电时间期间，还通过接通SW2来初始化检测点Vmi d。在字线完全被充电到目标电平之后，泵将与电阻器调压器一起被关闭(浮置)(SW1=0)。SW2也被断开，俘获中间节点上的电压。在某个放电时间之后(可以用一参数设置计时器)，将通过比较器653测量电压降。放电时间将依赖于总寄生电容和目标检测漏电流。(为了更准确的漏电检测，在接下来的部分中将引入自校准电路。)中间点电压将于vrefl比较以产生信号通过或失败(P/F)。作为例子，vrefl电压从模拟电压发生器651产生，该模拟电压发生器651可以传递具有50mV分辨率的在O到1. 2V之间的电压。当检测到字线漏电时，通常整个块将被标记为不将被使用的坏块。如需要，任何有效数据将被转移到另一块，尽管如上所述在优选组的实施例中漏电检测处理作为擦除处理的部分而执行。在其他情况下，例如在存储器具有NOR架构时，可以标出单个有缺陷的字线。用于检测时间的芯片上自校准字线漏电检测时间依赖于寄生电容，该寄生电容可以依赖于架构、电压偏压拓扑和平面的数量而具有大的变化。因此，优选具有用已知的漏电流来校准放电时间的方法。在此部分中描述芯片上自校准方法。实现此方法而不需要添加额外的元件的简便方式是在调压器中利用已知的电流来校准检测时间。图16示出与图14中相同的元件，但是如图16所示，电阻器分压器被用于在校准处理期间对高电压放电，如由电流路径Idis 673所示。再次优选将这些元件实现为存储器芯片上的外围电路，并且在校准处理中测试的路径应该与实际用于检测漏电的路径匹配。在芯片上自校准期间，好块应该用于确定没有任何字线漏电的块的特征。好块可以通过其编程特征或者从其他一些其他的好块检查中而被确定。例如，可以编程并回读与最高状态对应的数据以查看其是否正确。当对全新的晶片进行校准时，字线漏电通常还未开始显现出来并且通常很容易定位好块。校准类似于实际的漏电测试并且可以按3个阶段进行，如图17所示。第一阶段通过开启高电压泵、CGN电压选择电路和对于所选块的行解码器将测试块的字线预充电到目标电压电平样式。高电压由电阻器分压器和比较器调整以使能泵时钟。在此步骤，SWl和SW2两者都接通，如分别在801和803示出的。字线充电，如在805和807所示，分别对应于图15的705和707。放电阶段将不同于图15中所示的正常字线漏电测试。在放电阶段期间，电阻器分压器将被保持接通，SWl=VdcL但是，泵被禁用并被使得浮置，并且SW2=0，以将中间节点与电阻器分压器相隔离。通过以10 μ A的量级的沿着放电电流Idis的路径673的固定的漏电流，高电压VPGM将经过电阻器串被放电。当差分放大器653的输出P/F809在与所选vref I值比较之后而翻转时，放大器输出通过/失败(Pass/Fail)将反馈回以截止SWl。计时器可以开始计时,从放电阶段开始起直到P/F从通过到失败的比较器翻转。基于检测漏电检测标准以及这与电阻器漏电的比率，可以将计时器乘以2的倍数(比如128)以设置计时器计数器用于检测目标漏电流。例如，如果电阻器漏电ΙΟμΑ，则计时器乘以128将给出78ηΑ的检测电流。(也可以使用其他倍数，但是2的倍数容易实现，因为乘以2的容易方式是进行二进制数字到较高位的偏移。)在晶片种类测试期间，对于给 定的电压拓扑，仅需要进行一次校准。然后可以固定计时器数字并将其存储在例如ROM熔丝(fuse)块中。在通电读取期间，计时器数字将被读出到寄存器并且控制字线漏电测试。对于不同的加压拓扑，因为寄生电容改变，因此需要新的校准。在每个校准之后，可以获取对应的计时器参数并将其保存在ROM闪存中。在制造商测试期间或者一旦器件出厂的现场测试时，可以使用字线漏电。微控制器将发出在用户应用中进行字线漏电测试的命令。进行漏电测试的方便的时间是在擦除操作之前，因为在漏电期间引起的编程干扰可以通过随后的擦除操作消除。断裂字线的检测此部分关注断裂字线的检测。随着器件尺寸减小，除了漏电的字线可能增加之外，断裂字线的出现也可能变得更常见。断裂字线将具有跨过断裂的高抗连接性，由于此，字线的远端(从字线驱动器起的断裂的另一侧)的单元在编程和验证操作两者期间将经历电压降。这将导致编程脉冲具有更低的幅度，使得单元将被更少地编程；但是因为验证电平也降低，所以这些编程不足的(under-programmed)单元仍可以验证。结果,断裂字线的阈值电压分布将呈现两个峰，一个峰对应于断裂一侧的单元，另一个峰对应于断裂的另一侧的单元。在此部分中所述的方法可以用于标识断裂字线故障并恢复断裂字线的数据。存在可以通过其检测断裂字线故障的各种方式。一种方法是使用智能验证方案，比如美国专利公开号US-2010-0091573-A1和US-2010-0091568-A1中描述的。在此布置中，当在每条字线上某个数量的位通过低页编程操作时，记录编程电压电平。此记录的编程电压电平然后被用作相同字线的高页的起始编程电压。通过此方案，对于每条字线的编程循环的数量极大地统一，因此总编程循环数量的任何变化可以被用作断裂字线的指示。但是，因为断裂字线中的编程循环数量可能并不显著高于典型情况，所以使用总编程循环计数来判断此故障可能导致虚假警报。检测此类故障的另一方法是“禁区(forbidden zone)”读取，其中进行读取以确定任何单元是否具有在分配给数据状态的范围之间的区域中的阈值电压。(参见例如美国专利号7，012，835 ;7，616，484，；或者7，716，538。)在此种方案中，在编程操作完成之后，可以在两个不同的水平处感测具体状态并且可以将这两个感测操作的结果相互比较。然后可以进行扫描操作以检查两个读取的间隙之间的位的数量，其中这两个读取在一个感测操作中被感侧为不导电，并且在另一感测操作中被感测为导电。此解决方案伴随着性能损失，因为每个单个的编程操作后将跟随两个读取操作和一个扫描操作。标识断裂字线的另一方法是在晶片分类(die-sort)期间筛选出故障。在此方法中，整个块被编程，然后被回读。(例如，当数据按多页格式存储时，每条字线的低页可以被编程和读取两次。)用正常读取点进行一个读取，并且用升高的读取点进行另一读取，类似于在上一段中所述的禁区读取。然后使用测试模式命令序列来比较两个感测操作的结果。但是，当直到器件已经操作过一些时间之前症状通常不显现出来时，这将仅挑出在测试时表现出来的字线漏电。而且，当字线已经表现出断裂时，可能不在每个编程循环都将其展示出来，因而，在单个测试操作中可能错过。进一步考虑该问题，断裂字线故障的症状是具有两个峰的分布。图18逐字线地示出对于64条字线的例子的存储器的块的阈值分布。对于三个状态的分布在901、903和905示出。如所示，这形成三个适当定义的并且分离的峰，其中，例如，最高的两个状态被923和925之间的区域分开。但是，对于断裂的字线，远离字线驱动器的断裂的远端的那些单元将被偏移到更低的阈值，如在911、913和915所示。双峰分布背后的原因是，在字线驱动器的远端的字线的部分将呈现电压降。结果，位于字线的远端处的单元将编程得更慢并且以更低的电压通过验证。因为该故障不会导致编程状态故障，因此对于典型的编程故障机制，这可能不可检测。编程断裂的字线将示出一些编程循环变化，但是字线-字线以及块-块变化使得难以基于编程循环计数进行判断，如关于图19可以例示出的。图19示出在此例子中对于要将低页编程到64条字线的块中的每条字线的脉冲-验证重复的数量、或循环计数。如其中所示，循环计数在不同的字线之间波动达几个计数。这些变化可以反映由于诸如是边缘字线还是中央的字线、或者字线已经经历了多少擦除-编程循环以及处理变化的设计细节引起的波动。在WL50的情况下，循环计数明显高于其他波动，指示这很可能是断裂的字线，尽管将使用进一步的测试来确认其实际上断裂了还是这仅仅是虚假警报。在此给出的技术使得能够通过比较对于位于该缺陷的两不同侧的单元的编程循环计数来检测断裂字线故障。沿着字线的单元被编程，并且确定如何选取不同组的单元或者这些单元的子集来验证为已编程到目标状态、比如写入所有单元以具有被编程的低页。具有远离字线驱动器的断裂的远端的单元的组将花费比具有在驱动器和断裂之间的所有其单元的组更长的时间来编程。因为通常使用交替的脉冲-验证算法来编程存储器单元，所以这可以通过记录不同组所需的脉冲的数量或者循环计数或者仅记录所需的数量的差来实现。可以对于沿着字线的所有单元或者这些单元的一些部分、比如对于分别编程奇数位线和偶数位线的系统来进行编程。在示例实施例中，其循环计数被比较的单元的子集是字线的一端的片段以及在字线的另一端的片段的单元的连续子集。更一般地，可以使用单元的其他子集，但是通过关注从字线的两端起的片段，可以捕捉到任意断裂而无需进行组的循环计数的多次比较；并且关注字线的片段在示例的架构中比从单元的不连续的子集、重叠的子集或者这些的一些组合形成组的情况更容易实现。为了能够有意义地比较不同片段的循环计数，其单元应该用随机数据、例如以多页格式来编程。字线的两端之间的循环计数比较将消除字线到字线变化或者块到块变化。相同字线上的单元将遵循类似的编程特征。存储器器件通常已经包括了扫描用于检查在编程时失败的存储器位。示例的实施例将断裂字线检测并入这样的例程中，这可以具有几个优点。其一是这样的扫描已经作为其算法的部分可能跟踪记录了存储器单元或片段的循环计数。而且，因为允许在器件已经运作之后进行断裂字线检查，所以可以挑出仅在器件测试之后才表现出来的或者不是在每次测试时都可检测的断裂。 在示例的算法中，断裂字线检测被并入失败位检测中，该失败位检测在最后几个编程循环期间进行，并且逐片段地计数失败的位，字线被再划分为多个片段。在以上给出的示例的存储器实施例中，每个片段可以被取为对应于如图7所示的读/写堆叠中的一个或几个相邻堆叠。在此扫描进行中时，可以监视在字线的各端的第一物理片段和最后的物理片段的扫描结果。当对于这两个片段端的任一个的失败位计数低于(在此例子中)固定的标准时，信号被锁存为高以标记一个片段的通过。然后当这些片段中的第一个通过扫描时可以触发升序计数器。然后当两个片段中的较慢者通过扫描操作时，可以停止该计数器。在编程例程结束时，将升序计数器的输出与该固定的标准相比较。如果计数高于该标准，则信号可以被锁存为高以指示已经检测到断裂字线。可以在状态机(图8中的112)上实现升序计数器。因为升序计数器可以仅计数在一个片段通过了其写入标准时开始的编程循环，所以芯片上状态机通常将能够保持编程循环的计数，因此这为其添加了要维持的另外的计数。如果检测到断裂字线，则其编程状态应该被设置为失败，并且相应的缓存的数据应该被终止。然后控制器可以切换出下一页的数据——如果该页数据已经加载在数据锁存器中。下一页数据也可以被编程到不同的位置而不是将数据切换出到控制器。然后可以通过发出将触发以偏移的读电压电平的读操作的命令序列来恢复失败的数据页以及任何对应的低页的数据。(在美国专利号7，345，928中描述了数据恢复和相应的锁存器结构的方面。)可以通过图20的图例示该处理，该图示出了对于此方案中涉及的信号中的一些的波形。在此图中，OPC是编程循环计数，对应于脉冲-验证序列中的重复。0PC_DIFF是用于计数编程循环差的升序计数器。SEG1_C0MP是指示片段中的第一个片段的通过点的锁存信号。LASTSEG_C0M是指示最后的片段的通过点的锁存信号。图20选出了在时间tQ时已 经完成n-1个循环之后的编程处理。初始地，SEG1_C0MP、LASTSEG_C0M和BR0KEN_WL信号全部是低，并且升序计数器被初始化为O。在h，对应于循环计数n，端片段中的第一个(在此视为第一片段)达到其通过点，并且SEG1_C0MP变为高，并且升序计数器开始，如示出为0PC_DIFF。0PC_DIFF继续随着循环计数而递增，直到端片段中的另一个(在此是最后的片段)在〖4通过，对应于循环计数n+3。然后当 0PC_DIFF>F_0PC_DIFF 时，信号 BR0KEN_WL 变为高。在实现上述方案时涉及的一个复杂性是架构使用两侧的字线驱动器、将驱动器放置在阵列的两侧的情况(比如将在图1的行解码器230A和230B中)。这可以通过图21A和21B例示。在图21A中，字线WL901A具有在左边的驱动器905A，最靠近该驱动器。沿着字线901A的最后的片段在远离驱动器905A的断裂903A的另一侧，并因此将经历降低的电压电平，并且比第一片段更慢。在图21B中，字线驱动器905B在右侧最靠近最后的片段，靠近沿着字线901B的最后的片段。在此情况下，第一片段将在断裂903B的远端，接收降低的电压，并且第一片段将比最后的片段更慢。在这样的布置下，不能认为最后的片段将最后通过，因为其可能最接近驱动器。对于其中存储器阵列包括被放置到阵列的左侧的多个冗余列(用于替换有缺陷的列)使得可以在最后的片段中发现它们的情况来进一步考虑将断裂字线检测并入到失败位扫描例程中。(例如在美国专利号7，170，802中更详细地描述了这样的布置。)实现对于这样的电路的失败位扫描的一种方式是按以下顺序扫描片段第N片段(最后的片段)一第一片段一第2片段……第(N-1)片段。首先检查第N片段，因为这将给出可以将来自其他片段中的有缺陷的列的数据重新映射到的可用空闲列的数量的指示。在正常的分段的位扫描中，比如在美国专利号7，440，319中描述的并且可以用作可以在其之上建立此讨论的基础实施例的位扫描中，如果一个片段未满足标准，则将不扫描其余片段以节省时间。如果片段N失败，则电路不继续扫描第一片段。然后处理经过其他片段，其中对于这些其他片段的标准将优选不仅考虑此片段中的失败位的数量而且考虑对替换列的故障进行了计数的、该最后的片段中的失败位的数量。在示例实施例中，在两侧字线驱动器的情况下，扫描电路应该被修改以便即使最后的片段失败其也继续扫描第一片段。这示出在图22中。在此示例实施例下，分段的位扫描被包括为正常的编程算法的一部分。断裂字线检测方案可以整合到类似的状态机中用于分段的位扫描而不用检测。在此布置中，当最后的片段失败时，分段的位扫描不终止，因为还应该检查第一片段以查看其在哪个编程循环通过了编程。在美国专利号7，440, 319的布置下，如果任何片段未结束编程，则如果整页数据未结束则计数，并且只要一个片段失败就终止。类似地，当并入了断裂字线检测时，示例实施例将穿过最后的片段并且继续到第一片段而不管最后的片段失败还是通过。除了仅仅关于图22所述的改变之外，失败位扫描例程还被修改为包括断裂字线检测处理。如上所述，示例实施例包括冗余列，因此其他部分中可允许的失败位的数量不仅依赖于其处的故障的数量而且依赖于最后的片段中可以替换第一片段中的失败位的可用冗余位的数量。例如，最后的片段和第一片段的失败位计数被加在一起然后与标准相比较以便确定第一片段的通过/失败。在并入了断裂字线检测的示例实施例中，修改该流程以便失败的片段的失败位计数可以与失败位标准相比较以便确定第一片段的通过/失败。图23A和23B示出既不包括断裂字线检测也不包括图22的处理的计数方案(图23A)和包括两者的示例实施例(图23B)之间的比较。这些中的第一个示意性例示在图23A中，其在1001以最后片段的扫描、包括冗余列(ColRD)的扫描而开始，然后在1003针对其标准进行比较以确定最后片段是否已经失败。在此实施例中，在1005，处理继续(通过或失败)到第一片段。对于第一片段的在1007使用的标准不仅与第一片段的扫描结果本身相比较，而且还考虑了可用的冗余列(ColRD)的数量。如果在1007的第一片段测试通过，则在1009和1011，流程类似地继续到第二片段，经过其他片段等等。为了该方案在两侧字线驱动器的情况下正确地工作，扫描电路将需要被修改以便即使最后的片段失败其也继续扫描第一片段。图23B的图示出用于解决此问题并且包括断裂字线检查的扫描算法。如之前，在1053，最后片段的扫描1051与相应的标准来比较。在此实施例中，处理将再次继续扫描第一片段，1055，而不管最后片段成功还是失败，如果1053失败，从1053到1055。如果1053通过，现在流程将去往1059以及1055。应该注意，断裂字线不一定编程失败。当片段远离字线驱动器时，其将编程得较慢，但不是一定不能编程。因此，其最终可能通过，但是需要确定在字线两端处的可能明显不同的编程速度，以便确认字线实际断裂。当最后片段通过时，将触发0PC_DIFF块，如将从1057起像第一片段那样，这些中第一个通过的开始计数，并且最后通过的停止计数以便计数差。在1057，判断不包括冗余列的第一片段本身通过还是失败。如所述，在1059处的字线断裂的确定将基于第一片段(单独的，不考虑冗余列)和最后片段循环计数的差。1061是如之前的对于编程状态的位扫描，其中第一片段的列可能具有被(来自最后片段的)冗余列替代的有缺陷的列。由于此，1057和1061两者都被包括在流程中。然后处理在1063、1065继续到第二片段以及其他片段，如之前那样。通过引入此方案，可以在没有性能损失的情况下减少由于断裂字线故障引起的有缺陷的器件的数量。此外，因为这被包括为编程例程的一部分，所以能够挑出仅在器件出厂后才表现出来的断裂。由于这是现场检测，这允许其作为与其他方法相比更有效并且更准确的断裂字线检测的方法。其可以在没有性能损失的情况下降低由于字线-字线变化、块-块变化和芯片-芯片变化引起的编程循环计数变化，并且避免耗时的晶片分类筛选。益论尽管已经关于某些实施例描述了本发明的各个方面，但是可以理解，本发明有权在所附权利要求的全部范围内进行保护。
权利要求
1.一种在具有沿着字线形成的阵列的存储器单元的存储器电路中确定字线是否有缺陷的方法，该方法包括对沿着第一字线的第一多个存储器单元进行编程操作，该编程操作包括一系列交替的编程脉冲和验证操作，当被验证过时，存储器单元各自屏蔽进一步的编程脉冲；以及基于所述第一多个存储器单元的被验证为已编程的第一子集的存储器单元的编程脉冲的数量相对于所述第一多个存储器单元的被验证为已编程的第二子集的存储器单元的编程脉冲的数量，确定第一字线是否有缺陷，其中所述第一子集和所述第二子集每个包含多个存储器单元并且不相同。
2.如权利要求1所述的方法，其中所述第一和第二子集不重叠。
3.如权利要求2所述的方法，其中所述第一子集是在第一字线的第一端的存储器单元的多个连续集，并且所述第二子集是在第一字线的另一端的存储器单元的多个连续集。
4.如权利要求1所述的方法，其中确定第一字线是否有缺陷包括当第一和第二子集中的第一个验证为已编程时，开始计数器；当第一和第二子集中的第二个验证为已编程时，停止该计数器；以及基于该计数器的值，确定第一字线是否有缺陷。
5.如权利要求4所述的方法，其中确定第一字线是否有缺陷包括将该计数器的值与固定值相比较。
6.如权利要求1所述的方法，还包括响应于确定第一字线有缺陷，将要编程到第一字线中的数据重新映射到第二字线。
7.如权利要求1所述的方法，其中确定第一字线是否有缺陷被并入到用于检测未能成功编程的存储器单元的扫描操作中。
8.一种存储器器件，包括存储器阵列，具有沿着多条字线形成的存储器单元；编程和读取电路，可选择性地连接到存储器单元，用于对沿着第一字线的第一多个存储器单元进行编程操作，该编程操作包括一系列交替的编程脉冲和验证操作，当被验证过时，存储器单元各自屏蔽进一步的编程脉冲；以及逻辑电路，可连接到该编程和读取电路，用于基于所述第一多个存储器单元的被验证为已编程的第一子集的存储器单元的编程脉冲的数量相对于所述第一多个存储器单元的被验证为已编程的第二子集的存储器单元的编程脉冲的数量，确定第一字线是否有缺陷， 其中所述第一子集和所述第二子集每个包含多个存储器单元并且不相同。
9.如权利要求8所述的存储器器件，其中该逻辑电路包括升序计数器，当第一和第二多个中的初始者验证为已编程时，该升序计数器开始计数， 并且当第一和第二多个中的另一个验证为已编程时，该升序计数器停止计数；以及比较电路，连接以接收升序计数器的值并进行该值与固定值的比较，基于该比较来确定第一字线是否有缺陷。
10.如权利要求8所述的存储器器件，其中所述第一和第二子集不重叠。
11.如权利要求10所述的存储器器件，其中所述第一子集是在第一字线的第一端的存储器单元的多个连续集，并且所述第二子集是在第一字线的另一端的存储器单元的多个连续集。
全文摘要
给出了用于检测存储器阵列中的断裂字线的技术和相应的电路。在一个示例实施例中，对沿着字线的第一多个存储器单元进行存储器电路的编程操作，该编程操作包括一系列交替的编程脉冲和验证操作，当被验证过时，存储器单元各自屏蔽(lock out)进一步的编程脉冲。基于所述第一多个存储器单元的被验证为已编程的第一子集的存储器单元的编程脉冲的数量相对于所述第一多个存储器单元的被验证为已编程的第二子集的存储器单元的编程脉冲的数量，确定所述字线是否有缺陷，其中所述第一子集和所述第二子集每个包含多个存储器单元并且不相同。
文档编号G11C29/02GK103003886SQ201180034019
公开日2013年3月27日 申请日期2011年6月24日 优先权日2010年7月9日
发明者G.S.沙, 李艳 申请人:桑迪士克科技股份有限公司