用于存储器设备的上电检测系统的制作方法

用于存储器设备的上电检测系统的制作方法
【专利摘要】公开了一种用于存储器设备的上电检测方法和一种存储器设备。在第一阶段，从存储器设备的存储器阵列的只读存储器(ROM)行读取测试字，并且将测试字与预定ROM行数据比较。如果测试字与预定ROM行数据匹配，则可以进行第二阶段。在第二阶段，在第一时间从存储器阵列的用户编程行读取第一用户数据。在不同于第一时间的第二时间从存储器阵列的用户编程行读取第二用户数据。将第一用户数据与第二用户数据比较。在第一用户数据与第二用户数据匹配时，确定对存储器设备的上电成功。
【专利说明】用于存储器设备的上电检测系统

【技术领域】
[0001]本发明涉及非易失性存储器。更特别地，本发明涉及验证非易失性存储器中的上电完成。

【背景技术】
[0002]反熔丝存储器是其中能够用数据对设备进行一次永久编程(电气上)的一种类型的一次性可编程(OTP)存储器。该数据由终端用户来编程用于特定应用。有若干种可以使用的OTP存储器单元。由于任何数据都可以被编程，所以OTP存储器向用户提供平稳的灵活性。
[0003]反熔丝存储器可以用在其中期望向系统提供预编程信息的所有一次性可编程应用中，信息在这些应用中无法修改。一个示例应用包括射频识别(RFID)标签。RFID标签应用在工业中，尤其在例如销售、安保、运输、物流以及军事应用中获得更多认可。简单性和全CMOS兼容性反熔丝存储器使得RFID标签概念能够应用于集成电路制造和测试工艺。
[0004]图1是图示了反熔丝存储器单元的基本概念的电路图，而图2和图3分别示出了图1示出的反熔丝存储器单元的平面图和横截面图。图1的存储器单元包括用于将位线BL耦接至反熔丝设备12的底板的传输晶体管或存取晶体管10。字线WL耦接至存取晶体管10的栅极以将其导通，并且单元板电压Vcp耦接至反熔丝设备12的顶板以对反熔丝设备12编程。
[0005]从图2和图3可知，存取晶体管10和反熔丝设备12的布局非常直观和简单。存取晶体管10的栅极14和反熔丝设备12的顶板16由多晶硅的同一层构造，栅极14和顶板16延伸跨过有源区18。在每个多晶硅层下方的有源区18中形成有薄栅氧化层20，其还已知为栅绝缘层，用于将多晶硅与下方的有源区电气隔离。栅极14的两侧分别是扩散区22和扩散区24，扩散区24耦接至位线。尽管未示出，但本领域技术人员可以理解，可以应用标准互补金属氧化层半导体(CMOS)处理，诸如侧壁间隔形成、轻掺杂扩散(LDD)以及扩散和栅极硅化。虽然广泛使用经典的单晶体管和电容单元配置，然而由于可以获得用于高密度应用的半导体阵列区域节省，仅晶体管反熔丝单元也是理想的。这样的仅晶体管反熔丝必须是可靠的，同时对于以低成本CMOS工艺进行制造而言是简单的。
[0006]大部分系统需要一段时间以上电从而保证施加给系统部件的电压达到足以保证其正常操作的稳定电平。本领域存在许多公知的用于检测达到预定电平的电压电源的电路。然而，由于变量诸如操作温度，对达到预定电平的电源电压的简单检测可能不足以用于保证设备可以正常操作。
[0007]因此，期望提供一种可靠地确认OTP存储器已经完成上电并且从而能够如期望地起作用的上电检测系统和方法。


【发明内容】

[0008]本文中通过所描述的本发明的实施方式来解决以上问题。
[0009]下面在用于存储器设备的上电检测方法中实施本发明。从存储器设备的存储器阵列的只读存储器(ROM)行读取测试字。将测试字与预定ROM行数据比较。如果测试字与预定ROM行数据匹配，则执行下列步骤。在第一时间从存储器阵列的用户编程行读取第一用户数据。在不同于第一时间的第二时间从存储器阵列的用户编程行读取第二用户数据。将第一用户数据与第二用户数据比较。在第一用户数据与第二用户数据匹配时，检测到对存储器设备的上电。
[0010]还在存储器设备中实施本发明，存储器设备包括:存储器阵列、至少一个数据寄存器、用于从存储器阵列向至少一个数据寄存器中读取数据的耦接至至少一个数据寄存器的列解码器和位线感测放大器块、耦接至至少一个数据寄存器的比较器、以及控制逻辑。控制逻辑操作以:通过列解码器和位线感测放大器从存储器阵列的只读存储器(ROM)行向至少一个数据寄存器中读取测试字。控制逻辑还操作以通过比较器将测试字与预定ROM行数据比较。控制逻辑还操作以在测试字与预定ROM行数据匹配的情况下:在第一时间通过列解码器和位线感测放大器块从存储器阵列的用户编程行向至少一个数据寄存器中读取第一用户数据；在第二时间通过列解码器和位线感测放大器块从存储器阵列的用户编程行向所述至少一个数据寄存器中读取第二用户数据；通过比较器块将第一用户数据与第二用户数据比较；以及如果第一用户数据与第二用户数据匹配，则使能存储器设备的正常操作。控制逻辑还操作以在确定测试字与预定ROM行之间的比特失配的情况下，或者在确定第一用户字与第二用户字之间的比特失配的情况下，在预定的等待时间之后重复上电检测。
[0011]此外，下面描述变型和实施方式。

【专利附图】

【附图说明】
[0012]现在将仅借助于示例参考附图来描述本发明的实施方式，其中:
[0013]图1是反熔丝存储器单元的电路图；
[0014]图2是图1的反熔丝存储器单元的平面布局；
[0015]图3是图2的反熔丝存储器单元沿线x-x的横截面图；
[0016]图4a是可变厚度栅氧化层反熔丝晶体管的横截面图；
[0017]图4b是图4a的可变厚度栅氧化层反熔丝晶体管的平面布局；
[0018]图5是图4a的反熔丝晶体管在编程状态下的示意图；
[0019]图6是图4a的编程反熔丝晶体管的示意图；
[0020]图7是图4a的编程反熔丝晶体管在读取状态下的示意图；
[0021]图8是具有数据寄存器的非易失性存储器设备的框图；
[0022]图9是根据本实施方式的连接至逐位比较器的数据寄存器的框图；
[0023]图10是示出了根据本实施方式的连接至逐位比较器的数据寄存器对的框图；
[0024]图11是图9中的逐位比较器的一个实施方式的示意图；
[0025]图12是图10中的逐位比较器的一个实施方式的示意图；
[0026]图13A、图13B以及图13C是根据本实施方式的使用多个数据寄存器的上电测试方法的流程图；
[0027]图14A、图14B以及图14C是根据本实施方式的使用单个数据寄存器的替选上电检测方法的流程图；以及
[0028]图15是根据本实施方式的一般方法上电检测方法的流程图。

【具体实施方式】
[0029]通常，本实施方式涉及一种用于确定存储器设备何时完成上电循环的系统和方法。尽管下面描述的实施方式涉及非易失性存储器设备，尤其涉及其中存储器单元为反熔丝型的OTP存储器设备，然而可以理解的是，该系统和方法适用于任何背景和任何不同类型的存储器，其中该不同类型的存储器也具有非易失性存储器的下述特性:该特性有原因地与该系统和方法的功能性和期望结果有关。还可以理解的是，尽管本文描述的实施方式涉及专用存储器设备，然而，所描述的存储器阵列可以替代地用具有嵌入式存储器的系统级芯片(SoC)来实现，或者可以替选地用具有任意适合数量的宏的存储器宏配置来实现。
[0030]根据某些实施方式，向存储器设备施加电源开始了上电时序的第一阶段，其中，读取存储器阵列一存储器设备包括存储器阵列一的预编程只读存储器(ROM)数据并且将其与对应的预定比特数据比较。在一个实施方式中，对应的预定比特数据是硬连线和预先配置的。如果读取的预编程ROM数据与对应的预定比特数据匹配，则在某些实施方式中执行上电时序的第二阶段。在第二阶段，在两个不同的时间处从存储器阵列读取某些用户编程数据，其中在不同的地址位置处读取中间虚拟数据。由此，在第一时间从第一预定地址读取用户编程数据，之后在不同的地址处读取中间虚拟数据，然后在第二时间从第一预定地址读取用户编程数据。将在第一时间读取的用户编程数据与在第二时间读取的用户编程数据比较以确定二者是否匹配。在匹配的情况下，认为上电成功——即已完成——然后释放存储器设备用于正常的用户操作。否则，如果上电时序的第一阶段或第二阶段未能返回匹配结果,则重复整个上电时序。
[0031]在一些实施方式中，存储器阵列包括为反熔丝型的存储器单元，并且通过对对应的反熔丝存储器单元编程来在存储器阵列中设置在上电时序的第二阶段读取的用户编程数据。ROM数据可以是掩模编程的或预编程的反熔丝单元，二者中的每一个可以由制造商完成,并且ROM数据诸如不能够由用户直接访问。
[0032]在这种连接中，图4a示出了可用于对用户编程数据编程的存储器单元的反熔丝晶体管26的横截面图。反熔丝晶体管26可以用任意标准CMOS工艺来制造。2010年7月13日颁发的共有美国专利第7，755，162号中公开了该反熔丝晶体管26的变型，其内容通过引用并入本文。在当前所示示例中，反熔丝晶体管26几乎与具有一个浮动扩散端子的简单厚氧化层、或输入/输出金属氧化层半导体(MOS)晶体管相同。也被称为分离沟道电容器或半晶体管的反熔丝晶体管26可以被可靠地编程，使得可以可预见地将多晶硅栅与衬底之间的熔断体局限在设备的特定区域。沿设备的沟道长度得到图4a的横截面图，该设备在当前描述的示例中是P沟道设备。
[0033]反熔丝晶体管26包括:在衬底沟道区30上形成的可变厚度栅氧化层28、多晶硅栅32、侧壁间隔34、场氧化区36、扩散区38以及在扩散区38中的LDD区40。位线接触42被示出为与扩散区38电接触。可变厚度栅氧化层28由厚氧化层和薄栅氧化层组成，使得沟道长度的部分被厚栅氧化层覆盖并且沟道长度的剩余部分被薄栅氧化层覆盖。通常，薄栅氧化层是能够发生氧化层击穿的区域。另一方面，接触扩散区38的厚栅氧化层边缘限定了下述接入边缘:在该边缘处，栅氧化层击穿被阻止并且栅32与扩散区38之间的电流流动用于编程反熔丝晶体管。虽然厚氧化层部分延伸至沟道区中的距离取决于掩模等级，但厚氧化层部分优选地形成为至少与形成在同一芯片上的高电压晶体管的最小长度一样长。
[0034]在该示例中，扩散区38通过位线接触42或者用于感测来自多晶硅栅32的电流的其他线连接至位线，并且可以被掺杂以适应编程电压或编程电流。该扩散区38形成为邻近可变厚度栅氧化层28的厚氧化层部分。为了进一步保护反熔丝晶体管26的边缘不受到高电压损坏或电流泄漏，可以在制造过程期间弓I入也被公知为硅化物保护氧化层的电阻氧化保护(RPO)，以进一步隔离金属微粒与侧壁间隔34的边缘。在自对准硅化过程期间优选地使用RPO以防止仅扩散区38的部分和多晶硅栅32的部分被自对准硅化。公知的是，已知自对准硅化晶体管具有较高的泄漏并且因此具有较低的击穿电压。从而，具有非自对准硅化扩散区38将减少泄漏。扩散区38可以被掺杂用于低电压晶体管或高电压晶体管或者二者的组合以生成相同或不同的扩散曲线。
[0035]图4b示出了反熔丝晶体管26的简化平面图。位线接触42可以用作用以使用图4a的对应横截面图对平面图进行定向的视觉参考点。有源区44是设备的形成沟道区30和扩散区38的区域，其由氧化物限定(OD)掩模在制造过程期间限定。虚线轮廓46限定待在制造过程期间经由0D2掩模形成厚栅氧化层的区域。更具体地，由虚线轮廓46包围的区域指明待形成厚氧化层的区域。OD简单指代在CMOS工艺期间用于限定衬底上待形成氧化层的区域的氧化层限定掩模，并且0D2指代不同于第一氧化层限定掩模的第二氧化层限定掩模。可以在以上提及的美国专利第7，755，162号中找到用于制造反熔丝晶体管26的CMOS工艺步骤的细节。根据本发明的实施方式，由有源区44的边缘和0D2掩模的最右边缘界定的薄栅氧化层区域被最小化。在当前示出的实施方式中，可以通过将最右0D2掩模边缘朝向有源区44的平行边缘平移来使得该区域最小化。先前所提及的美国专利第7，755，162号描述了可以在非易失性存储器阵列中使用的替选单晶体管反熔丝存储器单元。
[0036]图5是示出了先前所描述的反熔丝晶体管26到位线和字线的互连的示意图。图6示出了被成功编程的反熔丝晶体管26，其中在多晶硅栅与沟道区之间形成有导电链路72。导电链路72被示意性地表示为在字线与在反熔丝晶体管26的薄栅氧化层区域之下的沟道区之间的电阻连接。因此具有导电链路的编程反熔丝晶体管存储一比特数据的一个逻辑状态。因此，未编程反熔丝晶体管将默认存储一比特数据的其他逻辑状态。为了防止对反熔丝晶体管26的编程，在将字线驱动至VPP的同时对位线加偏压至VDD。这可以足以抑制导电链路的形成。
[0037]如图7所示，通过将字线驱动至读取电压VREAD和通过对位线预加压至VSS来实现对反熔丝晶体管的读取。如果反熔丝晶体管26具有导电链路72，则字线可以经由导电链路72和反熔丝晶体管的正栅电压将位线拉向VREAD电压电平。该位线电压可以通过感测放大器电路来感测和放大。另一方面，如果不对反熔丝晶体管26编程，即不具有导电链路72，则位线将保持在近似VSS处。
[0038]因此可知，仅在电源电压达到适当电平时，才应该执行程序和读取操作。然而，注意，上电检测循环的目的是保证存储器设备准备好执行正常操作，诸如例如读取操作。在例如OTP存储器的背景下，通常需要确定存储器设备何时准备好执行读取操作。因此，本上电检测实施方式在上电循环期间运用存储器设备的电路以确定何时成功执行了读取操作。在一些实施方式中，至少一个读取操作的成功执行表示存储器设备达到了稳定的上电状态从而可以用于正常操作。
[0039]图8是存储器设备80 (或者SoC设备的宏)和用于在当前描述的上电检测实施方式中使用的相关电路的框图。存储器设备包括存储器阵列82，存储器阵列82包括连接至位线和字线的OTP存储器单元。在一些实施方式中，如以上所述，OTP存储器单元为反熔丝型。字线由在存储器阵列82左侧的字线驱动器84来驱动，并且位线连接至位于存储器阵列82的底部的列解码器和位线感测放大器块86。列解码器和位线感测放大器块86还连接至主数据寄存器88，并且可选地连接至特殊和冗余寄存器90。包括一组比较器92和专用逻辑电路，用于当前描述的上电检测实施方式。
[0040]根据一些实施方式，存储器阵列82包括连接至位线的至少一行ROM存储器单元。至少一行ROM存储器单元中的每个ROM存储器单元可以被掩模编程以存储预定数据。在一些实施方式中，存储器阵列的剩余部分或者至少部分被用用户数据编程。
[0041]数据寄存器88用于存储待编程数据、或者替选地先于在读取操作中从存储器设备80输出而由列解码器和位线感测放大器块86设置的数据。特殊和冗余寄存器90可以用于存储器设备80的其他操作，诸如例如用于冗余功能。总之，存储器设备80在一些实施方式中包括能够存储来自存储器阵列82的数据的至少三个不同的寄存器。正如稍后将描述的，上电检测实施方式运用全部电路，以保证全部电路在上电循环期间正常工作。
[0042]图9是示出了数据寄存器93的框图，数据寄存器93可以是耦接至图8的比较器块92中的某个比较器逻辑的图8的主数据寄存器88。假设数据寄存器93在读操作中在上电循环期间存储来自位线感测放大器的感测数据。比较器逻辑包括多个逐位比较器94 “Cl [d]”至“Cn[d]”，其中“η”表示数据寄存器的最后一个比特位置，并且“d”可以表示逻辑O或I值。在一些实施方式中，“d”被硬连线以具有两个不同的逻辑状态，其中“Cl [d]”至“Cn[d] ”的第一逻辑状态集合表示一个预定数据字，并且“Cl [d] ”至“Cn[d] ”的第二逻辑状态集合表示另一预定数据字。正如稍后将描述的，这些预定数据字中的每个预定数据字与存储在存储器阵列的相应ROM行中的数据匹配。在上电时序期间的操作中，数据寄存器从位线感测放大器接收与ROM行之一对应的感测数据，并且位比较器“Cl [d] ”至“Cn[d] ”中的每个位比较器将数据寄存器数据与对应的逻辑状态集合比较以确定是否存在匹配。如果数据寄存器接收与其他ROM行对应的感测数据，则逐位比较器“Cl [d] ”至“Cn[d] ”中的每个逐位比较器将数据寄存器数据与其他逻辑状态集合比较以确定是否存在匹配。
[0043]逐位比较器“Cl [d] ”至“Cn [d] ”中的每个逐位比较器94可以向随后的级联布置的位比较器94提供匹配结果96，使得任意单比特失配结果被传递直至最后一个逐位比较器“Cn[d] ”。因此最后输出98表示是否存在至少一个失配比特。
[0044]图10是示出了两个数据寄存器100、102的框图，寄存器100、102可以是耦接至图8的比较器块92中的某个比较器逻辑的图8的特殊和冗余数据寄存器90。这两个寄存器简称为“数据寄存器I” 100和“数据寄存器2” 102。这两个数据寄存器可以被配置为在读操作中在上电循环期间存储来自位线感测放大器的感测数据。具体来说，这两个数据寄存器100,102存储从存储器阵列中的同一行存储器单元读取的用户数据。比较器逻辑包括多个逐位比较器“Cl”至“Cn” 104，其中“η”表示数据寄存器100、102的最后一个比特位置。这些逐位比较器104与图9所示的逐位比较器类似，除了每个逐位比较器104互相比较来自数据寄存器100、102 二者的与同一个比特位置对应的数据之外。再次，级联逻辑电路可以用于从一个逐位比较器104至随后的逐位比较器104传递和组合匹配/失配输出信息106。从而，互相比较这两个数据寄存器100、102的内容，并且最后一个逐位比较器104输出表示存在至少一个失配或者没有失配的结果108。
[0045]图11和图12示出了在不同情况下图9和图10使用的逐位比较器的一个实施方式的电路图。每个比较器94包括第一 XOR逻辑门94a和第二 XOR逻辑门94b、以及OR逻辑门94c。将XOR逻辑门94a和94b的输出提供给OR逻辑门94c的输入，OR逻辑门94c具有用于接收来自先前比较器94的其他OR逻辑门94c的输出的第三输入。在图11的实施方式中，最左比较器94是第一个，因此第三输入可以连接至VSS，或者替选地，可以使用2输入OR逻辑门。XOR逻辑门94a和94b的一个输入硬连线至两个电源电压、诸如VDD或VSS之一。XOR逻辑门94a和94b的另一输入接收来自同一对应数据寄存器的数据。
[0046]如图11所示，可以选择性地用第一预定数据字和第二预定数据字的相应比特来硬连线图9示出的比较器组92中的每个比较器94。在本实施方式中，进行至相应的第一输入的逻辑高如VDD或者逻辑低如VSS的选择连接，两个XOR门分别与第一预定数据字和第二预定数据字对应。每个XOR门的第二输入接收来自对应的数据寄存器93的感测数据。由于掩模ROM数据已知，所以每个XOR门输入可以被适当地硬连线以便检测与来自存储器阵列的读取掩模ROM比特对应的匹配。通过使第一使能信号ENl有效来使能用于测试第一预定数据字的XOR门94a，并且通过使第二使能信号EN2有效来使能用于测试第二预定数据字的XOR门94b。正如从电路图明显可知，感测ROM行与在逐位比较器中硬连线的对应的预定数据字之间的任何失配将经由级联、串联的OR逻辑门94c被传递至输出98。利用该电路配置，可以检测至少单个比特失配。
[0047]类似地，图12示出了图10示出的逐位比较器104的一个实施方式的电路图。每个比较器104包括XOR逻辑门104a和OR逻辑门104b。XOR逻辑门104a的输出被提供给OR逻辑门104b的一个输入，OR逻辑门104b具有用于接收来自先前比较器104的另一 OR逻辑门1044的输出的第二输入。在图12的实施方式中，最左比较器104是第一个，因此第二输入可以连接至VSS，或者替选地，可以忽略第二输入。从第一数据寄存器100和第二数据寄存器102接收并且由对应的XOR门104a接收对应比特。正如从电路图明显可知，从第一数据寄存器接收的比特与从第二数据寄存器接收的比特之间的任何失配将经由级联、串联OR逻辑门104b被传递至输出108。利用该电路配置，可以检测至少单个比特失配。
[0048]在一些实施方式中，存储器设备80被配置为执行当前所描述的上电检测方法。
[0049]图13A是示出了用于存储器设备的上电检测的方法120的流程图。在上电检测器检测到与存储器设备的操作有密切关系的有效电压电平例如VDD、VCC和VX(读取电压)之后，或在对存储器设备复位之后，该方法开始。通过从存储器阵列的第一 ROM行读取第一测试字并且将感测数据加载至第一数据寄存器中(步骤122)来开始该方法。然后，将第一寄存器中的数据与第一预定ROM行数据比较(步骤124)。如果单个比特失配(判定126)，则方法返回等待状态(步骤128)。可以设置该等待状态持续任何时长。一旦经过了该时长，则重新开始上电时序。另一方面，如果没有比特失配并且第一测试字与第一预定ROM行数据的全部相应比特匹配，则方法继续进行至第二读取操作，其中存储在存储器阵列的第二ROM行中的第二测试字被读取和存储在第一寄存器中(步骤130)。然后，将第一寄存器中的数据与第二预定ROM行数据比较(步骤132)。如果单个比特失配(判定134)，则方法返回等待状态(步骤128)并且上电时序重新开始。否则，如果没有比特失配并且全部比特匹配，则上电检测器时序的第一阶段成功完成。
[0050]在一个实施方式中，第二 ROM行是第一 ROM行，并且第二 ROM行数据是第一预定ROM行数据。在这种情况下，该方法确认从ROM行读取的稳定性或者再现性。在另一实施方式中，第二 ROM行不同于第一 ROM行，并且第二预定ROM行数据不同于第一 ROM行数据。在这种情况下，该方法确认对来自不同ROM行的可变数据的可靠读取。
[0051]在一些实施方式中，仅执行上面描述的第一阶段，并且方法120以被识别为已成功完成的上电时序结束，由此表示存储器设备准备好使用。然后可以使能正常的存储器操作。在其他实施方式中，通过还执行现在描述的第二阶段来实现额外的鲁棒性。在这种情况下，方法120经由连接符136继续进行至由图13B的流程图示出的第二阶段。
[0052]在第二阶段，从存储器阵列的第一预定用户编程行读取用户数据并且将其存储至第二寄存器中(步骤138)。在一个实施方式中，存储器单元是OTP单元，并且用户数据从而是OTP数据。在一个实施方式中，OTP单元为反熔丝型。随后，可以执行虚拟读取操作以从不同的行读取用户数据并将其存储至第三寄存器中(步骤140)。然后，再次读取来自存储器阵列的第一预定行的数据并且将其存储在第一数据寄存器中(步骤142)。(可以理解的是，第一数据寄存器和第二数据寄存器的具体实体此处不重要，只要提供当前所描述的功能性即可。)既然在第二数据寄存器和第一数据寄存器中存储了相同的用户数据，则在两个寄存器之间做比较(步骤144)以确定其中存储的数据是否互相匹配，或者是否甚至单个比特失配(判定146)。如果发生了单个比特失配，则方法经由连接符148返回等待状态并且整个上电时序重启。否则，如果两个寄存器中的数据匹配，则上电时序成功完成，由此表示存储器设备准备好使用。然后可以使能正常的存储器操作。
[0053]在方法120的被示出为图13C的方法120A的第二阶段的变型中，比特失配(判定146)不经由连接符148将方法发送至等待状态并且从此重复图13A示出的第一阶段，而是继续进行至在重复仅以步骤138开始的第二阶段之前的单独的等待状态147。
[0054]应该注意，存储在存储器阵列的第一预定ROM行或第二预定ROM行中的ROM字可能比用户编程OTP数据更难以读取。这可以通过例如增加ROM单元的沟道长度来完成。参考图8，在一些实施方式中，第一寄存器是数据寄存器88，并且第二寄存器是包括在特殊和冗余寄存器90中的特殊寄存器，而第三寄存器是包括在特殊和冗余寄存器90中的冗余寄存器。如先前所提及，当前描述的上电时序不仅确定可以正确执行读取操作，还可以确认可以成功执行从数据寄存器至特殊寄存器或冗余寄存器的数据传输操作。
[0055]先前所公开的上电检测方法使用存储器设备中可用的三个数据寄存器。在存储器设备没有三个数据寄存器可用的情况下，可以修改先前所公开的方法用于与单个数据寄存器一起使用。在该替选实施方式中，数据寄存器被配置成能够将一个数据字存储在每个数据寄存器级的主锁存器中，并且每个数据寄存器级的从锁存器中的另一数据字被使用。例如，在第一读取操作中，将数据存储在每个数据寄存器级的主锁存器中。先于第二读取操作，将存储在这些数据寄存器级的主锁存器中的数据移位至每个数据寄存器级的从锁存器。然后，第二读取操作将数据存储主锁存器中。可以配置比较逻辑用于互相比较存储在主锁存器电路和从锁存器电路中的数据。
[0056]图14A是示出了根据本实施方式使用单个数据寄存器如上述数据寄存器88的替选上电检测方法160的第一阶段的流程图。该方法通过从存储器阵列的第一 ROM行读取第一测试字并且将数据存储在数据寄存器级的主锁存器中来开始(步骤162)。然后，将存储在主锁存器中的数据移位至从锁存器(步骤164)。在此之后，从存储器阵列的第二 ROM行向主锁存器中读取第二测试字(步骤166)。在一个实施方式中，预先配置第一 ROM行以包含与包含在第二 ROM行中的ROM数据相同的ROM数据。然后，将主锁存器中的数据与从锁存器中的数据与比较(步骤168)。如果至少一个比特失配(判定170)，则方法继续进行至在重启上电检测时序之前的等待状态(步骤172)。否则，全部比特匹配，并且方法经由连接符174继续进行至由图14B的流程图示出的第二阶段。
[0057]在方法160的第二阶段，从存储器阵列的用户行向数据寄存器的主锁存器中读取用户数据(步骤176)，并且将用户数据移位至从锁存器(步骤178)。再次从同一用户行读取数据，并且将数据加载至主锁存器中(步骤180)。将主锁存器中的数据与从锁存器中的数据比较(步骤182)。如果单个比特失配(判定184)，则方法经由连接符186返回等待状态。否则，全部比特匹配，由此表示对存储器设备的上电成功。
[0058]美国专利第8，023，338号描述了下述上电检测方法:从其中一行的数据模式相对于另一行的数据模式偏移一个比特的存储器阵列读取两个测试字，该专利的全部内容通过引用并入本文。具体参考其中的图12。该方案可以用于与本实施方式一起使用。
[0059]因此，在图14A示出的方法160的变型中，存储器设备所具有的比较器或者其他控制逻辑被配置成在比较第一测试字和第二测试字中的至少一个之前对第一测试字和第二测试字中的至少一个执行预定的逻辑运算或数学运算。逻辑运算或数学运算可以是比特移位，如算术移位、逻辑移位、无进位循环(循环移位)或者带进位循环。替选地，逻辑运算或数学运算可以是对第一测试字或第二测试字中的预定比特位置执行的至少一个预定逐位运算符(例如NOT、AND、OR、X0R)。在一些实施方式中，存储器设备设置有用以执行逻辑运算或数学运算的另外的部件，如逻辑门。
[0060]在这种情况下，第一测试字和第二测试字可以通过逻辑运算或数学运算相关，并且上电检测方法包括:根据逻辑运算或数学运算变换第一测试字和第二测试字中的预定的一个测试字以产生经变换的测试字，并且从而比较经变换的测试字与第一测试字和第二测试字中的另一测试字。
[0061]因此，从而修改的第一阶段的变型如图14c的方法160A所示，其中第一测试字和第二测试字通过某种逻辑运算或数学运算相关，执行另外的步骤，其中存储器设备的比较器或其他控制逻辑被配置成先于比较经变换的测试字与第一测试字(步骤192)来对第二测试字执行逻辑运算或数学运算以产生经变换的测试字(步骤190)。(可以理解的是，可以替选地对第一测试字执行该操作。)在这种情况下，期望经变换的测试字与第一测试字相同，从而在执行逻辑运算或数学运算之后，比较器用于确定经变换的测试字是否与第一测试字匹配。
[0062]在一个实施方式中，将第一测试字读取至单个寄存器的主锁存器中，然后将第一测试字移位至从锁存器，将第二测试字读取至主锁存器中，对主锁存器或从锁存器中的数据执行逻辑运算或数学运算，然后比较主锁存器和从锁存器中的相应数据。在另一实施方式中，从用户编程行读取第一测试字和第二测试字。在另一实施方式中，从ROM行读取第一测试字和第二测试字中的一个测试字，并且从用户行读取第一测试字和第二测试字中的另一测试字。
[0063]在另一实施方式中，存储器设备包括多个数据寄存器，其中第一测试字和第二测试字被读取至不同数据寄存器中。经变换的测试字可以存储在第三数据寄存器中，或者存储在与第二数据寄存器相同的数据寄存器中。比较器可以操作以比较存储第一测试字和经变换的测试字的不同的数据寄存器的内容。
[0064]从而可以理解的是，上述方法可以一般化为如图15所示，并且表示其中示出的一般方法200的实施方式或实现。一般上电方法包括两个操作阶段。在第一阶段，在204处执行ROM数据测试。如果测试的ROM数据如206处所确定的无效，则方法继续进行至在210处等待预定时长，随后在204处重复ROM数据测试。根据本实施方式，在读取的ROM数据与通过条件所预期的ROM数据对应时，确定ROM数据有效。包括204和206的第一测试阶段包括图13A的122至134、图14A的162至170以及图14C的162至192。
[0065]如果测试的ROM数据在206处有效，则在208开始执行第二测试阶段，其中执行用户数据测试。如果测试的用户数据在214处无效，则方法继续进行至等待状态210持续预定时长，随后在204处重复ROM数据测试。替选地，可以进入不同的等待状态，之后方法替代地返回208。如果测试的用户数据在214处有效，则方法结束并且确定成功完成上电。包括208和214的第二测试阶段包括图13B的138至146、图13C的138至146以及图14B的176 至 184。
[0066]可以理解的是，上面描述的存储器设备可以是专用存储器设备，或者替选地可以是具有嵌入式存储器的系统级芯片(SoC)设备。在替选实施方式中，在执行用户数据测试之前，从一个ROM行仅读取一个测试字。在再一替选实施方式中，可以在执行用户数据测试之前从两个不同ROM行读取多于两个测试字。
[0067]在先前的描述中，出于说明的目的，提出大量细节以便提供对本发明的实施方式的透彻理解。然而，本领域技术人员可以清楚的是，实践本发明并不需要这些具体细节。在其他实例中，以框图的形式示出了公知的电气结构和电路，以免使本发明难以理解。例如，没有提供关于本文描述的本发明的实施方式被实现为软件例程、硬件电路、固件还是其组合的具体细节。
[0068]本发明的上述实施方式仅意在作为示例。本领域技术人员可以在不背离本发明的范围的情况下对【具体实施方式】进行变化、修改和变型，本发明的范围由在此所附权利要求唯一地限定。
【权利要求】
1.一种用于存储器设备的上电检测方法，所述方法包括: a)从所述存储器设备的存储器阵列的只读存储器(ROM)行读取测试字； b)将所述测试字与预定ROM行数据比较； c)如果所述测试字与所述预定ROM行数据匹配，则: c.1)在第一时间从所述存储器阵列的用户编程行读取第一用户数据；c.2)在不同于所述第一时间的第二时间从所述存储器阵列的所述用户编程行读取第二用户数据；以及 c.3)将所述第一用户数据与所述第二用户数据比较， 其中，在所述第一用户数据与所述第二用户数据匹配时，检测到对所述存储器设备的上电。
2.根据权利要求1所述的上电检测方法，还包括: d)如果所述测试字的至少一个比特与所述预定ROM行数据的对应比特失配，则: d.1)等待预定的等待时间；以及 d.2)重复a)至d)。
3.根据权利要求1所述的上电检测方法，还包括: c.4)如果所述第一用户数据的至少一个比特与所述第二用户数据的对应比特失配，则: c.4.1)等待预定的等待时间；以及 c.4.2)重复 a)至 c)。
4.根据权利要求1所述的上电检测方法，还包括: c.4)如果所述第一用户数据与所述第二用户数据匹配，则使能所述存储器设备的正常操作。
5.根据权利要求1所述的上电检测方法，其中，所述用户编程行包括一次性编程(OTP)存储器单元，所述第一用户数据包括第一 OTP数据，并且所述第二用户数据包括第二 OTP数据。
6.根据权利要求1所述的上电检测方法，其中，a)包括从所述ROM行向寄存器中读取所述测试字，并且其中，所述预定ROM行数据在多个比较器中被预先配置，其中，b)包括通过所述多个比较器将所述测试字与所述预定ROM行数据比较。
7.根据权利要求6所述的上电检测方法，其中，所述测试字是第一测试字，所述ROM行是第一 ROM行，所述预定ROM行数据是第一预定ROM行数据，并且所述多个比较器还预先配置有第二预定ROM行数据，所述方法还包括: c.0.1)从所述存储器设备的所述存储器阵列的第二只读存储器(ROM)行读取第二测试子; c.0.2)通过所述多个比较器将所述第二测试字与所述第二预定ROM行数据比较；以及 c.0.3)仅当所述第二测试字与所述第二预定ROM行数据匹配时，执行c.1)至c.3)。
8.根据权利要求7所述的上电检测方法，其中，所述第二ROM行是所述第一 ROM行，并且所述第二预定ROM行数据是所述第一预定ROM行数据。
9.根据权利要求1所述的上电检测方法，还包括: c.1.1)从所述存储器阵列的不同的用户编程行读取虚拟用户数据。
10.根据权利要求1所述的上电检测方法，其中，c.1)包括向数据寄存器的主锁存器中读取所述第一用户数据，所述方法还包括c.1.1)将所述第一用户数据移位至所述数据寄存器的从锁存器中，并且其中，c.2)包括向所述数据寄存器的所述主锁存器中读取所述第二用户数据，以及c.3)包括将所述从锁存器中的所述第一用户数据与所述主锁存器中的所述第二用户数据比较。
11.根据权利要求1所述的上电检测方法，其中，所述测试字是第一测试字，并且所述ROM行是第一 ROM行，所述方法还包括: a.1)从所述存储器设备的所述存储器阵列的第二 ROM行读取第二测试字，所述第二测试字通过预定义的逻辑运算或数学运算与所述第一测试字相关； a.2)基于所述预定义的逻辑运算或数学运算来变换所述第二测试字由此产生经变换的测试字，其中，所述预定ROM行数据是所述经变换的测试字。
12.根据权利要求11所述的上电检测方法， 其中，a)包括向寄存器的主锁存器中读取所述第一测试字； 所述方法还包括: a.0.1)将所述第一测试字移位至所述寄存器的从锁存器中； 其中，a.1)包括向所述寄存器的所述主锁存器中读取所述第二测试字； 其中，c.1)包括向所述寄存器的所述主锁存器中读取所述第一用户数据； 所述方法还包括: c.1.1)将所述第一用户数据移位至所述寄存器的所述从锁存器中；以及 其中，c.2)包括向所述寄存器的所述主锁存器中读取所述第二用户数据。
13.根据权利要求11所述的上电检测方法，其中，所述预定义的数学运算或逻辑运算是对所述第二测试字中的预定比特位置进行的比特移位或者至少一个预定逐位运算符。
14.根据权利要求13所述的上电检测方法，其中，所述比特移位是算术移位、逻辑移位、无进位循环(循环移位)或者带进位循环。
15.—种存储器设备,包括: 存储器阵列； 至少一个数据寄存器； 耦接至所述至少一个数据寄存器的列解码器和位线感测放大器块，用于从所述存储器阵列向所述至少一个数据寄存器中读取数据； 耦接至所述至少一个数据寄存器的比较器；以及 控制逻辑，所述控制逻辑操作以: 通过所述列解码器和位线感测放大器从所述存储器阵列的只读存储器(ROM)行向所述至少一个数据寄存器中读取测试字； 通过所述比较器将所述测试字与预定ROM行数据比较； 如果所述测试字与所述预定ROM行数据匹配，则: 在第一时间通过所述列解码器和位线感测放大器块从所述存储器阵列的用户编程行向所述至少一个数据寄存器中读取第一用户数据； 在第二时间通过所述列解码器和位线感测放大器块从所述存储器阵列的所述用户编程行向所述至少一个数据寄存器中读取第二用户数据； 通过所述比较器块将所述第一用户数据与所述第二用户数据比较；以及 如果所述第一用户数据与所述第二用户数据匹配，则使能所述存储器设备的正常操作；以及 如果确定所述测试字与所述预定ROM行之间的比特失配，或者如果确定所述第一用户字与所述第二用户字之间的比特失配，则在预定的等待时间之后重复上电检测。
16.根据权利要求15所述的存储器设备，其中，所述用户编程行包括一次性编程(OTP)存储器单元，所述第一用户数据包括第一 OTP数据，并且所述第二用户数据包括第二 OTP数据。
17.根据权利要求15所述的存储器设备，其中，在在所述第一时间从所述存储器阵列的所述用户编程行向所述至少一个数据寄存器中读取所述第一用户数据之后，并且在在所述第二时间从所述存储器阵列的所述用户编程行向所述至少一个数据寄存器中读取所述第二用户数据之前，所述列解码器和位线感测放大器块从所述存储器阵列的不同的用户编程行向所述至少一个数据寄存器中读取虚拟用户数据。
18.根据权利要求17所述的存储器设备，其中，所述至少一个数据寄存器包括至少三个数据寄存器，其中，所述第一用户数据被读取至第二数据寄存器中，所述虚拟用户数据被读取至第三数据寄存器中，并且所述第二用户数据被读取至第一数据寄存器中。
19.根据权利要求17所述的存储器设备，其中，所述比较器块包括多个比较器，并且其中，所述预定ROM行数据在所述多个比较器中被预先配置。
20.根据权利要求17所述的存储器设备，其中，所述至少一个数据寄存器包括具有主锁存器和从锁存器的数据寄存器，其中，所述第一用户数据被读取至所述主锁存器中，其中，所述控制逻辑还操作以将所述第一用户数据移位至所述从锁存器，并且其中，在所述第一用户数据被移位至所述从锁存器之后，所述第二用户数据被读取至所述主锁存器中。
21.根据权利要求15所述的存储器设备，其中，所述测试字是第一测试字，所述ROM行是第一 ROM行，并且其中，所述控制逻辑还操作以: 通过所述列解码器和位线感测放大器块从所述存储器阵列的第二只读存储器(ROM)行向所述至少一个数据寄存器中读取第二测试字，所述第二测试字通过预定义的逻辑运算或数学运算与所述第一测试字相关；以及 基于所述预定义的逻辑运算或数学运算来变换所述第二测试字由此产生经变换的测试字，其中，所述预定义ROM行数据是所述经变换的测试字。
22.根据权利要求21所述的存储器设备，其中，所述至少一个数据寄存器包括具有主锁存器和从锁存器的数据寄存器，其中，所述第一测试字被读取至所述主锁存器中，其中，所述控制逻辑还操作以将所述第一测试数据移位至所述从锁存器，其中，在所述第一测试字被移位至所述从锁存器之后，所述第二测试字被读取至所述主锁存器中，其中，所述第一用户数据被读取至所述主锁存器中，其中，所述控制逻辑还操作以将所述第一用户数据移位至所述从锁存器，并且其中，在所述第一用户数据被移位至所述从锁存器之后，所述第二用户数据被读取至所述主锁存器中。
23.根据权利要求21所述的存储器设备，其中，所述预定义的数学运算或逻辑运算是对所述第二测试字中的预定比特位置进行的比特移位或者至少一个预定逐位运算符。
24.根据权利要求23所述的存储器设备，其中，所述比特移位是算术移位、逻辑移位、无进位循环(循环移位)或者带进位循环。
【文档编号】G11C29/00GK104303235SQ201380025484
【公开日】2015年1月21日 申请日期:2013年5月15日 优先权日:2012年5月16日
【发明者】史蒂文·史密斯 申请人:赛登斯公司