非易失性存储装置的单元及具有单元的非易失性存储装置制造方法
【专利摘要】公开了非易失性存储装置的单元及具有该单元的非易失性存储装置。非易失性存储装置的单元包括：反熔丝，具有在输入端子与输出端子之间的第一端子；第一切换部件，耦接于反熔丝的第二端子与接地电压端子之间；第二切换部件，耦接于输入端子与反熔丝的第一端子之间；传输门，耦接于反熔丝的第一端子与输出端子之间；感测放大器，耦接于传输门与输出端子之间，以及第三切换部件，耦接于电源电压端子与传输门和感测放大器的共同节点之间。第三切换部件将读取电压传送至传输门。传输门在写入操作期间使反熔丝的第一端子与输出端子切断连接且在读取操作期间将反熔丝的第一端子与输出端子连接。感测放大器感测及放大在读取操作期间自传输门输出的数据。
【专利说明】非易失性存储装置的单元及具有单元的非易失性存储装置
[0001]本发明申请是 申请日期:为2010年I月11日、申请号为“201010002347.1”、发明名称为“非易失性存储装置的单元及具有单元的非易失性存储装置”的发明专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本发明主张于2009年6月5日申请的韩国专利申请案第10-2009-0049834号的优先权，其全文以引用方式并入本文中。
【技术领域】
[0004]本发明涉及一种半导体设计技术；且尤其涉及一种使用CMOS栅极氧化物反熔丝的一次性可编程(OTP)单元及具有该单元的非易失性存储装置。
【背景技术】
[0005]使用由互补金属氧化物半导体(CMOS)的栅极氧化物层形成的反熔丝(在下文称作“CMOS栅极氧化物反熔丝”)的一次性可编程(OTP)单元形成于易失性存储装置(诸如，动态随机存取存储器(DRAM))或非易失性存储装置(例如，电可擦除可编程只读存储器(EEPROM)或闪存)中，且用以达成存储修复目的。另外，将OTP单元用于混合信号芯片(模拟芯片与数字芯片在其中混合)中的内部操作电压及频率微调。
[0006]大体上，每一 OTP单元包括CMOS栅极氧化物反熔丝及一个或更多个MOS晶体管。此OTP单元以单一配置或阵列配置形成于每一存储芯片内部且用于修复或微调。
[0007]图1为典型OTP单元的等效电路图。
[0008]参看图1，典型OTP单元包括反熔丝ANT_FS1及晶体管匪I和匪2。反熔丝ANT_FSl连接于输入节点A与节点B之间。晶体管匪I和匪2为η沟道晶体管，且串联地连接于节点B与输出节点E之间，输出节点E为在读取操作期间通过其输出数据的端子。
[0009]典型OTP单元必须包括串联连接的晶体管匪I和匪2，用于在读取操作期间形成自输入节点A至输出节点E的电流路径。因此，自输出节点E输出最终数据，最终数据的状态为其电压下降晶体管匪1和匪2的阈值电压的总量，亦即，VDD-2*Vt，“Vt”表示每一晶体管Wl和匪2的阈值电压。结果，由于自输出节点E输出的数据的感测裕度变窄，因此在读取操作期间发生故障，其使OTP单元的读取操作的可靠性降级。
[0010]在图1中，附图标记“C”及“D”中的每一者表示接收控制信号的输入节点。
[0011]为了提高图1所示的典型OTP单元的性能，在共同拥有的同在申请中的申请案韩国注册号10-0845407(2008年7月3日公开)中公开了具有新结构的OTP单元，所述申请案于 2007年 2 月 16 日申请、题为“ONE-HME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVINGTHE SAME”。
[0012]图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图。
[0013]参看图2，OTP单元包括反熔丝ANT_FS2及第一晶体管PMl和第二晶体管PM2，以在第三节点N3处输出电压作为输出信号。反熔丝ANT_FS2耦接于第三节点N3与接地电压端子之间。第一晶体管PMl具有接收写入控制信号WR_CTRL的栅极，及在第三节点N3与第二节点N2之间的源极-漏极路径。第二晶体管PM2具有接收读取控制信号RD_CTRL的栅极，及在第一节点NI与第三节点N3之间的源极-漏极路径。该OTP单元进一步包括用于感测及放大输出信号的反相器类型的感测放大器100。
[0014]在图2所示的OTP单元中，经由彼此不同的路径将写入电压和读取电压施加至反熔丝ANT_FS2，因为反熔丝ANT_FS2与第一晶体管PMl和第二晶体管PM2为并联地耦接的。因此，与图1所示的OTP单元相比，在读取操作期间读取电压的损失可最小化，且因此，自OTP单元输出的数据的感测裕度变宽，由此提高OTP单元的读取操作的可靠性。
[0015]如上所述，图2所示的OTP单元与图1所示的OTP单元相比可提高读取操作的可靠性。然而，由于图2所示的OTP单元与图1所示的OTP单元同样地包括一个反熔丝及两个晶体管，因此在减小尺寸方面存在限制且因此电力消耗增加。
【发明内容】
[0016]本发明的一个实施例旨在提供一种能够通过加强读取操作中的数据感测裕度来提高可靠性的单元，及具有该单元的非易失性存储装置。
[0017]本发明的另一实施例旨在提供一种能够通过简化其结构来减小其尺寸及电力消耗的单元，及具有该单元的非易失性存储装置。
[0018]根据本发明的一方面，提供一种非易失性存储装置的单元，其包括:反熔丝，其具有在输入端子与输出端子之间的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。
[0019]根据本发明的另一方面，提供一种非易失性存储装置，其包括:多条数据线；多个单元，其并联地耦接至所述数据线；及多个感测放大器，其被配置成感测及放大自所述数据线输出的数据，其中每一单元包括:反熔丝，其具有耦接至所述数据线中的相应者的第一端子；及第一切换部件，其耦接于反熔丝的第二端子与接地电压端子之间。
[0020]一种非易失性存储装置的单元，其包括:反熔丝，其具有耦接于输入端子与输出端子之间的第一端子；第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间；第二切换部件，其耦接于所述输入端子与所述反熔丝的第一端子之间；传输门，其耦接于所述反熔丝的第一端子与所述输出端子之间；感测放大器，其耦接于所述传输门与所述输出端子之间，以及第三切换部件，耦接于电源电压端子与所述传输门和所述感测放大器的共同节点之间，其中所述第三切换部件将读取电压传送至所述传输门，其中所述传输门在写入操作期间使所述反熔丝的第一端子与所述输出端子切断连接，且在读取操作期间将所述反熔丝的第一端子与所述输出端子连接，并且其中所述感测放大器感测及放大在读取操作期间自所述传输门输出的数据。
[0021]一种非易失性存储装置，其包括:多条数据线；多个单元，其并联地耦接至所述数据线；多个感测放大器，其被配置成感测及放大自所述数据线输出的数据；多个第二切换部件，所述第二切换部件中的每一个耦接至相应数据线，以在写入期间将写入电压传送至相应数据线，且在读取操作期间与相应数据线切断连接；以及多个第三切换部件，每一第三切换部件耦接于电源电压端子与各自传输门和各自感测放大器的共同节点之间，其中每一第三切换部件将读取电压传送至每一传输门，其中每一单元包括:反熔丝，其具有耦接至所述数据线中的相应一条的第一端子；及第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间，并且其中所述传输门中的每一个在写入操作期间使相应数据线与各自感测放大器切断连接，且在读取操作期间将相应数据线与各自感测放大器连接。
[0022]可通过以下描述来理解本发明的其它目的及优点，且参考本发明的实施例可使本发明的其它目的及优点变得明显。而且，本领域的技术人员容易明白，本发明的目的及优点可通过要求保护的装置及其组合来实现。
【专利附图】
【附图说明】
[0023]图1为典型现有技术OTP单元的等效电路图；
[0024]图2为韩国专利申请案韩国注册号10-0845407中提出的OTP单元的等效电路图；
[0025]图3为根据本发明的第一实施例的非易失性存储装置的单元的等效电路图；
[0026]图4A及图4B为图3所示的第一切换部件的电路图；
[0027]图5A及图5B为图3所示的反熔丝的电路图；
[0028]图6至图7B为说明根据本发明的第一实施例的非易失性存储装置的单元的操作的等效电路图；
[0029]图8为根据本发明的第二实施例的非易失性存储装置的单元的等效电路图；
[0030]图9至图1OB为说明根据本发明的第二实施例的非易失性存储装置的单元的操作的等效电路图；
[0031]图11为根据本发明的第三实施例的非易失性存储装置的单元的等效电路图；
[0032]图12至图13B为说明根据本发明的第三实施例的非易失性存储装置的单元的操作的等效电路图；
[0033]图14为根据本发明第四实施例的非易失性存储装置的等效电路图；
[0034]图15为根据本发明第五实施例的非易失性存储装置的等效电路图；
[0035]图16为根据本发明第六实施例的非易失性存储装置的等效电路图；及
[0036]图17为根据本发明第七实施例的非易失性存储装置的等效电路图。
【具体实施方式】
[0037]根据参看附图对实施例所作的以下描述，使本发明的优点、特征及方面变得明显，该描述陈述于下文中。
[0038]在附图中，亦将理解，本说明书中所公开的“晶体管”包括响应于输入至其栅极的控制信号作为开关部件操作的所有元件，例如，结型FET (JFET)及M0SFET。另外，附图中的相似附图标记表示相似元件，且因此将省略其描述。
[0039]第一实施例
[0040]图3为根据本发明的第一实施例的非易失性存储装置的单元的等效电路图。
[0041]参看图3，根据第一实施例的非易失性存储装置的单元包括反熔丝ANT_FS及第一切换部件SW。反熔丝ANT_FS具有耦接至在输入端子A与输出端子C之间的节点B的第一端子，且第一切换部件SW耦接于反熔丝ANT_FS的第二端子与接地电压端子D之间。
[0042]如图4A及图4B所示,第一切换部件SW由为有源装置的晶体管形成，以在读取操作或写入操作期间将反熔丝ANT_FS的第二端子与接地电压端子D连接。此处，晶体管为低电压或高电压晶体管。优选地，第一切换部件SW可为低电压晶体管以减少电力消耗。此外，晶体管具有P沟道或N沟道。优选地,第一切换部件SW可为具有N沟道的晶体管。此时，晶体管具有耦接至反熔丝ANT_FS的第二端子的漏极、耦接至接地电压端子D的源极及接收经由电流控制信号输入端子E输入的电流控制信号的栅极。
[0043]如图5A及图5B所示，反熔丝ANT_FS由为有源装置的晶体管或为无源装置的电容器形成。晶体管具有P沟道或N沟道。在晶体管的情况下，其栅极耦接至节点B，且其漏极及源极两者耦接至第一切换部件SW的漏极。在电容器的情况下，第一端子耦接至节点B，且第二端子耦接至第一切换部件SW的漏极。
[0044]在下文中，详细地解释根据第一实施例的非易失性存储装置的单元的读取操作及写入操作。假定第一切换部件SW及反熔丝ANT_FS两者都为具有N沟道的晶体管。
[0045]表1
[0046]
【权利要求】
1.一种非易失性存储装置的单元，其包括: 反熔丝，其具有耦接于输入端子与输出端子之间的第一端子； 第一切换部件 ，其耦接于所述反熔丝的第二端子与接地电压端子之间； 第二切换部件，其耦接于所述输入端子与所述反熔丝的第一端子之间； 传输门，其耦接于所述反熔丝的第一端子与所述输出端子之间； 感测放大器，其耦接于所述传输门与所述输出端子之间，以及 第三切换部件，耦接于电源电压端子与所述传输门和所述感测放大器的共同节点之间， 其中所述第三切换部件将读取电压传送至所述传输门， 其中所述传输门在写入操作期间使所述反熔丝的第一端子与所述输出端子切断连接，且在读取操作期间将所述反熔丝的第一端子与所述输出端子连接，并且 其中所述感测放大器感测及放大在读取操作期间自所述传输门输出的数据。
2.如权利要求1的单元，其中第三切换部件在读取操作期间将电源电压的读取电压传送至所述传输门与所述输出端子的所述共同节点。
3.如权利要求2的单元，其中第二切换部件在写入操作期间将经由所述输入端子施加的写入电压传送至所述反熔丝的第一端子，且在读取操作期间使所述输入端子与所述反熔丝的第一端子切断连接。
4.如权利要求1的单元，其中所述感测放大器包括反相器或差动放大器。
5.如权利要求3的单元，其中所述写入电压具有高于所述读取电压的电压电平。
6.如权利要求1的单元，其中第一切换部件包括具有N沟道的晶体管，且第二切换部件及第三切换部件包括具有P沟道的晶体管。
7.如权利要求1的单元，其中所述反熔丝包括晶体管或电容器。
8.一种非易失性存储装置，其包括: 多条数据线； 多个单元，其并联地耦接至所述数据线； 多个感测放大器，其被配置成感测及放大自所述数据线输出的数据； 多个第二切换部件，所述第二切换部件中的每一个耦接至相应数据线，以在写入期间将写入电压传送至相应数据线，且在读取操作期间与相应数据线切断连接；以及 多个第三切换部件，每一第三切换部件耦接于电源电压端子与各自传输门和各自感测放大器的共同节点之间， 其中每一第三切换部件将读取电压传送至每一传输门， 其中每一单元包括: 反熔丝，其具有耦接至所述数据线中的相应一条的第一端子；及第一切换部件，其耦接于所述反熔丝的第二端子与接地电压端子之间，并且其中所述传输门中的每一个在写入操作期间使相应数据线与各自感测放大器切断连接，且在读取操作期间将相应数据线与各自感测放大器连接。
9.如权利要求8的非易失性存储装置，其中每一第三切换部件在读取操作期间将电源电压的读取电压传送至各自传输门和各自感测放大器的所述共同节点。
10.如权利要求8的非易失性存储装置，其中每一感测放大器包括反相器或差动放大器。
11.如权利要求8的非易失性存储装置，其中所述写入电压具有高于所述读取电压的电压电平。
12.如权利要求8的非易失性存储装置，其中第一切换部件包括具有N沟道的晶体管，且第二切换部件及第三切换部件包括具有P沟道的晶体管。
13.如权利要求 8的非易失性存储装置，其中所述反熔丝包括晶体管或电容器。
【文档编号】G11C17/16GK104078080SQ201410268321
【公开日】2014年10月1日 申请日期:2010年1月11日 优先权日:2009年6月5日
【发明者】辛昌熙, 曹基锡, 全成都, 金允章 申请人:美格纳半导体有限会社