专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，特别是涉及例如像用于图像数据存储的VRAM(VIDEO Random Access Memory即“视频信号随机存取存储器”)等那样具有闪速存储(flash light)(成批写入)功能的半导体存储器。
图4示出构成以往的VRAM的核心部分的存储器单元阵列的一部分(为了说明的简单化起见只示出2列)。
在图4中，MC是动态型存储器单元，WL是字线，在图4中分别代表性地示出两个MC和一条WL。互补的位线对(BLi，/BLi)分别通过位线传输门对(Q1，Q2)和用于列选择的传输门对(CS，CS)连接到多个数据线对(DQRi，/DQRi)之中的一对。
在上述存储器单元MC与位线传输门对(Q1，Q2)之间的位线对(第一位线对)处连接位线预充电·均衡化电路10和用于位线电位恢复的P沟读出放大器11。
此外，在上述位线传输门对(Q1，Q2)与用于列选择的传输门对(CS，CS)之间的位线对(第2位线对)处连接用于位线对间的电位读出的N沟读出放大器12和用于闪速存储的第1NMOS晶体管Q7、第2NMOS晶体管Q8的各一端。把上述第1NMOS晶体管Q7、第2NMOS晶体管Q8的各自的另一端合并起来，连接到接地电位(VSS)节点。
再者，VPL是电容器板电位，VBL是位线预充电电位，EQL是均衡信号，SAP是用于P沟读出放大器的读出启动信号，/SAN是用于N沟读出放大器的读出启动信号，T是位线传输门控制信号，FWGO是第1闪速存储信号，FWG1是第2闪速存储信号，CSL是列选择信号。
为了说明图4的电路的动作情况的一个实例，图5中示出主要信号随时间变化的一个实例。
下面，参照图5，简单地说明图4的电路的动作情况的一个实例。
首先，/RAS(行地址选通脉冲)信号在“H”电平(非激活状态)时，均衡信号EQL变成“H”电平(激活状态)，均衡化电路10成为接通状态。因此，P沟读出放大器一侧的第1位线对通过均衡化电路10被预充电·均衡化至位线电位VBL，N沟读出放大器一侧的第2位线对通过位线传输门对(Q1，Q2)被预充电至位线电位VBL。
接着，/RAS信号变成“L”电平(激活状态)，一旦取入行地址，则首先，EQL信号变成“L”电平(非激活状态)，均衡电路10成为关闭状态。因此，位线从电源电位VCC、接地电位VSS、位线电位VBI处脱离。而且，如选择对应于所取入的行地址的字线，则把被选择行的存储器单元的数据在位线上读出，进而，读出放大器12动作，把位线对间的电位差放大，读出放大器11动作，位线对的电位就确定下来。
其次，如/RAS信号再次变成“H”电平的话，EQL信号恢复到“H”电平，均衡化电路10成为导通状态。因此，第1位线对通过均衡化电路10再次被预充电·均衡化至位线电位VBL，第2位线对通过位线传输门对(Q1，Q2)再次被预充电至VBL。
在上述的动作中，要在读出放大器12开始动作之前对位线进行充分的均衡化，要通过位线传输门对(Q1，Q2)对第2位线对进行充分的预充电使之达到位线电位VBL。
与此相关，在电源电位高的范围内(例如5V)，用于位线传输门的晶体管(Q1，Q2)的能力较强，其阈值电压Vth对于电源电位VCC来说比较小，因此可在短时间内对第2位线对进行充分的预充电使之达到位线电位VBL。
然而，在电源电位低的范围内，用于位线传输门的晶体管(Q1，Q2)的能力较差，其阈值电压Vth对于电源电位VCC来说不能忽略不计，故在短时间内对第2位线对进行充分的预充电使之达到位线电位VBL是困难的。这样一来，如不对第2位线对进行充分的预充电，下一个周期内的读出动作的安全系数就会大幅度下降，故存在把来自存储器单元的读出数据读错的危险。
作为解决上述问题的对策而考虑的第一种方法是不插入用于位线传输门的晶体管(Q1，Q2)，这样一来就没有该晶体管的阈值电压Vth这样大小的电位降，因此可对第2位线对进行充分的预充电。
然而，如以上所述去掉用于位线传输门的晶体管(Q1，Q2)的话，在读出放大器12的初期读出动作时的视在位线电容变大，使高速和可靠的读出动作变得困难。
此外，作为解决上述问题的对策而考虑的第二种方法是把用于位线传输门的晶体管(Q1，Q2)的栅极电位只在预定期间(例如在/RAS信号是“H”电平的期间)内提高到VCC＋Vth以上，由此使上述晶体管(Q1，Q2)在三极管范围内进行工作，这样就弥补了上述晶体管的阈值电压Vth这样大小的电位降，故可对第2位线对进行充分的预充电。
然而，为了使存储器芯片内所有应激活的位线传输门的晶体管(Q1，Q2)的栅极电位在短时间内提高到大于VCC＋Vth，就要采用使用大容量、大面积电容的升压电路。再者，在通常情况下，VRAM以非同步方式进行工作，由于在串行存取存贮器(SAM)端口侧的动作，特别是在输出数据时产生的电源噪声使上述升压电路产生误动作的危险非常大。
如以上所述，以往的半导体存储装置存在以下问题在电源电位较低的范围内在短时间内对位线进行充分的预充电是困难的；读出动作的安全系数大幅度下降；以及读出错误的数据。
本发明是为了要解决上述的问题而进行的发明，其目的是提供以下的一种半导体存贮装置在不增加存贮器单元阵列内的电路的情况下，通过仅简单地附加一个抗噪声性能良好的电位转换电路，就能够在电源电位较低的范围内可以在短时间内对位线进行充分的预充电，可以正确地读出并输出来自存贮器单元的读出数据。
本发明的特征是在具有闪速存储功能的半导体存贮装置内具备以下组成部分将动态型存储器单元以行列状配置的存储器单元阵列；连接到同一行存储器单元的字线；
分别连接到同一列存储器单元的互补的位线对；连接到上述位线对一端的用于列选择的传输门对；连接到上述用于列选择传输门对的数据线对；以串联方式分别插入到上述位线对的各位线的、把上述位线对分割为上述存储器单元一侧的第1位线对和上述列选择传输门一侧的第2位线对的第1导电型的位线传输门对；连接到上述第1位线对的、在预充电·均衡化期间被控制为导通状态的位线预充电·均衡化电路；让连接到上述第1位线对的第2导电型的两个MOS晶体管进行交叉耦合、被驱动预定期间的、用于位线电位恢复的第1读出放大器；让连接到第2位线对的第1导电型的两个MOS晶体管进行交叉耦合的、被驱动预定期间的、用于位线对间电位差读出的第2读出放大器；其各一端与上述第2位线对的各个位线对应连接的用于闪速存储的第1MOS晶体管和第2MOS晶体管；将上述第1MOS晶体管和第2MOS晶体管在上述预充电·均衡化期间按照非闪速存储模式时和闪速存储模式时的写入数据进行转换控制的闪速存储控制电路；以及把其输出节点连接到上述第1MOS晶体管和第2MOS晶体管的各另一端的、可把上述输出节点的电位设定在用于位线初期电位设定的位线预充电电位或预定的基准电位的电位转换电路。
由于具有上述电位转换电路，可让用于闪速存储的晶体管不仅进行本来的闪速存储动作，而且进行位线均衡化的动作。在这种情况下，可使该电位转换电路具有比较简单的构成，而且在抗噪声方面具有良好的特性。
通过仅附加一个上述的电位转换电路，在不增加存储器单元阵列内的电路的情况下，即使在电源电位较低的范围内也可在短时间内对位线进行充分的和可靠的预充电，可正确地读出来自存储器单元的读出数据并输出该数据。
图1是示出构成与本发明第1实施例有关的VRAM核心部分的存储器单元阵列的部分电路图。
图2是示出图1中的电位转换电路的一个实例的电路图。
图3是为了说明图1和图2的电路的动作实例而示出的主要信号随时间变化的实例图。
图4是示出构成以往的VRAM的核心部分的存储器单元阵列的部分电路图。
图5是为了说明图4的电路的动作实例而示出的主要信号随时间变化的实例图。
以下参照附图详细地说明本发明的实施例。
图1示出构成具有与本发明的半导体存储装置第1实施例有关的闪速存储功能的VRAM核心部分的存储器单元阵列的一部分(为了说明的简单化起见只示出两列)。
在图1中，MC是动态型存储器单元(为了图示的简单化起见只示出两个)，将其配置成行列状构成存储器单元阵列，在其电容器处提供电容器阳极电位VPL。WL是连接到上述存储器单元阵列的同一行存储器单元的字线(代表性地示出1条)，通过字线驱动信号在预定时间内对其进行选择驱动。BL0，/BL0和BL1，/BL1分别是连接到上述存储器单元阵列的同一列存储器单元的互补的位线对(代表性地只示出2对)。
(CS，CS)分别是连接到上述位线对的各位线一端的、通过同一个列选择信号CSLi(在本例中是CSL0)选择的列选择传输门。此时，通过上述列选择信号CSL0共同选择用于预定多列的列选择传输门对(CS，CS)。
DQ Ri，/DQRi是连接到上述列选择传输门对(CS，CS)另一端的数据线对。形成与上述共同选择的多列对应连接的多个数据线对(DQR0/DQR0)、(DQR1，/DQR1)…。
(Q1，Q2)是分别以串联方式插入到上述各位线对的各位线的、由把上述位线对分割为上述存储器单元侧的第1位线对和上述列选择传输门对一侧的第2位线对的N沟型MOS晶体管构成的位线传输门对，通过同一个位线传输门控制信号T共同驱动(Q1，Q2)。
把位线预充电·均衡化电路10连接到上述第一位线对，在预充电·均衡化期间通过均衡信号EQL将该电路10控制在导通状态。
用于位线电位恢复的P沟读出放大器11连接到上述第1位线对上、由用读出启动信号SAP驱动的2个P沟型MOS晶体管Q3、Q4交叉耦合构成。
用于位线对间电位差读出的N沟读出放大器12连接到上述第2位线对上由用读出启动信号/SAN驱动的两个N沟型MOS晶体管Q5、Q6交叉耦合构成。
与上述第2位线对的各位线对应地连接第1闪速存储电路13与第2闪速存储电路14。
在本例中，上述第1闪速存储电路13由其一端连接到一边位线(BL0或BL1)的用于闪速存储的N沟型第1MOS晶体管Q7构成。同样，在本例中，上述第2闪速存储电路14由其一端连接到另一边位线(/BL0或/BL1)的用于闪速存储的N沟型第2MOS晶体管Q8构成。
通过闪速存储控制电路15，根据在预充电·均衡化期间、非闪速存储模式时和闪速存储模式时的写入数据，对上述两个MOS晶体管Q7、Q8进行转换控制。
上述闪速存储控制电路15的逻辑构成的作用是在上述预充电·均衡化期间把上述第1MOS晶体管Q7和第2MOS晶体管Q8都控制在导通状态；在非闪速存储模式时把上述第1MOS晶体管Q7和第2MOS晶体管Q8都控制在关断状态；在闪速存储模式时在上述读出放大器12的驱动前的预定期间内生成用于把上述第一MOS晶体管Q7和第2MOS晶体管Q8的其中的一个控制在导通状态的第1闪速存储信号FWG1和第2闪速存储信号FWG2。
电位转换电路16其输出节点连接到上述第1MOS晶体管Q7和第2MOS晶体管Q8的各自的另一端，该电路16把上述输出节点的电位设定在用于位线初期电位设定的位线预充电电位VBL(通常是电源电位VCC的1/2)或预定的基准电位(在本例中是接地电位VSS)，该电路16的构成例如图2所示。
也就是说，上述电位转换电路具备连接在提供上述位线预充电电位VBL的VBL节点与上述输出节点之间的、将第1控制信号XGL提供给栅极的N沟型第3NMOS晶体管Q9；连接在提供上述预定的基准电位VSS的VSS节点与上述输出节点之间的、将第2控制信号XGD提供给栅极的N沟型第4NMOS晶体管Q10；以及用于生成上述第1控制信号XGL和第2控制信号XGD的控制信号发生电路17。
上述控制信号发生电路17的逻辑构成是作为动作电源提供VCC、VSS；在上述预充电·均衡化期间和非闪速存储模式时把上述第3NMOS晶体管Q9控制在导通状态，把上述第4NMOS晶体管Q10控制在关断状态；在闪速存储模式时把上述第3NMOS晶体管Q9控制在关断状态，与此同时在上述读出放大器的驱动前把上述第4NMOS晶体管Q10在预定时间内控制在导通状态。
即，例如上述控制信号发生电路17如图2所示由下述电路构成将/RAS信号反相的变换电路21；取该变换电路21的输出信号与闪速存储模式识别信号FW的逻辑积而输出控制信号XGL的与非门电路22；使上述控制信号XGL延迟预定时间的延时电路23；使上述控制信号XGL反相的变换电路24；取该变换电路24的输出信号与上述延时电路23的输出信号的逻辑积的与非门电路25；使该与非门电路25的输出信号反相并输出上述控制信号XGD的变换电路26。上述控制信号XGL、XGD的“H”电平是VCC，“L”电平是VSS。
再者，把上述电位转换电路16的两个NMOS晶体管Q9、Q10设置在存储器单元阵列的外部，故存储器单元阵列本身的电路构成与以往的例子是一样的。
其次，参照图3说明图1、图2的动作实例。
为了说明图1和图2电路的动作实例，图3示出在非闪速存储模式时和闪速存储模式时主要信号随时间变化的一个实例。
首先说明非闪速存储模式时的动作情况。/RAS是“H”电平(非激活状态)时，均衡信号EQL变成“H”电平(VCC)，预充电·均衡化电路10变成导通状态。
此时，控制信号XGL变成VCC，控制信号XGD变成VSS，电位转换电路16的NMOS的晶体管Q9变成导通状态，NMOS晶体管Q10变成关断状态，输出节点16a的电位变成VBL。
此外，此时闪速存储信号FWG1、FWG2是“H”电平(VCC)，用于第1闪速存储的晶体管Q7和用于第2闪速存储的晶体管Q8分别变成导通状态。
其结果是，P沟读出放大器11一侧的位线对经由预充电·均衡化电路10被预充电·均衡化至位线电位VBL，N沟读出放大器12一侧的位线对经由电位转换电路16和用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8被预充电至位线电位VBL。
此外，此时控制信号T是“H”电平(VCC)位线传输门Q1、Q2是导通状态，故把N沟读出放大器12一侧的位线对和P沟读出放大器11一侧的位线对通过位线传输门Q1、Q2均衡化至同一电位VBL。
接着，/RAS信号变成“L”电平(激活状态)，一旦取入行地址，则首先EQL信号和闪速存储信号FWG1、FWG2变成“L”电平(非激活状态)，预充电、均衡化电路10变成关断状态。因此，使位线从电源电位VCC、接地电位VSS、位线电位VBL脱离。而且，如选择对应于以上述方式取入了行地址的字线，则被选择行的存储器单元的数据在位线上读出，进而，读出放大器11、12动作，把位线对间的电位差放大。
其次，如/RAS信号再次变成“H”电平，EQL信号和闪速存储信号FWG1、FWG2分别回复到“H”电平，预充电·均衡化电路10和用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8分别变成导通状态。由此把P沟读出放大器11-侧的位线对通过预充电·均衡化电路10再次预充电·均衡化至位线电位VBL，把N沟读出放大器12一侧的位线对通过过电位转换电路16和用于第一闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8再次预充电线位至电位VBL。此时，控制信号T是“H”电平，位线传输门Q1、Q2是导通状态，故把N沟读出放大器12一侧的位线对和P沟读出放大器11一侧的位线对通过上述位线传输门Q1、Q2均衡化至同一电位VBL。
在上述的非闪速存储模式时的动作中，N沟读出放大器12一侧的位线对经由电位转换电路16和用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8被预充电至位线电位VBL，故与以往的例子相比可在短时间内对位线进行充分的和可靠的预充电。
此外，在非闪速存储模式时的动作中，电位转换电路16的输出节点16a的电位(固定在VBL，不产生充放电，所以不产生电流消耗。
其次，说明闪速存储模式时的动作情况。/RAS信号是“H”电平时，均衡信号EQL是“H”电平，控制信号XGL是VCC，控制信号XGD是VSS，闪速存储信号FWG1、FWG2分别为“H”电平，P沟读出放大器11一侧的位线对和N沟读出放大器12一侧的位线对被预充电·均衡化至位线电位VBL为止的动作情况与上述的非闪速存储模式时的动作情况是一样的。
其次，/RAS信号变成“L”电平，如确定是闪速存储模式，通过功能译码器(图中未示出)使闪速存储模式的识别信号FW变成“H”电平。此时，控制信号XGL变成VSS，电位转换电路16的NMOS晶体管Q9变成关断状态。而且，如取入行地址，则首先，EQL信号变成“L”电平，预充电·均衡化电路10变成关断状态，位线从电源电位VCC、接地电位VSS、位线电位VBL脱离。此外，此时XGL信号、闪速存储信号FWG1、FWG2变成“L”电平，用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8分别变成关断状态。
而且，在进行实际的闪速存储动作之前XGD信号变成VCC，电位转换电路16的NMOS晶体管Q10变成导通状态，输出节点16a的电位变成VSS。再者，如选择对应以上述方式取入了行地址的字线，被选择行的存储器单元的数据在位线上被读出。在该动作的前后，闪速存储信号FWG0、FWG1中的任一个变成“H”电平，用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8中的任一个变成导通状态。
此时，在打算把数据“O”写入到与所选择的字线WL连接的全部存储器单元中时，为了把连接到位线对的一边(例如BL0，BL1)的用于第1闪速存储的晶体管Q7变成导通状态，闪速存储信号FWG1变成“H”电平。由于这个原因，即使假定事先已把数据“1”写入到上述存储器单元中，如以上所述通过用于第1闪速存储的晶体管Q7变成导通状态，故把上述一边的位线BL0、BL1放电至VSS电位，因此与另一边的位线/BL0、/BL1相比确定是变成了低电位。
与此相反，在打算把数据“1”写入到与所选择的字线WL连接的全部存储器单元中时，为了把连接到位线的另一边(例如/BL0，/BL1)的用于第2闪速存储的晶体管Q8变成导通状态，闪速存储信号FWG2已变成“H”电平。由于这个原因，即使假定事先已把数据“O”写入到上述存储器单元中，如以上所述由于用于第2闪速存储的晶体管Q8变成导通状态，故把上述另一边的位线/BL0、/BL1放电至VSS电位，因此与一边的位线BL0、BL1相比确实是变成了低电位。
而且，在位线对间产生了某种程度的电位差后，闪速存储模式识别信号FW变成“L”电平，控制信号XGD变成VSS。电位转换电路16的NMOS晶体管Q10变成关断状态。
在此之后，读出放大器11、12动作，把位线对间的电位差放大。此时，全部位线的电位向同一方向过渡，因此最终将同一数据写入到与所选择的一条字线连接的全部存储器单元中。
其次，如/RAS信号再次变成“H”电平的话，EQL信号和闪速存储信号FWG1、FWG2分别回复到“H”电平，控制信号XGL恢复到VCC，预充电·均衡化电路10和用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8分别变成导通状态，电位转换电路16的NMOS晶体管Q9变成导通状态，其输出节点16a的电位变成VBL。由于这个原因，把P沟读出放大器11一侧的位线对通过预充电·均衡化电路10再次预充电·均衡化至位线电位VBL，把N沟读出放大器12一侧的位线对通过电位转换电路16和用于第1闪速存储的晶体管Q7、用于第2闪速存储的晶体管Q8再次预充电至位线电位VBL。此时，控制信号T变成“H”电平，位线传输门Q1、Q2变成导通状态，因此把N沟读出放大器12一侧的位线对和P沟读出放大器11一侧的位线对通过上述位线传输门Q1、Q2均衡化至同一电位VBL。
通过以上所述的闪速存储模式时的动作，能够正常地进行闪速存储动作以及在此之后的位线预充电·均衡化动作。
即，若根据上述实施例的VRAM，用于闪速存储的晶体管Q7、Q8不但进行本来的闪速存储动作，而且还进行位线均衡化的动作，所以即使在电源电位低的范围内也可在短时间内对位线进行充分的和可靠的预充电，可正确地读出来自存储器单元的读出数据并输出该数据。
此外，由于没有必要采用其目的是在电源电位低的范围内让用于位线传输门的晶体管Q1、Q2在三极管区域内动作而将其栅极电位只在预定期间内提高到VCC＋Vth以上的升压电路，所以也就不产生由于例如输出数据时产生的电源噪声等引起的该升压电路误动作的问题。
此外，与以往的例子一样，因存在于位线传输门Q1、Q2，读出放大器的初期读出工作时的视在位线容量变小，故不存在读出放大器的初期读出动作时的安全系数降低的问题。
此外，在上述实施例中附加的电位转换电路16的二个NMOS晶体管Q9、Q10可设置在存储器单元陈列的外部，故可不增加存储器单元阵列内的电路。并且上述电位转换电路16的构成比较简单，不易产生因噪声等引起的误动作。
再者，在本申请书的权利要求范围中一并记入的参照符号是为了容易理解本申请书的发明，并不是出于把本申请书的发明的技术范围限定在图面上示出的实施例的意图而记入的。
如以上所述，根据本发明的半导体存储装置，在不增加存储器单元阵列的电路的情况下，通过仅附加一个比较简单的、抗噪声性能良好的电位转换电路，即使在电源电位低的范围内也能在短时间内对位线进行充分的和可靠的预充电，可正确地读出来自存储器单元处的读出数据并输出该数据。
权利要求
1.一种半导体存储装置，其特征是具备下述组成部分把动态型存储器单元(MC)配置成行列状的存储器单元阵列；连接到同一行存储器单元的字线(WL)；分别连接到同一列存储器单元的互补的位线对(BL0，/BL0)(BL1，/BL1)；连接到上述位线对一端的用于列选择的传输门对(CS，CS)。连接到上述用于列选择的传输门对的数据线对(DQR0，/DQR0)(DQR1，/DQR1)…(DQRi，/DQRi)；分别以串联方式插入到上述位线对的各位线的、把上述位线对分割为上述存储器单元一侧的第1位线对和上述用于列选择的传输门对一侧的第2位线对的第1导电型位线传输门对(Q1，Q2)；连接到上述第1位线对的、在预充电·均衡化期间被控制为导通状态的位线预充电·均衡化电路(10)；连接到上述位线对的、被驱动预定期间内的位线电位读出放大器(11，12)；对应于上述第2位线对的各位线连接其各一端的、用于闪速存储的第1MOS晶体管(Q7)和第2MOS晶体管(Q8)；在上述预充电·均衡化期间内根据在非闪速存储模式时和闪速存储模式时写入的数据对上述第1MOS晶体管和第2MOS晶体管进行转换控制的闪速存储控制电路(15)；把其输出节点连接到上述第1MOS晶体管和第2MOS晶体管的各另一端的、可把上述输出节点的电位设定在用于位线初期电位设定的位线预充电电位或预定的基准电位的电位转换电路(16)；
2.权利要求1中所述的一种半导体存储装置，其特征在于上述闪速存储控制电路在上述预充电·均衡化期间把上述第1MOS晶体管和第2MOS晶体管都控制在导通状态，在非闪速存储模式时把上述第1MOS晶体管和第2MOS晶体管都控制在关断状态，而在闪速存储模式时在上述读出放大器的驱动前的预定期间内把上述第1MOS晶体管和第2MOS晶体管中的一个控制在导通状态。
3.权利要求1或2中所述的一种半导体存储装置，其特征在于上述电位转换电路具备下述组成部分连接在提供上述位线预充电电位的节点与上述输出节点之间的、把第1控制信号提供给栅极的第3MOS晶体管(Q9)；连接在提供上述预定基准电位的节点与上述输出节点之间的、把第2控制信号提供给栅极的第4MOS晶体管(Q10)；用于生成上述第1控制信号和第2控制信号的控制信号发生电路(17)。
4.权利要求3中所述的一种半导体存储装置，其特征在于上述控制信号发生电路在上述预充电·均衡化期间和非闪速存储模式时把上述第3MOS晶体管控制在导通状态、把上述第4MOS晶体管控制在关断状态，在闪速存储模式时把上述第3MOS晶体管控制在关断状态、与此同时在驱动上述读出放大器之前把上述第4MOS晶体管在预定期间内控制在导通状态。
全文摘要
在具有闪速存储功能的VRAM中，不增加单元阵列内电路数仅增加较简单的、抗噪声性能良好的电位转换电路，使在电源电位低时也可在短时间内对位线进行充分可靠的预充电。其特征是通过位线传输门对Q1、Q2把存储器单元阵列的位线对分割为第1位线对和第2位线对，对应于第2位线对的各位线连接用于闪速存储的第1和第2MOS晶体管的各端，通过电位转换电路16将其各另一端的电位设定在位线预充电电位VBL或预定的基准电位VSS。
文档编号G11C11/409GK1153983SQ9511924
公开日1997年7月9日 申请日期1995年11月14日 优先权日1994年11月15日
发明者甲斐保行 申请人:株式会社东芝