专利名称：包含地址转移检测电路的半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，尤其涉及一种能进行高速稳定存取操作的半导体存储器件。
在诸如动态半导体存储器件(在下文称作DRAM)或静态半导体存储器件(在下文称作SRAM)的半导体存储器件中，为了在存储单元阵列中指示待存取的存储单元，通常，通过多条地址线由外部施加地址信号。在半导体存储器件的内部，加到地址线上的地址信号被译码以存取相应的存储单元。在这种情况下，一种关于当施加到任意一条地址信号线的一个地址信号转换检测到时，采用一种新的地址信号的方法，可用来作为当地址信号加到地址线上时检测时序的方法。
一种地址转移检测电路(在下文称作ATD电路)被用于上述时序检测。
为了在半导体存储器中实现一种高速列存储操作，有一种类似DRAM的工作模式，即每次列地址被切换，对于一条相应数据线，数据输出一个存储单元信号。在这种模式中，没有外部时钟用来同步地址信号，因此补充的装置是有必要的。上述的ATD电路就被用于这种情况。为了提高这种模式的速度，提高作为将数据读到外部信号线的I/O线的信号传输速度是很重要的。这是由于I/O线的寄生电容通常是高的，它构成了一个控制数据读取速度的因素。
为了提高上述速度，有必要在I/O线上快速地读取存储单元信号，即采用一种能高速地减小和放大I/O线上信号电压幅度的主放大器。为此，它能够在外部输入地址切换以及相应切换地址的数据线被选择之前，快速地检测地址切换。在这种情况下，当把这种检测信号看成为一种内部时钟并且等待数据线选择的时候，预先对I/O线进行预充电的操作是可行的。例如，I/O线预充电压可以选择在相应于二进制信息电压的中间值。于是，不必要特别地把保存在I/O线上预先选择和输出的信息电压反相，就可使随后选择的数据线从中间值进行充电/放电，由此可以进行高速度的工作。
低摆幅高速主放大器通常由电流镜放大器形成，该放大器经常不利地载有电流。当采用ATD电路时，有可能通过检测信号使主放大器仅在需要放大的短时间区内进入开状态，使主放大器在保持时间内进入关状态。换句话说，可以实现具有低功耗的高速主放大器。
正如前面所描述的，在半导体存储器件中ATD电路对于提高与列相联系的电路的工作性能是很重要的。
图9示出了一种典型的常规ATD电路2000。在该例中，为了简化说明，假定地址信号由三位组成并且相应的地址线数是3。
参阅图9，常规ATD电路2000包括分别接收地址信号A1、A2和A3电压的信号转换检测电路200、202和204，分别从信号转换检测电路200、202和204接收相应互补输出信号Bn和Cn(n＝1，2和3)的单触发脉冲产生电路210、212和214，以及接收单触发脉冲产生电路210-214的输出并根据所有输出脉冲信号的启动输出地址转移检测信号(ATD信号)的波形合成/整形电路220。
当输入地址信号An(n＝1，2和3)从高电平转换到低电平或相反情况时，信号转换检测电路200-204检测变化并使具有互补的输出信号Bn和Cn反相。假定地址信号An转换后，信号Bn和Cn如此转换以至于在信号Bn和Cn反相时刻之间有恒定的时间差T。
单触发脉冲产生电路210-214接收前面所述的互补时间差信号Bn和Cn，并产生单触发脉冲信号Dn(n＝1，2和3)。波形合成/整形电路220接收单触发脉冲信号Dn，将其合成并把合成信号的脉冲宽度整形成常值，然后将其输出。
从前面所述的波形合成/整形电路220输出ATD信号。当地址信号A1，A2和A3的电平至少有一个被转换时，就在相应处产生单触发脉冲。
图10是表示常规ATD电路2000中的单触发脉冲产生电路210-214以及波形合成/整形电路200的典型结构的电路图。
参看图10，单触发脉冲产生电路210可以是包括接收相应互补时间差信号B1和C1的与电路240，以及接收与电路240的输出并输出反相信号的反相电路242。除了其各自接收相应互补差信号B2、C2和B3、C3外保持单触发脉冲产生电路212和214在结构上类似于单触发脉冲产生电路210。
波形合成/整形电路220包括连接在节点E和地电压之间的用来分别接收输出于单触发脉冲产生电路210-214的单触发脉冲信号Dn的N沟道MOS晶体管N200、N201和N202，具有漏和源分别连接在节点E和电源Vcc上的P沟MOS晶体管P200，接收节点E电压信号并延迟恒定时间，其后把相应电压输出到P沟MOS晶体管P200栅上的延迟电路40，接收节点E电压并在输入处保持相同电平的锁存电路50，以及接收节点E电压并输出反相信号ATD的反相电路56。
在前述的波形合成/整形电路220结构中，N沟道MOS晶体管N200，N201和N202共享节点E，形成了线或电路。在这个例子中，信号延迟电路40包括了四级级联反相电路42-48。锁存电路50包括了输入输出互相连接的反相电路52和54，以使反相电路52的输出和反相电路54的输入都与节点E连接。
反相电路56作为缓冲电路进行工作。
现在参照图11所示的时序图对波形合成/整形电路220的工作加以描述。图11示出了图9中波形合成/整形电路220的主要信号的时序变化。
参照图11，如上文所述，在时刻u1地址信号A1从低电平转换到高电平，由此在时刻u2和u3信号转换检测电路200的输出信号B1和C1分别由低电平转换到高电平及由高电平转换到低电平。在这种情况下，在某一个时间段T内，信号B1和C1都处在高电平。将信号B1和C1输到单触发脉冲产生电路210，以便单触发脉冲产生电路210在时刻u2和u3期间输出高电平的脉冲信号D1。
在这种情况下，地址信号线A2和A3的电压保持不变，因此单触发脉冲信号D2和D3无输出，单触发脉冲产生电路212和214的输出电平保持低电平。
因此，N沟MOS晶体管N201和N202都保持在关态。另一方面，在时刻u2和u3之间的时刻u4，单触发脉冲信号D1变高，由此在时刻u5N沟MOS晶体管N200进入开态。导致节点E的电压降到地电平。
当节点E的电压变低时，该电平由锁存电路50保持不变。换句话说，当在时刻u6单触发脉冲信号D1转换到低电平，N沟MOS晶体管N200进入关态时，节点E的电压仍然保持在低电平。
在时刻u5节点E的电压变低，由此在通过延迟恒定时间的时刻u7处接收该电压作为输入的信号延迟电路40，把节点F的电压转换为低电平。因此，P沟MOS晶体管P200进入开态，节点E的电压上升到高电平。
在此时，锁存电路50的输出状态也被反相为保持高电平。因此，在节点E的电压变高后，通过信号延迟电路40的延迟使节点F的电压在时刻u9处变高，P沟MOS晶体管P200进入关态的时候，在节点E的电压仍然保持在高电平。
结果，在时刻u1由于地址线A1的电压发生变化，在时刻u10和u11之间，出现了作为ATD信号的单触发脉冲。此ATD信号是通过利用信号延迟电路40把输出于单触发脉冲产生电路210的单触发脉冲信号的脉冲宽度整形为规定脉冲宽度形成的。
举例来说，即使噪声叠加在单触发脉冲信号D1上，由于锁存电路50的存在，噪声也不会对ATD信号产生影响，除非噪声电平超过锁存电路50的工作阈值。
由于有图10所示的单触发脉冲产生电路210-214和波形合成/整形电路200的结构，因此，就可以实现在抗噪声方面有改进的ATD电路。
现在描述在时刻u12地址线A1从高电平转换到低电平，以及经过稍微延迟之后在时刻u13地址线A2的电压从低电平转换到高电平时，单触发脉冲产生电路210-214和波形合成/整形220的工作情况。
地址线A1和A2的电压分别在时刻u12和u13转换，由此信号转换检测电路200和202以及单触发脉冲产生电路210和212随之工作，以至于单触发脉冲信号D1和D2进入启动状态，即分别在时刻u14和u15产生了高电平的这些单触发脉冲信号。
在时刻u14用信号D1的单触发脉冲，触发节点E的电压变化，以至于在时刻u16使节点E的电压变低。当节点E的电压处于低电平时，在时刻u15产生信号D2的脉冲，因此即使N沟MOS晶体管N201再进入开态，也由于此时N沟MOS晶体管N200已进入开态，不会对节点E的电压有影响。因此，在一个由信号延迟电路40调整的规定时间间隔后，即在时刻u17，节点E的电压返回高电平。将节点E电压的反相信号作为ATD信号输出，从而在时刻u18和u19期间输出高电平脉冲。
换句话说，在此情况下，类似于仅根据三个地址信号中一个的电压改变来输出ATD信号。
如前所述，即使在相应于一条地址线的单触发脉冲信号上叠加了噪声，或由于地址信号的歪斜等失真使得在短时间间隔内两条或多条地址线的电压发生转换，常规的ATD电路200也能输出恒定长度的脉冲信号作为ATD信号。
但是，常规ATD电路2000有以下问题考虑到在时刻u20转换了地址线A1的电压以及在时刻u21，即当ATD信号开始从高电平转换到低电平时造成了地址线A2的电压发生变化。在这种情况下，在时刻u22节点E的电压改变被信号D1的单触发脉冲触发，以致于在时刻u23节点E的电压处于低电平，并且在时刻u24开始转换到高电平。
由于在时刻u25通过地址线A2在时刻u21的电压改变形成的信号D2的单触发脉冲，使N沟MOS晶体管N201进入开态，并且使节点E的电压再次开始转换到低电平。此时，节点F处于低电平，因此P沟MOS晶体管P200处于开态。
通常来说，把N沟MOS晶体管N200，N201和N202的电流驱动能力设置得要比P沟MOS晶体管P200大。因此当单触发脉冲信号D2处于高电平时，节点E的电压处于低电平。但是，信号D2会在短时间内处于高电平，因此，N沟MOS晶体管N201立即进入关态，在时刻u26通过P沟MOS晶体管200使节点E的电压返回到高电平。因此不利于在时刻u27和u28期间内用整形脉冲信号以及时刻u29和u30之间用未整形不稳定的脉冲信号来形成节点E电压反相信号的ATD信号。
也就是说，当上述的地址信号由于它的歪斜等失真产生了电平变化时，在上述ATD电路2000中ATD就有害地具有一个不稳定的脉冲波形。于是，通过接收ATD等信号来使读取系统电路工作可能会不利地造成误操作。
本发明的一个目的是提供一种包含ATD电路的半导体存储器件，该ATD电路还能根据地址信号的歪斜等失真的产生，输出规定长度的ATD信号。
简单地说，根据本发明提供的是一种半导体存储器件，它包括一个存储单元阵列、一个数据读取电路、多条地址信号线和一个地址转移检测电路。
该存储单元阵列包括了按矩阵形式排列的多个存储单元。该数据读取电路根据外部地址信号选择相应的存储单元，并根据具有规定脉冲长度的地址转移检测信号开始读操作。多条地址信号线接收地址信号并把它传递给存贮信息读出装置。该地址转移检测电路检测所规定的地址信号线的电压变化并输出地址转移检测信号。该地址转移检测电路包括多个信号变化检测电路，每个信号变化检测电路输出第一个和第二个互补的检测信号。这些信号根据相应规定地址信号的电压改变而反相；多个脉冲发生电路，它们每个都输出具有响应相应的第一个和第二个检测信号的反相的规定脉冲长度的脉冲信号；以及信号合成电路，其输出具有规定脉冲宽度并根据来自于多个脉冲产生电路的脉冲信号中任意一个的启动情况，相应地启动脉冲信号的地址转移检测信号。
每个脉冲产生电路包括输出脉冲信号的输出节点、连接于输出节点和第一个电源电压之间的第一个和第二个N沟MOSFET、漏同输出节点相连的第一个P沟MOSFET、并联于第一个P沟MOS FET的源和第二个电源电压之间的第二个和第三个P沟MOSFET、在规定时间间隔后接收输出节点电压并输出对应于第一个P沟MOSFET栅电压的信号延迟电路，以及接收并保持输出节点电压的锁存电路。第二个N沟MOSFET和第二个P沟MOSFET在栅上接收第一个检测信号，而第一个N沟MOSFET和第三个P沟MOSFET在栅上接收第二个接收信号。
因此，本发明的主要优点在于，即使地址信号有歪斜等失真，地址转移检测电路通常也会输出具有足够脉冲宽度的ATD信号，因而数据读取电路也不会发生误操作。
本发明的另一个优点在于，地址转移检测电路迅速地返回到其初态，使得即使在相同地址线上产生了意外的变化，该电路也同样会稳定地进行工作。
从下面对本发明的详述连同附图中，本发明的上述以及其它的目的、特点、方案和优点将变得更加明显。
图1是根据本发明的第一实施例的半导体存储器件1的框图；图2是表示根据本发明的第一实施例半导体存储器件1中地址转移检测电路1000的结构原理框图；图3是表示第一实施例中信号转换检测电路100的结构电路图；图4是说明信号转换检测电路100工作的时序图；图5是表示第一实施例中波形整形单触发脉冲产生电路110-114以及波形合成电路120的结构原理框图；图6是说明根据第一实施例的地址转移检测电路1000工作的时序图；图7是表示根据本发明的第二实施例的地址转移检测电路中延迟电路42的结构电路图；图8是说明信号延迟电路42工作的时序图；图9是表示常规地址转移检测电路2000结构的原理框图；图10是常规地址转移检测电路2000中单触发脉冲产生电路210-214以及波形合成/整形电路220的结构原理框图；以及图11是说明常规地址转移检测电路2000工作的时序图。
〔第一实施例〕图1根据本发明的第一实施例示意性地给出了动态半导体存储器件1的整体结构。
参照图1，动态半导体存储器件1包括时钟产生电路19，该电路通过外部控制信号输入端(节点)2，4和5接收外部控制信号/WE，/RAS和/CAS，并产生内部时钟信号CLK；存储单元阵列7，其中保持存贮信息的存贮单元以矩阵方式排列；地址缓冲器16a和16b，它接收通过地址信号输入端(节点)8施加的外部地址信号A0-An，并在时钟产生电路19的控制下分别产生内部行和列地址信号；以及行地址译码器12，其在时钟产生电路19的控制下被启动以对所加的内部行地址信号译码并选择存储单元阵列7的一行(字线)。
加到外部控制信号输入端(节点)2的信号/WE是表明写数据的允许写入信号。加到外部控制信号输入端(节点)3的信号/OE是表明数据输出的允许输出信号。加到外部控制信号输入端(节点)4的信号/RAS是半导体存储器件1开始内部工作以及决定内部工作启动期间和行地址选通信号。在信号/RAS的启动中，同选择存储单元阵列7的一行操作有关的电路如行译码器12被启动。加到外部控制信号输入端(节点)5的信号/CAS是启动选择存储阵列7中列的电路的列地址选通信号。
半导体存储器件1还包括列译码器13，其在时钟产生电路19控制下启动，用于把来自于地址缓冲器166的内部列地址信号译码并选择存储单元阵列7的一列灵敏放大器串14，其用于检测并放大与存储单元阵列7所选行相连的存储单元的数据；输入/输出电路15，其根据来自于列译码器13的列选择信号把存储单元阵列7所选列同内部数据总线a1相连；输入缓冲器17，其在数据写入时从数据输入/输出端20所加的外部写入数据DQ0-DQj产生内部写入数据并传输它到内部数据总线a1；以及输出缓冲器18，其在时针产生电路19控制下进行数据读取操作时，从内部数据总线a1读取的内部读数据产生外部读数据DQ0-DQj并把它输出到数据输入/输出端20。
半导体存储器件1还包括地址转移检测电路1000，其接收地址缓冲器166输出的内部列地址信号，而地址缓冲器16b接收相应于加在地址信号输入端8到列译码器13之间的外部地址信号A0-An中的列地址信号，检测电路1000，其检测列地址信号的转换并输出地址转移检测信号ATD。输入/输出电路15接收这个ATD信号并开始读出操作的准备操作，即为I/O等线进行预充电操作。
当信号/WE和/CAS都进入活动状态的低电平时，输入缓冲器17启动并产生内部写入数据。输出缓冲器18随输出允许信号/OE的启动而启动。
图2是表示根据本发明的第一实施例的ATD电路1000的结构原理框图。为了简化说明，本实施例用三位地址信号，即三个地址信号来加以简要说明。
参照图2，根据第一实施例ATD电路1000包括信号转换检测电路100，102和104，它们的输出分别和独立的地址线A1，A2和A3相连，它用于把对应于相应地址线A1，A2和A3电压变化的输出互补信号Bn和Cn(n＝1，2和3)反相，波形整形单触发脉冲产生电路110，112和114，它们分别从相应的信号转换检测电路100，102和104接收互补信号Bn和Cn并分别在规定时间间隔内输出单触发脉冲；以及波形合成电路120，分别接收从波形整形单触发脉冲产生电路110-114输出的单触发脉冲信号K1，K2和K3，用于合成并输出单个ATD信号。
当相应的地址信号An(n＝1，2和3)从低电平转换到高电平或相反情况时，信号转换检测电路100-104检测这个变化并把输出的互补信号Bn和Cn电平反相。当相应的地址信号An被转换时，信号转换检测电路100-104在规定时间差期间把输出的互补信号Bn和Cn电平反相。因此，在恒定时间T期间内，信号Bn和Cn都处在高电平。
波形整形单触发脉冲产生电路110-114分别接收上述时间差信号Bn和Cn，并根据它们的变化产生具有规定时间宽度Ta的单触发脉冲信号Kn(n＝1，2和3)。波形合成电路120接收单触发脉冲信号Kn，并随任何一个单触发脉冲信号Kn的启动而输出具有规定时间宽度Ta的单触发脉冲的ATD信号。
换句话说，当地址线A1，A2和A3至少有一个电平发生转换时，ATD电路1000就产生单触发脉冲ATD信号。
ATD电路1000和常规ATD电路2000的差别就在于根据各自地址线A1，A2和A3的电压变化进行工作的波形整形单触发脉冲产生电路110-114都具有波形整形功能使得当地址信号等存在歪斜情况时还能输出稳定的ATD信号。
现在深入详述上述ATD电路1000的电路结构。
图3是表示信号转换检测电路100的典型电路结构的电路图。
参照图3，信号转换检测电路100包括与非电路130和132以及反相电路134。
与非电路130含有同相应的地址线A1相连的第一输入，同与非电路132输出相连的第二个输入以及一个输出互补时间差信号C1的输出节点OUT1。
反相电路134有一个同相应地址线A1相连的输入以及一个同与非电路132第一个输入相连的输出.
与非电路132有一个同与非电路130的输出节点OUT1相连的第二输入以及输出另一个互补信号B1的输出节点OUT2。
与非电路130包括了并联在电源电压Vcc和输出节点OUT1之间的P沟MOS晶体管P1和P2，以及串联在输出节点OUT1和地电压Vss之间的N沟MOS晶体管N1和N2。P沟MOS晶体管P1和N沟MOS晶体管N1的栅同相应的地址线A1相连接，而P沟MOS晶体管A2和N沟MOS晶体管N2的栅同与非电路132的输出节点OUT2相连接。
与非电路132包括了并联在电源电压Vcc和输出节点OUT2之间的P沟MOS晶体管P3和P4，以及串联在输出节点OUT2和地电压Vss之间的N沟MOS晶体管N3和N4。P沟MOS晶体管P3和N沟MOS晶体管N3的栅同反相电路134的输出相连接，而P沟MOS晶体管P4和N沟MOS晶体管N4的栅同与非电路130的输出节点OUT1相连接。
除了其输入端分别和相应的地址线A2和A3连接之外，信号转换检测电路102和104在结构上类似于信号转换检测电路100，因此省去了多余的描述。
图4是说明图3所示的信号转换检测电路100的工作时序图。
在图4中，假定地址信号A1在时刻t1从低电平转换到高电平，反相电路134的输出S经过栅延迟在时刻t2从高电平转换到低电平。此时，假定反相电路134的栅延迟依元件特性设置为最小。
另外，假定在初始状态信号C1处于高电平，P沟MOS晶体管P3处于关态以及N沟MOS晶体管N4处于开态。另一方面，假定在初始状态信号B1处于低电平，P沟MOS晶体管P3处于关态，N沟MOS晶体管u3处于开态。换句话说，假定在初始状态下，相应于地址线A1的低电平，输出于反相电路134并输入到P沟MOS晶体管P3以及N沟MOS晶体管N3的栅中的信号S处于高电平。
然后，与地址线A1的信号电平从低电平转换到高电平相对应，信号S也从高电平转换到低电平。与此相对应，P沟MOS晶体管P3进入开态，N沟MOS晶体管N3进入关态，由此在时刻t3信号B1从低电平转换到高电平。在这种情况下，也假定了通常预先做了某些设置如增加P沟晶体管P3尺寸(栅宽度)以使得栅延迟最大程度地减小。
接着，由于信号B1从低电平转换到高电平P沟MOS晶体管P2进入关态，N沟MOS晶体管N1进入开态。此时，地址线A1的电压处于高电平，由此P沟MOS晶体管P1已经进入关态的N沟MOS晶体管N2处于开态，因此信号C1在时刻t4从高电平转换到低电平。在这种情况下，假定了通常预先做了某些设置如减小N沟MOS晶体管N1的尺寸(栅宽度)以使得栅延迟增加。
因此，根据晶体管的设置值等将恒定时间差设置在时刻t3和t4期间，从而在信号B1和C1的变化之间产生了恒定时间差，结果，信号B1和C1在时间段T1内都处于高电平。
类似地，当在时刻t5地址线A1的电压从高电平转换到低电平时，由于反相电路134的延迟时间被设置为最小，所以信号S在与时刻t5时间差不大的时刻t6处达到高电平。此时，信号B1处于高电平，P沟MOS晶体管P2处于关态，N沟MOS晶体管N2处于开态。这样，由于地址线A1的电压变低，P沟MOS晶体管P1进入开态，N沟MOS晶体管N1进入关态，由此在与时刻t5时间差不大的时刻t7处信号C1达到高电平。
另一方面，在时刻t7由于信号C1的变化，使得信号B1在时刻t8缓慢地变低。还在此时，在信号B1和C1的变化之间产生了恒定时间差，在时间段T2内，信号B1和C1都处于高电平。
通常，设置晶体管尺寸等以使T1＝T2＝T。
由前述信号转换检测电路100的结构，可以实现类似于一种信号放大器电路的结构，以提高其中的输入于地址线A1的电压变化的灵敏度。另外，互补时间差信号B1和C1之间的时间差可以通过适当地设置设计尺寸诸如组成信号转换检测电路100的晶体管的尺寸来保证恒定，当相应地址信号从低电平转换到高电平，或相反情况时，能够相对应于任意地址信号的变化，以相似的响应速度产生ATD信号。
图5示出了根据第一实施例的波形整形单触发脉冲产生电路110和波形合成电路120的典型结构。参照图5，省去了基本上类似于波形整形单触发脉冲产生电路110的波形整形单触发脉冲产生电路112和114的电路结构。
参照图5，波形整形单触发脉冲产生电路110包括有输出节点K1、串联在输出节点K1和地电压之间的N沟MOS晶体管N5和N6、具有漏同输出节点K1相连的P沟MOS晶体管P7、并联在P沟MOS晶体管P7的源和电源电压Vcc之间的P沟的MOS晶体管P5和P6、接收输出节点K1的电压并经过规定时间间隔后输出相应电压到P沟MOS晶体管P7栅上的信号延迟电路40，以及接收输出节点K1的电压并维持相同电压的锁存电路50。
将互补时间差信号B1输入到N沟MOS晶体管N5和P沟MOS晶体管P5的栅上。将另一个互补时间差信号C1输入到N沟MOS晶体管N6和P沟MOS晶体管P6的栅上。
信号延迟电路40包括了偶数级(在图5中为四级)串联的反相电路42-48。
锁存电路50包括了具有输入和输出交叉耦合的反相电路52和54。
另一方面，波形合成电路120包括了接收波形整形单触发脉冲产生电路110-114输出的三输入与非电路122。
图6示出了波形整形单触发脉冲产生电路110-114以及图5所示的波形合成电路120的工作时序图。
下面参照图5和图6对其工作加以描述。
假定在时刻t9地址线A1的电压从低电平转换到高电平，类似于有关现有技术的上述描述，分别在时刻t10和t11处信号转换检测电路100的输出B1和C1从低和高电平转换到高和低电平。在这种情况下，在T时间内信号B1和C1都处于高电平。
假定信号B1和C1分别处于低电平和高电平，在时刻t10以前，P沟MOS晶体管P5、N沟MOS晶体管N5、P沟MOS晶体管P6以及N沟MOS晶体管N6分别处于关、开、开和关态。假定输出节点K1的电压在时刻t10之前处于高电平，它使得信号延迟电路40的输出节点J1的电压处于高电平，并使P沟MOS晶体管P7处于关态。同时，使得锁存电路50将输出节点K1的电压保持在高电平上。
当信号B1从低电平转换到高电平时，P沟MOS晶体管P5进行关态，N沟MOS晶体管N5进入开态。信号C1从时刻t10开始的T时间段中，即直到时刻t11，处于高电平，由此N沟MOS晶体管N6维持开态。因此，N沟MOS晶体管N5和N6同时进入开态，而此时，P沟MOS晶体管P7维持关态，由此节点K1放电使其电压变为低电平。
于是，由锁存电路50保持的电压也反相到低电平。
在时刻t11，信号C1从高电平转换到低电平，P沟MOS晶体管P6进行开态，N沟MOS晶体管N6进入关态。此时，输出节点K1的电压通过锁存电路50保持在低电平。
当输出节点K1的电压变低时，从节点K1的这种电平变化经恒定时间延迟，在时刻t12使信号延迟电路40中的节点J1电压变为低电平。于是由于此时N沟MOS晶体管N6处于关态，P沟道MOS晶体管P6处于开态，所以P沟MOS晶体管P7进入开态以致于晶体管P6和P7同时进入开态，并且在时刻t13将输出节点K1充电平到高电平。于是，由锁存器50保持的电压也反相为高电平。
由于输出节点K1的电压从低电平转换到高电平，所以从节点K1电压变化起通过延迟电路40经过恒定时间延迟在时刻t14使节点J1的电压转换到高电平。此时，P沟MOS晶体管P7进入关态，锁存电路50将输出节点K1的电压保持在高电平。
换句话说，当产生了地址线A1电平转换的时候，结果，输出节点K1产生了由信号延迟电路40对脉冲宽度整形的单触发脉冲(负状态启动)。
另外，当输入信号节点K1的电压处于低电平时，输出于波形合成电路120的ATD信号变成具有一个时间段，即时刻t16的时间宽度内的单触发脉冲信号。
现在描述在时刻t17地址线A1的电压转换以及稍稍延迟一段时间后在时刻t18地址线A2的电压转换时的工作运行情况。
由于在时刻t17地址线A1的电压变化，使得在时刻t19和t20之间的期间，波形整形单触发脉冲发生电路110的输出节点K1产生负脉冲，由于在时刻t18地址线A2的电压变化，使得在时刻t21和t22之间的期间波形整形单触发脉冲发生电路112的输出节点K2产生负脉冲。
当输出节点K1或K2为负时，来自波形合成电路120的脉冲信号作为ATD信号在时刻t23和t24之间的期间内输出。
换句话说，与现有技术相似，类似于只有地址线A1的电压转换的情况，输出了具有时间宽度超过规定值的连续的ATD信号。
考虑地址线A1的电压在时刻t25转换，据此产生ATD信号，当地址线A2的电平在时刻t26转换时，ATD信号就开始从高电平转换到低电平。
仍然在这种情况下，输出节点K1和K2所输出的脉冲信号分别具有足够的时间宽度，由此波形合成电路120合成的ATD信号，以作为指示地址线A2的电压在时刻t26转换的信号具有足够的时间宽度。
换句话说，在时刻t27和t28期间ATD信号具与只有一根地址线的电压转换情况下一样的时间宽度，因而不同于现有技术。
在常规的ATD电路2000中，当由于歪斜等失真造成这种地址信号变化时，没有具备足够脉冲宽度以指示地址线A2在时刻t26的电平变化的ATD输出信号被输出，因而接收这个ATD信号工作的电路可能会有害地造成误操作。
换句话说，读取系统电路接收这个ATD信号的单触发脉冲，开始诸如I/O线的预充电，以及从相应于最终确定的地址状态的存储单元读取信息等工作。
但是，在上面情况下如果用于指示地址线A2的电平转换的ATD信号不具有足够的脉冲宽度，有可能使接收ATD信号的内部读取电路不能检测地址的变化，以及不利地存取与外部指定地址不同的相应存储单元。然而，在根据本发明第一实施例的半导体存储器件1提供的ATD电路1000中，即使地址线上信号出现了歪斜，仍然能有规则地输出具有足够脉冲宽度的ATD信号，从而不同于上面，不会造成误操作。
另外，由于放大功能，提高了检测用于产生ATD信号的地址信号改变的信号转换检测电路100-104的检测灵敏度。此外，波形整形单触发脉冲产生电路110-114通过可由设计参数的任意值设定相互延迟时间的互补时间差信号来驱动，由此相对于地址信号从高电平转换到低电平或相反情况可以以恒定的响应速度产生ATD信号。
〔第二实施例〕根据第一实施例，根据各自地址线电压变化的检测，波形整形单触发脉冲产生电路110-114分别输出规定宽度的单触发脉冲信号，使得波形合成电路据此产生规定脉冲宽度的ATD信号。
因此，即使因歪斜等失真出现了地址信号线上所加地址信号的电平变化，也能抑制导致输出ATD信号的脉冲宽度急剧减小这种误操作的因素。
但是，当信号地址线上所加的地址信号在短时间间隔内发生转换时，第一实施例的结构仍可能不完全胜任。在第一实施例中，信号延迟电路40具有这个功能当输出节点K1的电压从高电平转换到低电平时，它把P沟MOS晶体管P7的栅电压从高电平转换到低电平并且经过一定时间间隔使晶体管P7进行开态，由此经过前述的恒定时间间隔后，把输出节点K1的电平从低电平提升到高电平。
随输出节点K1电压变化而输出ATD信号，因此在输出节点K1的电压返回高电平的时刻基本完成了必要的电路工作。
但是，从输出节点K1返回到高电平经过一个恒定时间的另外间隔后，信号延迟电路40使P沟MOS晶体管P7的栅电压返回高电平，由此全部电路的状态返回初始状态。
因此，当某一地址线的电平以高速度转换的时候，为使波形整形单触发脉冲产生电路返回到它的初始状态额外需要的规定时间间隔(时间T)可能会造成电路工作的延迟或者输出信号电平的误操作。
为了消除上述的不便，根据本发明第二实施例，将根据第一实施例信号延迟电路40的结构变成以下的结构。
图7是表示根据第二实施例的半导体存储器件提供的波形整形单触发脉冲发生电路中信号延迟电路42结构的原理框图。
信号延迟电路42包括具有输入同输出节点K1相连的三级级联反相电路404-408，具有输入同输出节点K1相连的反相电路402，以及接收三级级联中末级反相电路408和反相电路402的输出并具有同P沟MOS晶体管P7栅相连节点J1相连的输出的与非电路410。
现在对信号延迟电路42的工作情况加以说明。
图8示出了信号延迟电路42工作的时序图。
在时刻t1输出节点K1的电压从高电平转换到低电平，由此与非电路410的输入节点B的电压，经过一级反相电路402的延迟时间后，从低电平转换到高电平。另一方面，级联反相器404-408的输出(与非门电路410另一个输入节点A的电压)从时刻t2延迟一段时间在时刻t3，从低电平转换到高电平。
据此，在时刻t3与非电路410的输出节点电压，即节点J1从高电平转换到低电平。于是，P沟MOS晶体管P7进行开态，输出节点K1的电压再次返回到高电平。根据输出节点K1的电压变化，在时刻t5反相电路402的输出转换到低电平，由此与非电路410的输出，即节点J1的电压返回到高电平。
因此，根据第二实施例，在信号延迟电路42中，在输出节点K1的电压转换到低电平，其后再次返回高电平之后，P沟MOS晶体管P7的栅电压返回初态高电平，这仅具有反相电路402延迟时间的延迟。
于是，不同于依据第一实施例的信号延迟电路40，为返回初态不需要很长时间。
换句话说，即使在某一地址线上造成突变，也可以执行稳定的操作。
尽管对本发明已经进行了详细地描述和说明。但很显然，通过说明和举例的方法只是为了描述与说明，而不是作为限制，本发明的构思和范围仅由附属的权利要求书的各条款所限制。
权利要求
1.一种半导存储器，包括包含以矩阵形式排列的多个存储单元的存储单元阵列；根据外部地址信号选择相应一个所述存储单元并根据具有规定脉冲宽度的地址转移检测信号开始读出操作的数据读出装置；接收所述地址信号并传输它到数据读出装置的多条地址信号线；以及检测规定的一个所述地址信号线的电压变化并输出所述地址转移检测信号的地址转移检测装置，所述地址转移检测装置包括多个信号变化检测装置，每个输出互补的第一个和第二个检测信号，随相应的一个所述规定地址信号线的电压变化而反相，多个脉冲发生装置，每个随相应所述第一个和第二个检测信号的反相而输出具有所述规定脉冲宽度的脉冲信号，以及信号合成装置，其随来自于所述多个脉冲发生装置的任一所述脉冲信号的触发而输出具有所述规定脉冲宽度的所述地址转移检测信号。
2.根据权利要求1的半导体存储器件，其中每个所述脉冲发生装置包括输出所述脉冲信号的输出节点，根据互补的第一个和第二个检测信号的反相，使所述输出节点放电的放电装置，根据所述输出节点通过所述放电的电压变化的规定时间间隔，对所述输出节点充电的延迟切换装置，以及接收所述输出节点的电压并将所述输出节点的所述电压保持在所述电压水平的锁存装置。
3.根据权利要求1的半导体存储器件，其中，每个所述脉冲发生装置包括输出所述脉冲信号的输出节点，连接在所述输出节点和第一个电源电压之间的第一个和第二个N沟MOSFET，具有漏同所述输出节点相连的第一个P沟MOSFET，并联在所述第一个P沟MOSFET的源和第二个电源电压之间的第二个和第三个P沟MOSFET，在规定时间间隔后，接收所述输出节点的电压并输出相应电压到所述第一个P沟MOSFET栅上的信号延迟装置，以及接收所述输出节点的所述电压并维持所述输出节点的所述电压于所述电压水平上的锁存装置，所述第二个N沟MOSFET和所述第二个P沟MOSFET在栅上接收所述第一个检测信号，以及所述第一个N沟MOSFET和所述第三个P沟MOSFET在其栅上接收所述第二个检测信号。
4.根据权利要求3的半导体存储器件，其中，每个所述信号变化检测装置包括分别输出所述第一个和第二个检测信号的第一个和第二个内部输出节点，串联在所述第一个内部输出节点和所述第一个电源电压之间的第三个和第四个N沟MOSFET，并联在所述第一个内部输出节点和所述第二个电源电压之间的第四个和第五个P沟MOSFET，串联在所述第二个内部输出节点和所述第一个电源电压之间的第五个和第六个N沟MOSFET，并联在所述第二个内部输出节点和所述第二个电源电压之间的第六个和第七个P沟MOSFET，以及接收所述地址信号线的电压并输出反相所述电压的反相电路，所述第三个N沟MOSFET和所述第四个P沟MOSFET在其栅上接收所述地址信号线的所述电压，所述第五个N沟MOSFET和所述第六个P沟MOSFET分别在其栅上接收所述反相电路的输出，所述第四个N沟MOSFET和所述第五个P沟MOSFET的栅同所述第二个内部输出节点相连，以及所述第六个N沟MOSFET和所述第七个P沟MOSFET的栅同所述第一个内部输出节点相连。
5.根据权利要求3的半导体存储器件，其中，所述信号延迟装置包括接收所述输出节点的所述电压的第一个级联反相电路的第一个奇数级，接收所述输出节点的所述电压的第二个级联反相电路的第二个奇数级，以及接收所述第一个和第二个级联反相电路的输出并具有输出同所述第一个P沟MOSFET的栅相连的与非操作电路。
6.根据权利要求5的半导体存储器件，其中，每个所述信号变化检测装置包括分别输出所述第一个和第二个检测信号的第一个和第二个内部输出节点，串联在所述第一个内部输出节点和所述第一个电源电压之间的第三个和第四个N沟MOSFET，并联在所述第一个内部输出节点和所述第二个电源电压之间的第四个和第五个P沟MOSFET，串联在所述第二个内部输出节点和所述第一个电源电压之间的第五个和第六个N沟MOSFET，并联在所述第二个内部输出节点和所述第二个电源电压之间的第六个和第七个P沟MOSFET，以及接收所述地址信号线电压并输出反相所述电压的反相电路，所述第三个N沟MOSFET和所述第四个P沟MOSFET在其栅上接收所述地址信号线的所述电压，所述第五个N沟MOSFET和所述第六个P沟MOSFET分别在其栅上接收所述反相电路的输出，所述第四个N沟MOSFET和所述第五个P沟MOSFET的栅同所述第二个内部输出节点相连，以及所述第六个N沟MOSFET和所述第七个P沟MOSFET的栅同所述第一个内部输出节点相连。
全文摘要
在地址转移检测电路中，信号转换检测电路分别根据相应地址线的电平变化输出反相的互补时间差信号。波形整形单触发脉冲产生电路接收相应互补时间差信号并输出规定时间宽度的单触发脉冲信号。波形合成电路响应单触发脉冲信号的触发，输出规定脉冲宽度的ATD信号。因此，即使任何信号线的电平有突然的转换，从波形整形单触发脉冲产生电路输出的单触发脉冲宽度也保持不变，并规则地输出具有恒定脉冲宽度的ATD信号。
文档编号G11C8/18GK1151592SQ9611120
公开日1997年6月11日 申请日期1996年7月25日 优先权日1995年11月30日
发明者谷田进, 月川靖彦 申请人:三菱电机株式会社