专利名称：静态型随机存取存储器的制作方法
技术领域：
本发明涉及半导体存储器件。特别涉及在与时钟信号同步地进行存取操作的，在确定写入地址后的下一个写入周期写入数据的延时写入方式中的地址译码系统外围电路。
图12是以往的同步型SRAM(Static R andom Access Memory)电路构成图。在译码器100内有寄存器(地址寄存器)101，接受外部时钟信号，由在内部产生的时钟信号CK，存储从外部给与的地址信号。即使对于芯片选择信号/S、写信号/W也同样地设置寄存器102、103，以与时钟信号CK同步地输出控制。对于作为I/O(数据的输入输出)的DQ，设置了数据输入用的寄存器104和数据输出用的寄存器105，与时钟信号CK同步地传递各自的信号。输出缓冲器109由信号/G传送控制，防止数据的冲突。
从输入信号/S、/W的控制电路106，产生与写和读的各方式相应地控制位线的负载电路的信号SWE、控制读出放大器的信号SAE、控制写晶体管的信号WP。地址寄存器101的构成不只为了存储1个地址信号，而且总随着与此寄存器内对应的地址选择单元。
图13是展示以往的SRAM的读和写的周期的一例的时序图。进而将读出动作称为读、将写入动作称为写。对应于由周期1读出(R)的地址(Add)A1的读出数据在周期2内被读出，作为与此对应的I/O数据的DQ的输出数据Q1例如在周期3的上升沿得到。在周期5中进行写。对应地址A3写入数据D3。在周期5中写入结束。
在多位构成的情况下，由于输入输出缓冲器多，采取共用输入输出缓冲器的I/O共用方式。在这种方式中，为了不使输出数据Q2和输入数据D3发生冲突，存在不指定地址的周期，即DEAD周期4。再者，由于DEAD周期3是周期2的读(R)中的地址A2对应的数据读出周期，因此自然成为不指定地址的周期。同样地，如果进行读和写，则为了将数据D8写入地址A8，需要周期12。
在以往的I/O共用方式中，需要每次从读动作变至写动作时为防止数据冲突的DEAD周期。由于此一周期份的浪费的DEAD周期，从而使存储器总体的处理时间增长。
这样，以往由于DEAD周期，在每次从读变到写动作时浪费1周期的无用时间，因而有妨碍存储器动作高速化的问题。
本发明就是考虑上述那样的问题而提出的，其目的是提供一种实现在写入及读出动作时间上没有浪费的高速动作的同步型静态型随机存取存储器。
本发明的特征在于，在具有与时钟信号同步地进行存取动作的，在确定写入地址后的下一写入周期写入数据的延时写入方式的静态型随机存取存储器(SRAM)中，具有以下构成将与时种脉冲信号同步取入的地址信号保持输出的第1地址保持电路；在被保持于上述第1地址保持电路中的地址信号中，将与上述时钟脉冲信号同步取入的写入地址信号保持输出的第2地址保持电路；选择保存于上述第1地址保持电路中的地址信号和保持于上述第2地址保持电路中的地址信号的某一方的第1切换方法；在读出周期和写入周期的切换中，设置从写入周期变成读出周期时对读出地址进行高速译码那样地与上述第1切换电路的控制协同成立的第1路径，以及从读出周期变成写入周期时，在写入地址译码中经过延迟时间那样地与上述第1切换电路的控制协同成立的第2路径，控制此第1路径及第2路径的成立的第2切换方法。
在本发明中，由第1、第2切换方法利用延时写入方式缩短了写入需要的总时间，使写入容限增大。而且，也可成为读周期最小的电路构成。
图1是展示本发明的实施形态的延时写入方式的同步型SRAM的主要部分构成的电路图。
图2是表示在图1的一部分电路中本发明的主要部分的电路图。
图3是在图2的一部分电路中使用的第1信号发生电路。
图4是图2的一部分电路中使用的第2信号发生电路。
图5是展示图2的一部分电路的具体实例的电路图。
图6是展示图5中的EXNOR门电路的第1具体实例的电路图。
图7是展示图5中的EXNOR门电路的第2具体实例的电路图。
图8是展示图2中的译码器内的地址寄存器的具体实例的电路图。
图9是延时写入方式的同步型SRAM的时序图。
图10是展示在适用本发明的延时写入方式的SRAM与以往方式的SRAM中，为存取地址从字线激活到向位线的数据传送的波形图。
图11是有问题的延时写入方式的时序图。
图12是以往的同步型SRAM的主要部分的电路图。
图13是展示以往的SRAM的读和写周期的一例的时序图。
在说明本发明前，首先说明成为本发明的前提的叫作延时写入的写入方式。所谓延时写入是在输入数据的前一个周期中确定写入地址的方式。
图9是延时写入方式的时序图，与上述图13的时序图对应。在图9中，I/O数据DQ的Q2的读出和D3的写入与图13的安排时间相同。为了在周期4中输入与写入数据D3对应的写入地址A3，可以将DEAD周期去掉1周期而不发生数据冲突。再者，图中的Astr、Dstr在以后叙述。这样一来，与以往方式的图13相比，延时写入方式在周期11结束，可以比以往方式早1周期结束。
延时写入的写入周期就是如图9那样提出的，但在实现它的情况下，有几个问题。为了搞清此问题，在此考察有关以往的同步型SRAM的写入的问题。
图10是展示在以往的方式中为存取地址的字线激活到向位线的数据传送的波形图，展示图9的周期4、5、6。进而，为了比较还展示了本发明的延时写入方式的波形图，但由于后述，因而现在不考虑。
以往方式在一个写入周期中，选择应写入的字线使其激活(SWL3、SWL4)，将数据(D3、D4)输送至位线(BL)。在周期的初期，前面的周期的字线尚未激活，从周期的中途使正确的字线激活。此延迟时间用T0表示，是在时种信号CK的上升沿确定的地址信号经译码器等至确定字线所需要的时间。为此，向写入数据的位线的传送就必须等到正确的字线确定。T1是字线的切换确定(SWL的确定)，和由此互补位线的电位差打开至开始向单元的写入的为防止误写入的动作容限，T2是从进行向单元的写入的位线的激活确定，到结束(使位线电位恢复原样)的模拟动作时间。因而，在地址确定的周期中，用于选择字线的延迟时间T0可以说是使写入周期加长的主要原因。
其要点是延时写入方式用确定写入数据的前面一个周期确定地址，将其地址保持到跨越下面的周期。下面边参照图11的延时写入方式的时序图边加以说明。在周期4内确定的写入地址A3的字线在周期4打开，并被保持至在周期5内确定的地址A4的字线打开为止(T0)。在周期5内，写入到写入地址A3上的数据D3的位线电位被确定。如上所述，在进入周期5时，因为写入地址A3的字线已经打开，所以可以马上在位线上传送数据D3的对应信号。即，有关向位线的数据传送，可以不考虑延迟时间T0。T3是确定互补的位线的电位差前的延迟时间，T2是从位线的激活确定到结束(恢复)的模拟性动作时间。不考虑延迟时间T0的分额记录周期变短。
但是，如果采用上述延时写入方式的构成，则在地址A3上写入的时间被限制在T0-T3。例如，当地址译码的动作快的情况下，也就是T0小的情况下，在未将D3写入单元的时候，下一个字线激活(WL的4)，存在误写入的问题。另外，若为防止此错误而使字线上升的延迟加大，则在读出动作的方面使周期增大。
此问题原因在于在读动作和写动作中，字线上升的译码延迟相同。着眼于此点，在本发明中，利用延时写入方式，以缩小写入所需要的总时间来增大写入容限的同时，改善写入恢复，并防止误写入，进而提供读周期为最小的电路构成。
图1是展示本发明的实施形态的延时写入方式的同步型SRAM(Static Random Access Memory)的主要部分的电路图。与上述图12的译码器内的地址寄存器101的区别在于，具有保持写入地址的地址寄存器110。选择被保持在寄存器101中的地址和被保持在寄存器110中的地址的哪一个，由总线门电路3控制。
在读动作时和在连续写入的2个以内的写入周期(记录周期中最初的记录除外)中，随着在总线门电路3的信号/SCON侧的激活，在寄存器101的地址指定中选择存储器单元阵列108中的1个单元。在写入单元中的最初的记录随着总线门电路3的信号SCON侧的激活，在寄存器110的地址指定中选择存储单元阵列108中的1个单元。
在延时写入方式中，写入周期的最后的写入不在其周期中进行，其写入地址预先保持在寄存器110中，写入数据预先保持在寄存器104中，假如下一个写入周期到来，则在最初的周期中实行。
读地址的译码总线和在连续写入的2个以内的写入周期中的写入地址的译码总线的切换，由总线门电路10控制，由总线门电路10的/WRITE信号侧产生的导通总线是在读动作中的总线。此写入总线要经过延时电路(4-1、4-2)，写入的译码只延迟此延迟电路的延迟量。
寄存器110由取得内部写入信号*W和内部时钟脉冲信号CK的逻辑积的信号CK*W控制。内部写入信号*W是来自上部的芯片选择信号/S和记录信号/W的逻辑积的信号，从控制电路7产生。
比较器5在寄存器101和110的地址指定一致时，随着由总线门电路6的信号FCMP侧的激活，将保持寄存器104中的数据传送至总线门电路6。此动作使保持在寄存器104中的写入周期的最后的写入部分的数据，在下一读周期中适合的情况下成为有效。即，未等到写就从寄存器104中读应被写入的数据。来自寄存器104的数据在时钟脉冲信号CK的周期内用寄存器105保持输出，并从由信号/G传送控制的输出缓冲器109作为输出数据送至作为I/O的DQ。
通常的读动作随着总线门电路6的信号/FCMP一侧的激活，选择在寄存器101中被地址指定的存储器单元阵列108中的1个单元，在时钟脉冲信号CK的时刻，在寄存器105中保持输出来自读出放大器107的读数据，并从由信号/G传送控制的输出缓冲器109，作为输出数据向作为I/O的DQ送出。
寄存器8、与门9是为延时写入的寄存器104的控制信号发生器。即，当输入芯片选择信号/S、写入信号/W的两方信号激活时，来自控制电路7的信号*W成为“高”电平，在时钟信号CK的下降沿，其“高”电平被保持输出，在与门9中，在时钟信号CK的上升沿输出“高”电平，使寄存器104中的写入数据保持输出。
从输入信号/S、/W的控制电路7，产生其余的作为内部写入信号*W的反转信号的内部读信号*R、对应各写和读的方式的控制位线的负载电路的信号SWE、分别控制读出放大器和写入晶体管107的信号SAE和信号WP。
图2是展示图1的延时写入的译码调整电路120(框起的部分的电路)的例子的电路图。总线门电路10和3是同样的电路构成，是P沟MOS晶体管和N沟MOS晶体管的源漏并联连接的传输控制门。对作为控制信号的WRITE及SCON的生成电路分别在以后叙述。延迟电路4-1调节向寄存器110的锁存时间。延迟电路4-2是为了地址信号经译码器等至确定字线所需要的时间和选择维持此确定的字线的时间的差而设置。可以考虑这些延迟电路4-1、4-2控制阈值的倒相器的串联连接等的各种构成。与延迟电路4-1、4-2继续连接的倒相器的2个串联电路43具有作为驱动缓冲器的功能。如上所述，写入的译码总线与读的译码总线相比，只经延迟电路4-1、4-2延迟字线的切换。
上述寄存器110取入经延迟电路4-1的地址信号(节点51的信号)。在图2中，寄存器110用2个锁存电路L1、L2串联连接构成。锁存电路L1如下。时钟脉冲倒相器IV1从P沟MOS晶体管11、N沟MOS晶体管12的公共栅输入节点51的信号。在P通道MOS晶体管13、N沟MOS晶体管14的各栅极输入上分别输入前面叙述的信号CK*W以及/CK*W(信号CK*W的反转信号)，控制此倒相器IV1的输出。时钟脉冲倒相器IV1被激活时的输出，在通过倒相器25反转后，将节点51的信号和同相输出作为时钟脉冲倒相器IV2的输出传送至节点52，同时，输入到P沟MOS晶体管21、N沟MOS晶体管22的共同栅极。在P沟MOS晶体管23、N沟MOS晶体管24的各栅极上分别输入信号/CK*W及CK*W，控制此倒相器IV2。
锁存电路L2除了信号控制和锁存电路L1相反外其它与锁存电路L1是同样的构成。时钟脉冲倒相器IV3从P沟MOS晶体管11、N沟MOS晶体管12的共同栅极输入节点52的信号。在P沟MOS晶体管13、N沟MOS晶体管14的各栅极上分别输入上述的信号/CK*W以及CK*W，控制此倒相器IV3的输出。时钟脉冲倒相器IV3的有效时的输出，在通过倒相器25反转，将节点52的信号和同相输出作为时钟脉冲倒相器IV4的输出传送至节点53的同时，向P沟MOS晶体管21、N沟MOS晶体管22的共同栅极输入。在P沟MOS晶体管23、N沟MOS晶体管24的各栅极上分别输入信号CK*W及/CK*W，以控制此倒相器IV2的输出。
如果采用上述寄存器110的构成，则如果信号CK*W下降，则在锁存电路L1中，倒相器IV1变为激活，通过倒相器25将节点51的信号传送至锁存电路L2的输入节点52。此时，在锁存电路L2中，倒相器IV3的非激活，由倒相器IV4激活通过倒相器25输出前面的周期节点52的信号，传送维持在节点53上。如果信号CK*W上升，则在锁存电路L1中，由于倒相器IV1变成非激活，因而阻断了目前节点51的信号，另一方面，由于IV2成为激活，因而保持输出已被传送至52上的以前的节点51的信号。而且，由于在锁存电路L2中的倒相器IV3的激活，因而通过倒相器25将上述被保持的节点52的信号传送至节点53。
图3是展示在图2的总线门电路10中生成信号WRITE的信号发生电路的电路图。例如是取代图2所示的锁存电路L2的时钟脉冲倒相器IV3，构成由多输入取得逻辑的时钟脉冲NAND门电路的电路图。此电路的激活控制是时钟信号/CK、CK。与锁存选择信号/S、写入信号/W的各反转信号S、W对应的NAND门电路输出，通过倒相器25成为与逻辑输出，将其作为信号WRITE。
在图3中，如果时钟信号CK上升，则NAND栅极变为激活，与现在的信号S、W对应的与门输出作为信号WRITE输出。如果时钟信号CK下降，则现在的信号S、W被阻断，而将与以前的信号S、W对应的与门输出作为信号WRITE保持。
图4是展示生成在图2的总线门电路3中的信号SCON的信号发生电路的电路图。构成输入锁存电路选择信号/S的反转信号S的锁存电路L5、输入写入信号/W的反转信号W的锁存电路L6。两锁存电路L5、L6的构成，基本上与图2的锁存电路L2相同。而且与锁存电路L5的倒相器251是并联连接的关系，锁存电路L6和输出逻辑是反相的。锁存电路L5对信号S作反转输出，激活控制电路60用锁存电路L6的输出“L”(低电平)构成信号路径SP1的激活，用锁存电中L6的输出的“H”构成信号路径SP2的激活。倒相器2个串联的电路65具有作为防止浮动用的功能，67是延迟电路，2个倒相器串联的电路69具有驱动用缓冲器的功能。
图4电路动作如下。当从写入变为读动作(信号W为“L”)时，总线门电路62接通，总线门电路63断开。同时，信号S从“H”变为“L”，信号SCON高速地变为“H”。另一方面，当从读变为写时，总线门电路62关闭，总线门电路63接通。同时，信号S从“L”变为“H”，只延迟延迟电路67的延时时间，信号SCON变为“L”。这样，信号SCON就成为在读和写的切换时，使读地址时高速地译码，使写地址时附加延迟译码的控制信号。
图5是展示图2中的比较器5的具体实例的电路图。将EXNOR门的输出连接于N沟MOS晶体管NM的栅极。与地址译码的输入为N个相吻合地设置N沟MOS晶体管NM。在电源和输出支路之间源极被连接的P沟MOS晶体管PM，具有在栅极上输入预导电信号Pr作为激活化控制用的功能。
图6是展示图5中的EXNOR门电路的第1具体实例的电路图。在电源和接地电位间，形成有将P沟MOS晶体管71、72，N沟MOS晶体管73、74串联连接的第1电路；和将P沟MOS晶体管75、76，N沟MOS晶体管77、78串联连接的第2电路。在晶体管71和75的栅极间、晶体管72和76的栅极间、晶体管73和77的极间、晶体管74和78的栅极间分别连接倒相器79、80、81、82的输入输出。输入IN1连接在晶体管71和73的栅极。输入IN2连接在倒相器83的输入和晶体管74的栅极。倒相器83的输出连接在晶体管72的栅极。晶体管72和73的连接点和晶体管76和77的连接点共同连接在倒相器84的输入上。倒相器84的输出成为EXNOR门电路的逻辑输出。
图7是展示图5中的EXNOR门电路的第2具体实例的电路图。在电源和接地电位间串联连接P沟MOS晶体管85、N沟MOS晶体管86，并将栅极共同连接在输入IN1上。在此晶体管85、86的共同栅极、共同漏极上串联连接P沟MOS晶体管87、N沟MOS晶体管88。晶体管87和88的共同栅极与输入IN2连接。此晶体管87和88的共同栅极、共同漏极间由总线门电路89耦合。总线门电路89的P沟侧由输入IN1控制。总线门电路89的N沟侧由晶体管85、86的共同漏极输出控制。晶体管87和88的共同漏极与倒相器90的输入连接。倒相器90的输出成为EXNOR门电路的逻辑输出。
图8是展示图2(或图1)中的译码器内的地址寄存器101的具体实例的电路图。展示译码器的输入为4个的情况，作为基本构成，由与上述图3所示的电路相同的3个电路构成，其寄存动作如与时钟信号CK或/CK同步地保持输出那样构成。在用2个IN1、IN2或IN3、IN4的各输入，构成处理逻辑的时钟脉冲门NAND30、31的电路中，附加分别由时钟脉冲倒相器IV7、IV8产生的锁存功能，得到“与”输出。在将这2个“与”输出信号ADIN1、ADIN2作为输入构成时钟脉冲门NAND32的电路中，附加由时钟脉冲倒相器IV9产生的锁存功能，得到“与”输出，它就成为译码信号输出，被送至图1的电路120中。
下面，用图9的时序图说明图1的电路动作。周期1～3是读周期，读出与地址A1、A2对应的数据Q1、Q2。由于周期3不输入地址，因此是DEAD周期。总线门电路3随着由信号/SCON侧产生的激活，总线门电路10随着由信号/WRITE侧产生的激活，在寄存器101的地址指定中，选择存储器单元阵列108内的单元。
周期4、5是写周期。在周期4中，地址A3被存储于寄存器101。在周期4的前半周期中，随着存储节点Astr(地址)、Dstr(数据)执行前面的写周期的最后的写动作。此时，总线门电路3随着对信号SCON侧的激活，对应寄存器110侧的内容指定地址。在周期4的后半周期中，总线门电路3随着由信号/SCON侧产生的激活，总线门电路10随着信号WRITE侧产生的激活，选择与寄存器101指定的地址A3对应的存储器单元阵列108内的单元。在周期5的前半，选择对应地址A3的单元写入数据D3。在寄存器110中存储A3，在寄存器104中存储D3。在周期5的后半，按照地址A4选择单元。向周期5的A4地址进行的数据D4的写入，如果写动作在下一周期连续，则可以在周期6中进行，但由于周期6是读周期，因而不进行向单元的写入。至下一写周期保持于寄存器110、104，在下一写周期的最初的周期中，向对应A4的地址的单元进行写入。
在读出中，当读出最后的写单元的数据时，如前所述，由于未向单元写入，因此从存储节点Dstr读出。即，最后的写地址被保持在存储节点Astr。用比较器5检测此Astr和从外部输入的地址(寄存器101的输出)一致否。当一致的情况下，随着由总线门电路6的信号FCMP一侧产生的激活，将存储节点Dstr的数据传送至寄存器105，从由信号/G激活控制的输出缓冲器109，读出作为I/O的DQ。
图10是将本发明的延时写入方法中的SRAM的，通过为存取地址的字线激活而向位线传送数据的方式与以往方式比较所显示出的波形图。在以往的同步型SRAM中，存在字线选择、激活(SWL)的延迟时间T0；从SWL确定后至向单元开始写入的为防止误写入的动作容限T1；以及向单元写入的位线的激活确定，至使位线电位恢复原样的延迟时间T2。在最初的写动作需要T0＋T1＋T2的时间。在连续的写动作中的写周期需要T1＋T2的时间。
在本发明的延迟记录方法的SRAM中，与周期4中确定的地址A3对应的字线的选择、激活(SW3)具有T4的延迟，在周期4的后半实现。而且，在周期5中，SWL3维持激活至A4对应的SWL4上升。在周期5中，在A3的地址上写入数据D3。T3是与时钟信号CK的上升沿同步，写晶体管等写入系列电路动作，向位线传送数据所需要的时间。另外，T1、T2与上述以往的SRAM的情况相同。
最初的写动作需要T3＋T2的时间。但是，如以往方式那样不需要T1的容限。在连续写动作中的写周期是T1＋T2。T4和位线进行写动作后恢复至原电平的时间相等。在周期6的读动作中，用最小延迟时间T0切换SWL5。这是因为SWL4在此周期中未被使用。写周期的最后的写动作，即，与写地址A4对应的写入不在此周期进行，此写地址A4和写数据D4分别被保持在图1所示的寄存器110、寄存器104中，若下一周期到来，则由于在其最初的周期中执行，因而SWL4在周期6中没关系。
如果采用上述构成的延时写入方法的SRAM，则与图11所示的向非常短的单元的写时间T0－T3相比，可以得到T2这个确实向单元写入的写入时间。
如果使周期时间进一步高速化，则有T1＜T3＜T0＜T2的关系，本发明的第1特征是缩短写动作所需要的总时间。缩短的时间是(T0＋T1＋T2)－(T3＋T2)＝T0＋T1－T3。例如，若考虑T0＝1.1ms，T1＝0.4ms，T3＝0.8ms的情况，则T0＋T1－T3＝0.7ms。
另外，如果考虑从图10的周期5至周期6那样的动作后的读动作，则当使周期时间高速化的情况下，在以往方式中当SWL5上升时，位线BL的电位恢复不充分。因此，在读周期中的位线延迟增大，从而使存取时间增大。即，由于写后的读动作使周期时间低速化，因而在以往方式中，动作的高速化很困难。此点本申请如上所述，与以往相比，由于可以只用T0＋T1－T3高速地使写结束，因而可以充分地得到位线电位的恢复时间。其结果，不存在写动作恢复的问题。另外，写入的时间T2也增大。由此，本发明与位线容量有关，大容量且高速SRAM其效果显著。
如上所述如果采用本发明，则与以往的同步型、非同步型SRAM向字线的存取延迟无论是读动作还是写动作都相同这一点不同，本发明的同步型SRAM利用延时写入方法，在读中使字线的存取延迟为最小，在写中在规定的范围内使向字线的存取延迟增大，由此就可以快速地使写动作结束。由此就可以提供一种可以充分进行位线的恢复，防止写后的读延迟，使写容限增大的同步型静态型随机存取存储器。
权利要求
1. 一种静态型随机存取存储器，其特征在于在具有与时钟信号同步进行存取动作的，在确定写入地址后的下一个写入周期写入数据的延时写入方式的静态型随机存取存储器(SRAM)中，具有第1地址保持电路，将与时钟信号同步取入的地址信号保持输出；第2地址保持电路，在上述第1地址保持电路中保持的地址信号中，将与上述时钟信号同步取入的写入地址信号保持输出；第1切换方法，选择保持在上述第1地址保持电路中的地址信号和保持在上述第2地址保持电路中的地址信号的某一方的信号；第2切换方法，在读出周期和写入周期的切换中，设置从写入周期变为读出周期时高速译码读出地址的与第1切换方法的控制协同成立的第1路径，和从读出周期变为写入周期时写入地址的译码经延迟时间那样的与上述第1切换电路的控制协同成立的第2路径，由第2切换方法控制该第1及第2路径的成立。
2.权利要求1的静态型随机存取存储器，其特征在于上述第1切换方法，它由在锁存电路内部合成从上述静态型随机存取存储器的外部给与的锁存选择信号和写起动信号的信号控制。
3.权利要求1的静态型随机存取存储器，其特征在于上述第1切换方法是在锁存电路内使从外部给与的数据输出控制信号和写起动信号合成的信号。
4.权利要求1的静态型随机存取存储器，其特征在于上述第2切换方法，包括在从读出单元变为写入单元时，为在现在的写入单元的最初的周期写入其前面的写入周期中的最后的写入数据的作为第2路径的第3路径。
5.一种静态型随机存取存储器，在具有与时钟信号同步进行存取动作的，在确定写入地址后的下一写入周期写入数据的延时写入方式的静态型随机存取存储器中，具有与第1地址对应的存储器单元；在读出时的读出地址是上述第1地址时，与上述存储器单元的存取有关的第1译码路径；在写入时的写入地址是上述第1地址时，与上述存储器单元的存取有关的与第1译码路径不同的第2译码路径；其特征在于第2译码路径至少要比第1译码路径附加延迟电路。
6.权利要求5的静态型随机存取存储器，其特征在于上述第2译码路径，与已经在前一个写入周期中确定的地址相对应，将被激活的与上述存储器单元有关的字线的选择维持只调整规定时间，而不妨碍由上述第1译码路径读出时产生的高速存取动作。
全文摘要
本发明利用延时写入方式缩小写入所需要的总时间，增大写容限，在写入及读出动作时间上无浪费。具有译码器内的地址寄存器101和与之不同的保持写地址的地址寄存器110。由总线门电路3控制选择保持在寄存器101中的地址，和保持在寄存器110中的地址的哪一方。在读出周期和写入周期的切换中，由总线门电路3及10控制译码路径的成立，使得在从写入周期变为读出周期时高速地译码地址，而在从读出周期变为写入周期时写入地址译码要经延迟时间。
文档编号G11C11/41GK1152176SQ9611125
公开日1997年6月18日 申请日期1996年8月30日 优先权日1995年8月31日
发明者铃木东 申请人:株式会社东芝