专利名称：用于半导体存储器件的数据读出电路的制作方法
技术领域：
本发明涉及用于半导体存储器件的数据读出电路，特别是用于半导体存储器件的改进数据读出电路，该半导体存储器件通过使用锁定读出放大器和电流镜像型读出放大器以及通过使读数据读出电路相对于输入噪声而言工作得更稳定，从而能够提高高速锁定读出放大器的特性。
图1说明了一种用于半导体存储器件的常规数据读出电路，其中包括接收和解码所施加的地址信号ADD0和ADD1的译码器1，被从译码器1中输出的信号CA0和CA1所存取的存取单元阵列2，接收在检测地址信号ADD0和ADD1转移时产生的地址转移检测信号ADD0和ADD1的控制器3，以及接收从控制器3输出的信号EQ和EN和从存取单元阵列2输出的数据DATA和DATAB，并且输出输出信号S0的锁定读出放大器4。
参考附图解释用于半导体存储器件的常规数据读出电路的工作情况。
首先，如图2所示，当地址信号ADD0输入译码器1时，它被译码并产生相应的存取单元信号CA0，并被输出到存取单元阵列2。
存储在存取单元阵列2中的数据信号因而被读出以响应存取单元信号CA0，并且被施加到锁定读出放大器4上。
控制器3接收在地址信号ADD0的转移时产生的地址转移检测信号ATD0并分别输出读出放大器有效信号EN和读出放大器均衡信号EQ。
锁定读出放大器4接收来自控制器3的用于相应的均衡和有效的读出放大器控制信号EN和EQ，并接收数据信号DATA和DATB和输出输出信号S0。
在常规的用于半导体存储器件的数据读出电路中，锁定读出放大器4用于提高数据读出电路的可靠性。但是，如图3所示，一个冒充地址信号ADD1的短噪声脉冲信号被输入到芯片中，由于该噪声信号无意中便产生了存取单元信号CA1，以致于一个错误单元可能被存取。所以，尽管当存取单元信号CA0被输入时，相应的数据信号也有可能不被选择上。即，错误的单元数据可能被装在位线上，或在预置数据被充分地装在线上之前，均衡可能被单元放大器均衡信号EQ所中止。
另外，当锁定读出放大器4被读出放大器有效信号EN启用时，因为锁定读出放大器4锁定一个错误数据，尽管当后来正确数据被输入锁定读出放大器4中，它不可能再输出这个正确数据。即，该错误信号被连续输出，因此导致存储设备的错误工作。
因此，本发明的一个目的是提供一种用于能够克服上述检测的存在于现有技术中问题的半导体存储器件的数据读出电路。
本发明的另一个目的是提供一种用于半导体存储器件的数据读出电路，该半导体存储器件能够获得一个高速锁定读出放大器的预期特性并且通过该放大器当噪声输入芯片时，芯片能稳定地工作。
为了达到上述目的，所提供的用于半导体存储器件的数据读出电路包括用于接收从存取单元阵列输出的输出数据DATA和DATAB的锁定读出放大器和电流镜像型读出放大器，用于延迟来自锁定读出放大器的输出S0的信号延迟装置，比较装置，用于将来自信号延迟装置的输出DEO和来自电流镜像型读出放大器的输出SOM相比较，脉冲发生器，用于接收来自比较装置的输出COM并输出一个脉冲信号DLD，控制器，用于输出读出放大器控制信号来驱动电流镜像型读出放大器，以及一个组合单元，用于输出锁定读出放大器控制信号来驱动该锁定读出放大器。
本发明其它优点、目的和特征将从其后的说明中更为明显地体现出来。
从下面给出的具体的说明以及为此说明给出的附图中，尽管不能穷尽本发明，还是可以更好更全面地理解本发明，附图中图1是表示用于半导体存储器件的惯用数据读出电路的方框图；图2是当图1的电路正常工作时的工作信号时序图3是当在图1电路中产生噪声时工作信号时序图；图4是表示用于根据本发明的半导体存储器件的数据读出电路方框图；图5是表示图4电路中锁定读出放大器的具体电路图；图6是表示图4电路中电流镜像型读出放大具体电路图；图7A和7B是表示图4电路中延迟单元的电路图；图8A和8B是表示图4电路中比较器电路图；图9是表示图4电路中脉冲发生器电路图；图10是表示图4电路中组合单元的详细电路图；图11是根据本发明当图4中电路正常工作时工作信号的时序图；并且图12是根据本发明当图4电路中有噪声产生时工作信号的时序图。
图4表示了根据本发明用于半导体存储器件的数据读出电路，上面所示的电路包括译码器10，接收和译出相应的地址信号ADD0和ADD1并且分别产生相应的单元地址信号CA0和CA1，存取单元阵列20，接收从译码器10输出的单元地址信号CA0和CA1，控制器30，接收在表示地址信号ADD0和ADD1转移时产生的地址转移检测信号ATD0和ATD1并因而输出读出放大器控制信号EQ和EN，锁定读出放大器40和电流镜像型读出放大器60，每个都接收从存取单元阵列20中输出的输出数据信号DATA和DATAB并因而分别输出数据信号SO和SOM，信号延迟单元50，用于延迟从锁定读出放大器40输出的信号SO来输出已延迟的信号DEO，比较单元70，用于将从信号延迟单元50输出的延迟信号DEO和从电流镜像读出放大器60输出的信号SOM相比较以响应控制信号ATDL和/ATDL并输出和这种比较相关的一个比较信号COM，脉冲发生器80，用于接收从比较单元70输出的比较信号COM并响应该信号输出一个脉冲信号DLD，控制器30，输出用于驱动电流镜像型读出放大器60的读出放大器控制信号，组合单元90，输出用于驱动锁定读出放大器40的锁定读出放大器控制信号。这里，施加在电流镜像型读出放大器60的读出放大器控制信号包括一个读出放大器均衡信号EQ和读出放大器有效信号EN，并且施加在锁定读出放大器40读出放大器控制信号包括一个锁定读出放大器均衡信号SAEQ和锁定读出放大器有效信号SAEN。
如图5所示，锁定读出放大器40包括栅极连在一起并分别接收锁定读出放大器均衡信号DAEQ的PMOS晶体管MP41和MP42，它们的源极分别接收一个外加电压VCC；PMOS晶体管MP43和MP44，其栅极分别与PMOS晶体管MP41和MP42连接，其源极分别接收外加电压VCC；一个PMOS晶体管MN41，其漏极和PMOS晶体管MP43的漏极相连，其栅极分别和PMOS晶体管MP41的漏极，PMOS晶体管MP43的栅极，以及PMOS晶体管MP44的漏极连在一起；一个PMOS晶体管MN42，其漏极和PMOS晶体管MP44的漏极连在一起，并且其栅极分别和PMOS晶体管MP42的漏极，PMOS晶体管MP44的栅极，PMOS晶体管MP43的漏极，以及NMOS晶体管MN41的漏极连在一起；NMOS晶体管MN43和MN44，其栅极分别被施加了从存取单元阵列20输出的数据信号DATA和DATAB，并且其漏极分别和NMOS晶体管MN41和MN42相应的源极相连；一个NMOS晶体管MN45，其栅极被施加了来自组合单元90的锁定读出放大器有效信号SAEN，其漏极和NMOS晶体管MN43和MN44的相应的源极相连，并且其源极和一接地电压VSS相连；以及一个反相器1N41，用于输出输出信号SO，其输入端和PMOS晶体管MP44和NMOS晶体管MN42相应的栅极相连，并且和PMOS晶体管MP42和MP43以及NMOS晶体管MN41的漏极相连。
如图6所示，电流镜像型读出放大器60包括一个PMOS晶体管MP61，其栅极和其漏极相连，并且其源极接收电压VCC；一个PMOS晶体管MP62，其栅极和PMOS晶体管MP61的栅极相连，其源极接收供电电压VCC；反相器1N61用于将来自控制器30的读出放大器均衡信号EQ反相；传输门TG61被读出放大器均衡信号EQ所控制并将从反相器1N61中读出放大器均衡信号EQ的形式反相，并TG61连接在PMOS晶体管MP61和MP62的漏极之间；NMOS晶体管MN61和MN62，其相应的栅极也被施加了来自存取单元阵列20的输出数据信号DATA和DATAB，并且相应的漏极分别和PMOS晶体管MP61和MP62的漏极相连；一个NMOS晶体管MN63，其栅极被施加了来自控制器30的出放大器有效信号EN，其漏极和NMOS晶体管MN61和MN62相应的源极相连，并且其源极和接地电压VSS相连；以及反相器1N62和1N63，其和PMOS晶体管MP62和NMOS晶体管MN62以串联方式连接，并通过传输门TG61和PMOS晶体管MP61和NMOS晶体管MN61的漏极相连，并且由此输出输出信号SOM。
如图7A所示，信号延迟单元50包括多个从1N51到1N5n相互串联在一起的反相器，每个反相器之间和若干个NMOS晶体管NM51到MN5n-1中每一个相应的栅极相连，每个晶体管相应的源极和漏极和接地电压VSS共连接。
如图7B所示，所提供的与其它信号延迟单元的实例一致的一个信号延迟单元50′包括了多个彼此串联在一起的反相器1N51′-1N5n′，并且每个反相器之间和多个PMOS晶体管MP51′-MP5′n-1中的每一个相应的栅极相连，每个晶体管相应的源极和漏极和供电电压VCC共连接。
如图8A所示，比较单元70包括一个PMOS晶体管MP71，其栅极被施加控制信号ATDL，并且其源极接收供电电压VCC；一个NMOS晶体管MN71，其栅极被施加控制信号ATDL的反相型式/ATDL，并且其源极和接地电压VSS相连；一个时钟“异”门EXOR，在其相应的输入端分别接收从信号延迟单元50输出的延迟信号DEO和从电流镜像型出放大器60输出的信号SOM，并且和作为时钟输入端的PMOS晶体管MP71的漏极和NMOS晶体管NM71的漏极相连，并接收和输出一个输出信号COM；一个NMOS晶体管MN72，其栅极也被施加了控制信号ATDL，其漏极和“异”门EXOR的输出端相连，其源极和接地电压VSS相连。
如图8B所示，用于本发明的另一个实施例的被用来代替比较单元70的比较单元70′包括分别将来自信号延迟单元50的延迟信号DEO与非的与非门NAND71和将从电流镜像型读出放大器60输出的信号SOM或非的或非门NOR71；将从与非门NAND71出来的输出信号反相的反相器1N71；将从与非门NAND71输出信号和反相器1N71的输出信号与非的与非门NAND72；以串联形式连接在电源电压VCC和接地电压VSS之间的PMOS晶体管MP71′和MP72′以及NMOS晶体管MN71′和MN72′，带有被施加在PMOS晶体管MP71′栅极的控制信号ATDL，从与非门NAND72出来的被施加在PMOS晶体管PM72′和NMOS晶体管NM71′的栅极的输出信号，并带有被施加在NMOS晶体管NM72′栅极的反相控制信号/ATDL；以及一个NMOS晶体管MN73′，其栅极也被施加了控制信号ATDL，其源极和接地电压VSS相连，其漏极和PMOS晶体管MP72′和NMOS晶体管MN72′的漏极共连接。
如图9所示，脉冲发生器80包括用于延迟从比较单元70输出的比较信号COM的延迟单元DE1，和将从比较单元70输出的比较信号和从延迟单元DE1输出的输出信号与非的与非门NAND81，该与非门并且输出脉冲信号DLD。
这里，延迟单元DE1由(2n+1)个串联在一起的从1N81至1N8n-1的反相器构成。
如图10所示，组合单元90包括一个与非门NAND91，将从脉冲发生器80输出的脉冲信号DLD和读出放大器均衡信号EQ与非；一个反相器W91，将与非门NAND91的输出信号反相并输出锁定读出放大器均衡信号SAEQ；一个与非门NAND92，将读出放大器有效信号EN和从脉冲发生器80输出的脉冲信号DLD与非；以及一个反相器1N92，将从与非门NAND92的输出信号反相并输出锁定出放大器有效信号SAEN。
上面所描述用于根据本发明半导体存储器件的数据读出电路的工作情况将参考附图加以解释。
首先，如图11所示，将解释只有正常地址信号ADD0输入(即，没有噪声输入)时的工作情况。
当输入译码器10的地址信号被转移时，地址转移检测信号ATD0就产生。
所以，根据地址转移检测信号DATA就产生了一个单元存取信号CA0，因此存取一个所需单元，输出了准确的数据信号DATA和DATAB。
另外，当地址转移检测信号ATD0输入控制器30时，读出放大器控制信号，即，读出放大器均衡信号EQ和读出放大器有效信号EN就被输出。在锁定出放大器40和电流镜像型读出放大器60根据读出放大器控制信号EQ和EN、SAEQ和SAEN被均衡和有效之后，根据从存取单元阵列20输出的数据信号DATA和DATAB，输出信号SO和SOM就被输出。
此后，信号延迟单元50延迟从锁定读出放大器40来的输出信号SO，使从锁定读出放大器40出来的输出信号SO的时间和从电流镜像型读出放大器60出来的输出信号SOM的时间一致。
另外，比较单元70将锁定读出放大器40的输出信号SO被延迟的信号DE0和电流镜像型读出放大器60的输出信号SOM相比较。这里，因为由将锁定出放大器40的输出信号SO延迟而产生的延迟信号DE0和电流镜像型读出放大器60的输出信号SOM相同，由比较单元70输出的比较信号COM变成低电平。所以，既然从脉冲发生器80输出的脉冲信号DLD维持一个高电平，锁定出放大器40就恒定输出输出数据信号SO。
其次，如图12所示，将解释其中存在正常地址信号ADD0和一个短的被错当作地址的噪声脉冲都被输入的例子。
当正常的地址信号ADD0，和噪声脉冲信号ADD1都被输入译码器10时，地址转移检测信号ATD0通常根据正常地址信号ADD0的转移被输出。然而，地址转移检测信号ATD1并不被输出以响应短脉冲信号ADD1。所以，一个所需的存取单元信号信号CA0的产生是通过短噪声脉冲信号ADD1被延迟的，并且此时该信号不和读出放大器控制信号EQ和EN一致。
在这种情况下，尽管锁定读出放大器40检测并锁定了一个由短噪声脉冲信号ADD1选择的不准确的数据单元，既然电流镜像型读出放大器60的输出信号SOM检测并锁定了另一个数据单元，其输出信号SOM就和从锁定读出放大器40的输出信号SO以及被延迟信号DE0不一样。
所以，比较单元70输出的比较信号COM变成一个高电平，并且脉冲发生器80输出脉冲信号DLD。
组合单元90组合了脉冲信号DLD和读出放大器控制信号EQ和从控制器30来的EN并输出锁定出放大器控制信号，即锁定读出放大器均衡信号SAEQ和锁定读出放大器有效信号SAEN给锁定读出放大器40。
锁定读出放大器40接收锁定放大器控制信号SAEQ和SAEN并且控制信号因此被均衡并被屏蔽并允许。在此时，既然一个准确的数据被装在数据线上，锁定读出放大器40读出并输出一个准确的数据信号。
这里，为了防止由于锁定读出放大器40和电流镜像型读出放大器60之间输出时间的不同而造成的出错，提供与锁定出放大器40相连的信号延迟单元50，并控制比较单元70的控制信号ATDL和/ATDL用于在锁定读出放大器40输出的数据信号和从电流镜像型读出放大器60输出的数据信号之间允许一个准确的比较。
所以，尽管在短噪声脉冲信号ADD1被输入之后，当出放大器控制信号EQ和EN以及存取单元信号CA0之间彼此不一致时，可以防止数据读出电路出错。
如上所述，在用于根据本发明的半导体存储器件的数据读出电路中，尽管当一个被错当成地址信号ADD1的一个短噪声脉冲被输入时，并锁定读出放大器40锁定一个不准确的数据时，由于锁定读出放大器40和电流镜像型出放大器60都被使用，电路可以通过将这些读出放大器和控制锁定出放大器40的输出组合起来来读出一个正常的数据。所以，就可以获得一个特有的高速读出放大器，并且相对输入噪声而言电路可以稳定地工作。
尽管本发明的最佳实施例已经被公开用来说明发明目的，但如本领域技术人员所知，在不脱离随后所附的权利要求的本发明的范围和实质情况下，各种改进，添加和替换是可能的。
权利要求
1.一种用于具有存取单元阵列的半导体存储器件的数据读出电路，包括锁定读出放大器装置，用于接收来自存储单元阵列的数据信号DATA和DATAB，并锁定地输出与此有关的输出数据信号SO；电流镜像型读出放大器装置，用于接收来自存储单元阵列的数据信号DATA和DATB，并输出与此相关的输出数据信号SOM；信号延迟装置，用于延迟来自锁定出放大器的输出数据信号SO以输出延迟信号DEO；比较装置，用于将来自信号延迟装置的延迟信号DEO和电流镜像型读出放大器装置的输出数据信号SOM相比较，并输出根据这种比较而得到的比较信号COM；脉冲发生装置，用于接收来自比较装置的比较信号COM，并输出相关的脉冲信号DLD；控制装置，用于接收地址转移检测信号并输出与之响应的用于控制电流镜像型读出放大器装置的读出放大器控制信号；以及组合装置，用于接收来自脉冲发生装置的脉冲信号DLD和来自控制装置的读出放大器控制信号，并输出与之响应的用于控制读出锁定放大器装置的锁定读出放大器控制信号。
2.根据权利要求1的数据读出电路，其特征在于由控制装置输出的读出放大控制信号包括读出放大器均衡信号EQ和读出放大器允许信号EN。
3.根据权利要求1的数据读出电路，其特征在于电组合装置输出的锁定读出放大控制信号包括锁定读出放大器均衡信号SAEQ和锁定读出放大器允许信号SAEN。
4.根据权利要求1的数据读出电路，其特征在于锁定读出放大器装置包括第一和第二PMOS晶体管，其相应的栅极连在一起用于接收来自组合装置的锁定读出放大器允许信号，并其相应的源极连在一起用于接收电源电压VCC；第三和第四PMOS晶体管，其相应的栅极分别和第一和第二PMOS晶体管相应的漏极连在一起，并且其相应的源极彼此相连用于接收电源电压VCC，第三PMOS晶体管的漏极和第四PMOS晶体管的栅极连在一起，并且第四PMOS晶体管的漏极和第三PMOS晶体管的栅极连在一起；第一NMOS晶体管，其漏极和第二和第三PMOS晶体管的漏极以及第四PMOS晶体管的栅极连在一起，并且其栅极和第三PMOS晶体管的栅极和第一和第四PMOS晶体管的漏极连在一起；第二NMOS晶体管，其漏极和第一和第四PMOS晶体管的漏极和第三PMOS晶体管的栅极连在一起，且其栅极和第四PMOS晶体管的栅极，第二和第三PMOS晶体管的漏极以及第一NMOS晶体管的漏极连在一起；第三NMOS晶体管，其漏极和第一NMOS晶体管的源极连在一起，其栅极连接用于接收来自存储单元阵列的数据信号DATA；第四NMOS晶体管，其漏极和第二NMOS晶体管的源极相连，其栅极连接用于接收来自存储单元阵列的数据信号DATAB；第五NMOS晶体管，其漏极和第三和第四NMOS晶体管相应的源极共连接，其栅极连接用来接收来自组合装置的锁定读出放大器允许信号SAEN，其源极连接用于接收接地电压VSS；以及反相器装置，其一个输入端和第二晶体管的栅极相连，用于在其输出端输出数据信号SO。
5.根据权利要求1的数据读出电路，其特征在于电流镜像型读出放大器装置包括第一PMOS晶体管，其栅极和漏极连在一起，并且其源极连接用于接收电源电压VCC；第二PMOS晶体管，其栅极和第一PMOS晶体管的栅极和漏极连在一起，并且其源极连接用于接收电源电压VCC；第一反相器装置，用于将来自控制装置的读出放大器均衡信号反相；传输门，连接于第一PMOS晶体管的漏极和第二PMOS晶体管的漏极之间，并受读出放大器均衡信号EQ和第一反相器装置的输出信号所控制；第一NMOS晶体管，其栅极连接用接收来自存储单元阵列的数据信号DATA，其漏极和第一PMOS晶体管的漏极相连；第二NMOS晶体管，其栅极连接用于接收来自存储单元阵列的数据信号DATAB，其漏极和第二PMOS晶体管的漏极相连；第三NMOS晶体管，其栅极连接用于接收来自控制装置的读出放大器允许信号EN，其漏极和第一和第二NMOS晶体管相应的源极相连，其源极连接用于接收接地电压VSS；以及第二和第三反相器装置，通过第二PMOS晶体管的漏极和第二NMOS晶体管的漏极之间的公共连接点与传输门装置的一个输出串接在一起，用于输出输出数据信号SOM。
6.根据权利要求1的数据读出电路，其特征在于信号延迟装置包括多个彼此串接在一起的反相器，来自锁定读出放大器装置的输出数据信号SO被施加在所述反相器中的第一反相器的一个输入端，并且延迟信号DEO被最后一个所述反相器所输出；以及多个NMOS晶体管，其每个相应栅极连接到多个相邻的所述反相器之间的一个对应串接点之间，并且每个晶体管都有一个源极和漏极共连接用于接收接地电压VSS。
7.根据权利要求1的数据读出电路，其特征在于信号延迟装置包括多个彼此串接在一起的反相器，来自锁定读出放大器装置的输出数据信号SO被施加在第一个所述反相器的输入端，并且延迟信号DEO被最后一个所述反相器输出；以及多个PMOS晶体管，其每个相应栅极连接到在若干个相邻的所述反相器之间的一个对应串接点之间，并且每个晶体管都有一个源极和漏极共连接用于接收电源电压VSS。
8.根据权利要求1的数据读出电路，其特征在于比较装置包括PMOS晶体管，其源极连接用于接收电源电压VCC，其栅极连接用于接收延迟的地址转移检测信号ATDL；第一NMOS晶体管，其源极连接用于接收接地电压VSS，其栅极连接用于接收一个反相延迟地址转移检测信号/ATDL；异门，第一输入端和PMOS晶体管的漏极相连，第二输入端和第一NMOS晶体管的漏极相连，其相应的输入端被施加上来自信号延迟装置的延迟信号DEO和来自电流镜源型读出放大器装置的输出数据信号SOM，并在其输出端产生一个比较信号COM；以及第二NMOS晶体管，其栅极连接用来接收延迟地址转移检测信号ATDL，其源极连接用来接收接地电压VSS，其漏极和异门的输出端相连。
9.根据权利要求1的数据读出电路，其特征在于比较装置包括第一NAND门装置，用于将来自信号延迟装置的延迟信号DEO和来自电流镜像型读出放大器装置的输出数据信号SOM与非；或非门，用于将来自信号延迟装置的延迟信号DEO和来自电流镜像型读出放大器装置的输出数据信号SOM或非；反相器装置，用于将NOR门装置的输出信号反相；第二NAND门装置，用于将来自第一NAND门装置的输出信号和来自反相器装置的输出信号与非；第一PMOS晶体管，其源极连接用于接受电源电压VCC，其栅极连接用于接收延迟的地址转移检测信号ATDL；第二PMOS晶体管，其源极和第一PMOS晶体管的漏极相连，其栅极连接着用来接收来自第二NAND门装置的输出信号。第一NMOS晶体管，其栅极连接用来接收第二NAND门装置的输出信号，其漏极和第二PMOS晶体管的漏极相连，在第二PMOS晶体管和第一NMOS晶体管的漏极的公共连接点输出一个比较信号COM；第二NMOS晶体管，其源极连接用于接收接地电压VSS，其栅极连接用于接收一个反相的延迟的地址转移检测信号/ATDL，并且其漏极和第一NMOS晶体管的源极相连；以及第三NMOS晶体管，其栅极连接用于接收延迟的地址转移检测信号ATDL，其源极连接用于接收接地电压VSS，其漏极和第二PMOS晶体管和第一NMOS晶体管连在一起的漏极相连。
10.根据权利要求1的数据读出电路，其特征在于当来自电流镜像型读出放大器装置的输出数据信号SOM和来自信号延迟装置的延迟信号DEO彼此一致时，具有低逻辑电平的比较装置输出比较信号COM，且其中，当输出数据信号SOM和延迟信号DEO彼此不同时，具有高逻辑电平的比较装置输出比较信号COM。
11.根据权利要求1的数据读出电路，其特征在于脉冲发生器装置包括延迟装置，用于将来自比较装置的比较信号COM延迟；以及与非门，用于将由比较装置输出的比较信号COM和由延迟装置的输出信号与非，并因此输出一个脉冲信号DLD。
12.根据权利要求11的数据读出电路，其特征在于延迟装置包括多串接在一起用于依次将由比较装置输出的比较信号COM反相的反相器。
13.根据权利要求1的数据读出电路，其特征在于当由比较装置输出的比较信号COM是低逻辑电平时，脉冲发生器装置输出具有高逻辑电平的脉冲信号DLD。
14.根据权利要求1的数据读出电路，其特征在于组合装置包括第一NAND门装置，用于将由控制装置输出的读出放大器均衡信号EQ和由脉冲发生装置输出的脉冲信号DLD进行与非；第一反相器装置，用于将第一NAND门装置的输出信号反相以输出锁定读出放大器均衡信号SAEQ；第二NAND门装置，用于将由控制装置输出的读出放大器允许信号EN和由脉冲发生装置输出的脉冲信号DLD进行与非；以及第二反相器装置，用于将第二NAND门装置的输出信号反相以输出锁定读出放大器允许信号SAEN。
全文摘要
本发明涉及一种高速锁定读出放大器的半导体存储器件的数据出电路,包括用于接收来自存储单元阵列的输出数据的锁定读出放大器和电流镜像型读出放大器,用于将来自信号延迟单元的输出信号和来自电流镜像型读出放大器的输出信号相比较的比较单元,用于接收来自比较单元的同信号并输出一个脉冲信号的脉冲发生器,以及控制器和组合单元。
文档编号G11C11/407GK1200543SQ9810126
公开日1998年12月2日 申请日期1998年4月9日 优先权日1997年5月21日
发明者黄明夏 申请人:Lg半导体株式会社