据时，若已发生错误的数据的电平在该第一电压逻辑电平，则第一确定组件NDl可以确定无需DBI操作。当第一电压逻辑电平数据占有数据的少数时，若已发生错误的数据的电平在第二电压逻辑电平，则第二确定组件ANDl可以确定需要DBI操作。当第一确定组件NDl与第二确定组件ANDl中的任一者确定无需DBI操作时，第三确定组件ND2可以使能DBI控制信号DBI_CTR。
[0052]因此，若DBI控制信号DBI_CTR被使能，则图2的选择单元2207再次被反相输入通过被RDBI操作单元2203反相之后再被第一锁存单元2205锁存而输出的反相数据。接着，将结果数据输出至DBI输出单元2211。反之，若DBI控制信号DBI_CTR被禁止，则选择单元2207将通过被RDBI操作单元2203反相之后再被第一锁存单元2205锁存而输出的反相数据按原样提供至DBI输出单元2211。
[0053]图6为示出图1所示的输出块的例子的示意图。
[0054]输出块230可以包括第一管道锁存单元2301、第一驱动单元2303和第一输出控制单元2305。输出块230可以还包括第二管道锁存单元2311、第二驱动单元2313和第二输出控制单元2315。
[0055]第一管道锁存单元2301可以同步于第一管道输入信号PIN〈0: j>而被依序输入所述已查出错误的数据DATA_ECC，且可以同步于输出信号P0UT〈0:j>而依序输出所述已查出错误的数据DATA_ECC。
[0056]第二管道锁存单元2311可以被依序输入自DBI电路块220提供的DBI数据DATA_RDBI ?此可以同步于第二管道输入信号PIN_DBI〈0: j>而被执行，且第二管道锁存单元2311可以同步于所述输出信号P0UT〈0:j>而依序输出DBI数据DATA_RDBI。
[0057]第二驱动单元2313可以输出第二管道锁存单元2311的输出数据，以作为驱动DBI数据 DBID〈0:n>。
[0058]第一驱动单元2303可以在接收或回应接收自第二驱动单元2313接收的驱动DBI数据DBID〈0:n>之后输出自第一管道锁存单元2301提供的数据或其反相的数据。
[0059]第一输出控制单元2305可以将第一驱动单元2303的输出数据输出至作为第一输出端的DQ焊盘DQ〈0:n>。而第二输出控制单元2315可以将第二驱动单元2313的输出数据输出至作为第二输出端的DBI引脚DBI〈0:n>。
[0060]自上述可以明显的得知，在错误检查与校正功能和数据反相功能被同时施加或实质上同时施加的半导体存储装置中，若数据被加载于全局数据传输线，则数据反相功能与错误检查与校正功能被同时并行或实质上同时执行，藉以可能可以减少读取操作的延迟。
[0061]上述的半导体存储装置在存储器件、处理器和计算机系统的设计中特别有帮助。举例来说，请参考图7，使用根据所述实施例的半导体存储装置的框图被说明，并由附图标记1000总体指出。系统1000可以包括一或多个处理器或中央处理单元(CPU)llOO。CPU1100可以单独或与其他CPU结合而使用。虽然CPU 1100主要指单个，但是所属技术领域技术人员会知悉具有任何数量的实体或逻辑CPU的系统可以被施行。
[0062]芯片组1150可操作地耦合至CPU1100。芯片组1150为CPU 1100与系统1000的其他部件之间信号的通信路径，系统1000的其他部件可以包括存储器控制器1200、输入/输出(1/0，input/output)总线1250和磁盘驱动控制器1300。根据该系统的配置，许多不同信号中的任一种可以经由芯片组1150而被传输，而所属技术领域技术人员将了解遍及系统1000的信号的路径可以易于调整，而无须改变系统的基本性质。
[0063]如上所述，存储器控制器1200可操作地耦合至芯片组1150。存储器控制器1200可以包括如上关于图1至图6所述的至少一种半导体存储装置。因此，存储器控制器1200可以经由芯片组1150而接收自CPU 1100提供的请求。在替代实施例中，存储器控制器1200可以集成至芯片组1150。存储器控制器1200可操作地耦合至一或多个存储器件1350。在一实施例中，所述存储器件1350可以包括如上参照图1至图6所述的半导体存储装置，所述存储器件1350可以包括用于定义多个存储器单元的多个字线和多个位线。所述存储器件1350可以为许多产业标准存储器种类中的任一种，包括但不限于，单列存储器模块(SIMM, single inline memory module)和双列存储器模块(DIMM，dual inline memorymodule) o此外，所述存储器件1350可以通过储存命令与数据两者而便于安全移除外部数据储存设备。
[0064]芯片组1150可以还被耦合至I/O总线1250。I/O总线1250可以作为自芯片组1150至I/O器件1410、1420和1430的信号通信路径。所述I/O器件1410、1420和1430可以包括鼠标1410、影像显示器1420或键盘1430。所述I/O总线1250可以使用许多通信协议中的任一种以与所述I/O器件1410、1420和1430通信。此外，所述I/O总线1250可以集成至芯片组1150。
[0065]磁盘驱动控制器1450( S卩，内部磁盘驱动器)可以还可操作地耦合至芯片组1150。磁盘驱动控制器1450可以作为芯片组1150与一或多个内部磁盘驱动器1450之间的通信路径。内部磁盘驱动器1450可以通过储存命令和数据两者而便于断开外部数据储存设备。磁盘驱动控制器1300和内部磁盘驱动器1450可以实际上使用任何形式的通信协议来彼此通信或是与芯片组1150通信，其中通信协议包括上述所有关于I/O总线1250的通信协议。
[0066]以上关于图7所述的系统1000仅为使用如上关于图1至图6所述的半导体存储装置的系统的例子。于替代实施例中，例如移动电话或数字相机，部件可以与图7所示的实施例不同。
[0067]虽然各种实施例已如上所说明，但是所属技术领域技术人员将了解所述的实施例仅作为例子。因此，在此所述的半导体存储装置及其操作方法不应局限于所述的实施例。而是，在此所述的半导体存储装置及其操作方法应限于按照与上述说明和附加附图有关的权利要求。
[0068]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0069]技术方案1.一种半导体存储装置，包括:
[0070]错误检查与校正电路块，配置成:接收多个单元数据，并在接收错误检查使能信号后输出已查出错误的数据和错误数据识别信号；以及
[0071]数据总线反相电路块，配置成:接收所述多个单元数据，并通过响应于读取数据总线反相使能信号、所述错误检查使能信号和所述错误数据识别信号而反相或不反相所述多个单元数据来输出所述多个单元数据。
[0072]技术方案2.如技术方案I所述的半导体存储装置，其中，所述错误数据识别信号根据已发生错误的单元数据的电压逻辑电平而被产生。
[0073]技术方案3.如技术方案I所述的半导体存储装置，其中，所述数据总线反相电路块包括:
[0074]读取数据总线反相操作单元，配置成:根据包括于所述多个单元数据中的数据的电压逻辑电平，而通过反相或不反相所述单元数据来输出所述多个单元数据，并基于包括于所述多个单元数据中的具有第一电压逻辑电平的数据的数量而产生第一反相控制信号和第二反相控制信号；
[0075]数据总线反相控制单元，配置成基于所述第一反相控制信号、所述第二反相控制信号和所述错误数据识别信号而输出数据总线反相控制信号；以及
[0076]选择单元，配置成通过响应于所述数据总线反相控制信号而反相或不反相所述输出信号来输出所述读取数据总线反相操作单元的输出信号。
[0077]技术方案4.如技术方案I所述的半导体存储装置，其中，所述错误数据识别信号包括第一错误数据识别信号和第二错误数据识别信号，所述第一错误数据识别信号当已发生错误的数据的电压逻辑电平在第一电压逻辑电平时被使能，所述第二错误数据识别信号当已发生错误的数据的电压逻辑电平在第二电压逻辑电平时被使能。
[0078]技术方案5.如技术方案4所述的半导体存储装置，其中，当已发生错误的数据的电压逻辑电平在所述第一电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的多数时，所述数据总线反相电路块通过不反相单元数据而输出所述多个单元数据