半导体存储装置及其操作方法
【专利说明】半导体存储装置及其操作方法
[0001]相关申请的交叉引用
[0002]本发明申请主张于2014年2月10日向韩国识产权局所申请的申请号为10-2014-0014995的韩国申请的优先权，并通过弓I用的方式将其整体并入此文。
技术领域
[0003]各种实施例总体而言涉及一种半导体集成装置，尤指一种半导体存储装置及其操作方法。
【背景技术】
[0004]半导体存储装置可以包括错误检查功能和数据总线反相(DBI，data businvers1n)功能，以改善数据传输的可靠性和效率。
[0005]错误检查功能可以指用于确定在传输数据期间是否已发生错误并将已发生错误的数据进行恢复的一种功能。
[0006]数据总线反相(DBI)的功能可以指如下功能:根据被同时写入存储器单元中的数据或自所述存储器单元同时读取的数据的电平，当特定电平(例如高电压逻辑电平)的数据较多时，数据按实际被输入或输出，而当其他电平(例如低电压逻辑电平)的数据较多时，数据通过被反相而被输入或输出。通过引入DBI功能，可以将具有低电压逻辑电平的数据引脚的数量减少一半，且可以降低电流消耗。
[0007]一般来说，在既执行错误检查功能又执行DBI功能的半导体存储装置中，针对数据读取操作中的单元数据完成错误检查与校正后，才执行DBI。
[0008]因此，当单元数据被加载至全局数据传输线时，有效的DBI信息在ECC电路块的数据处理时间和DBI电路块的数据处理时间过去之后被输出。此结果可能增大读取操作的延迟，并可能成为阻止数据处理速度增大的因素。
【发明内容】
[0009]在一实施例中，半导体存储装置可以包括错误检查与校正电路块，错误检查与校正电路块配置成接收多个单元数据。错误检查与校正电路块可以还被配置成响应于错误检查使能信号而输出已查出错误的数据和错误数据识别信号。半导体存储装置可以还包括数据总线反相电路块，数据总线反相电路块配置成接收多个单元数据。数据总线反相电路块还可以通过响应于读取数据总线反相使能信号、错误检查使能信号和所述错误数据识别信号而反相或不反相多个单元数据来输出多个单元数据。
[0010]在一实施例中，一种用于操作半导体存储装置的方法包括接收多个单元数据的错误检查与校正动作。用于操作半导体存储装置的方法还可以包括输出已查出错误的数据和错误数据识别信号。用于操作半导体存储装置的方法可以进一步包括数据反相动作:接收多个单元数据的，并通过在接收读取数据总线反相使能信号、错误检查使能信号和所述错误数据识别信号后反相或不反相多个单元数据，来输出多个单元数据。藉此，错误检查与校正动作和数据反相动作可以实质上同时执行。
【附图说明】
[0011]图1为示出根据一实施例的半导体存储装置的配置图。
[0012]图2为示出图1所示的ECC电路块和DBI电路块的配置图。
[0013]图3和图4为示出应用图2的组件的延迟信号发生单元的示例的示意图。
[0014]图5为示出图2所示的DBI控制单元的例子的示意图。
[0015]图6为示出图1所示的输出块的例子的示意图。
[0016]图7为示出使用了根据如上参照图1至图6所述的实施例的半导体存储装置的系统的框图。
【具体实施方式】
[0017]以下将参考附加附图来说明半导体存储装置的各种实施例与例子。
[0018]图1为示出根据一实施例的半导体存储装置的例子的配置图。
[0019]图1所示的半导体存储装置2可以包括错误检查与校正(ECC, error check andcorrect1n)电路块210和数据总线反相(DBI)电路块220。半导体存储装置2可以还包括输出块230。
[0020]在读取操作期间，ECC电路块210可以经由全局数据传输线而自存储器单元阵列接收多个单元数据G10_10CELL〈0: n>。ECC电路块210可以在接收或响应接收错误检查使能信号ECCEN后校正在所述多个单元数据G10_10CELL〈0:n>中发现的错误。ECC电路块210接着可以输出已查出错误的数据DATA_ECC。此外，ECC电路块210可以根据已发生错误的数据的电压逻辑电平而输出错误数据识别信号ERR_0〈0:n>和ERR_l〈0:n>。所述错误数据识别信号ERR_0〈0:n>和ERR_l〈0:n>可以包括第一错误数据识别信号ERR_0〈0:n>与第二错误数据识别信号ERR_l〈0:n>。当已发生错误的数据的电平在低电压逻辑电平(即O)时，所述第一错误数据识别信号ERR_0〈0:n>可以被使能。当已发生错误的数据的电平在高电压逻辑电平(即I)时，所述第二错误数据识别信号ERR_l〈0:n>可以被使能。
[0021]在读取操作中，DBI电路块220可以经由全局数据传输线而接收多个单元数据G10_10CELL<0:n>o DBI电路块220接着在接收或响应接收读取数据总线反相使能信号RDBIEN、错误检查使能信号ECCEN和所述错误数据识别信号ERR_0〈0:n>与ERR_l〈0:n>后可以基于包括于多个单元数据G10_10CELL〈0: n>中的数据的逻辑电平和已发生错误的数据的电平来确定是否执行数据反相。当必要时，DBI电路块220可以接着执行数据反相，并可以输出DBI数据DATA_RDBI。
[0022]输出块230接收自ECC电路块210传输的已查出错误的数据DATA_ECC，且接收自DBI电路块220传输的DBI数据DATA_RDBI。此外，输出块230可以基于自DBI电路块220提供的被输出的DBI数据DATA_RDBI的电平来反相或不反相所述已查出错误的数据DATA_ECC的相位。反相或非反相的已查出错误的数据DATA_ECC可以被输出至第一输出端，亦即数据DQ焊盘DQ〈0:n> ；以及自DBI电路块220传输的数据或DBI数据DATA_RDBI可以被输出至第二输出端子，亦即DBI引脚DBI〈0:n>。
[0023]换言之，在根据一实施例的半导体存储装置2中，当在ECC电路块210中执行错误检查与校正时的实质上同时或同时，DBI电路块220执行数据反相操作。具体而言，为多个单元数据G10_10CELL〈0:n>中已发生错误的情况做准备，DBI电路块220基于包括于多个单元数据G10_10CELL〈0: n>中的数据的电压逻辑电平和已发生错误的数据的电压逻辑电平而被提供来自ECC电路块210来的错误数据识别信号ERRJKO:n>与ERR_l〈0:n>，并可以确定使否执行数据反相。
[0024]由于在接收或响应接收错误检查使能信号ECCEN之后自ECC电路块210输出的已查出错误的数据DATA_ECC与自DBI电路块220输出的DBI数据DATA_RDBI两者可以被同时或实质上同时输出，故已查出错误的数据DATA_ECC与DBI数据DATA_RDBI两者皆可以同时或实质上同时被提供至输出块230。
[0025]因此，由于在ECC电路块210的数据处理时间内可以在DBI电路块220中执行数据反相功能，故可以减少读取操作的延迟。
[0026]图2为图1所示的ECC电路块和DBI电路块的配置图。
[0027]请参考图2，ECC电路块210可以包括输入单元2101、错误检查单元2103和第一锁存单元2105。ECC电路块210可以还包括错误校正单元2107、第二锁存单元2109和ECC输出单元2111。
[0028]输入单元2101可以在接收或响应接收错误检查使能信号ECCEN后，输出多个被接收的单元数据G10_10CELL〈0:n>。
[0029]错误检查单元2103可以检查自输入单元2101提供的多个单元数据G1_10CELL<0:n>中是否已发生错误。此种检查可以通过使用错误检查码PARITY〈0:1>来被执行。错误检查单元2103还可以产生错误校正码CRC_C0DE〈0:1>。
[0030]在接收或响应接收错误检查选通信号ECC_STB后，第一锁存单元2105可以锁存多个单元数据G10_10CELL〈0: n>，且可以输出多个单元数据G10_10CELL〈0: n>。
[0031]错误校正单元2107可以根据所述错误校正码CRC_C0DE〈0:1>而校