。
[0079]技术方案6.如技术方案4所述的半导体存储装置，其中，当已发生错误的数据的电压逻辑电平在所述第二电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的少数时，所述数据总线反相电路块通过反相单元数据而输出所述多个单元数据。
[0080]技术方案7.如技术方案I所述的半导体存储装置，其中，所述错误检查与校正电路块同步于所述错误检查使能信号而输出已查出错误的数据，且所述数据总线反相电路块同步于所述错误检查使能信号而输出被反相或未被反相的所述多个单元数据。
[0081]技术方案8.如技术方案I所述的半导体存储装置，还包括:
[0082]输出块，配置成接收和输出所述错误检查与校正电路块的输出信号和所述数据总线反相电路块的输出信号。
[0083]技术方案9.如技术方案8所述的半导体存储装置，其中，所述输出块将所述数据总线反相电路块的输出信号输出至第一输出端，并通过在接收所述数据总线反相电路块的输出信号之后反相或不反相所述输出信号而将所述错误检查与校正电路块的输出信号输出至第二输出端。
[0084]技术方案10.—种用于操作半导体存储装置的方法，包括:
[0085]错误检查与校正动作:接收多个单元数据，并输出已查出错误的数据和错误数据识别信号；以及
[0086]数据反相动作:接收所述多个单元数据，并通过响应于读取数据总线反相使能信号、错误检查使能信号和所述错误数据识别信号而反相或不反相多个单元数据来输出所述多个单元数据，
[0087]其中，所述错误检查与校正动作和所述数据反相动作实质上同时执行。
[0088]技术方案11.如技术方案10所述的方法，其中，所述单元数据被接收自存储器单元阵列。
[0089]技术方案12.如技术方案10所述的方法，其中，所述错误数据识别信号根据已发生错误的单元数据的电压逻辑电平而被产生。
[0090]技术方案13.如技术方案10所述的方法，其中，所述数据反相动作包括:
[0091 ] 通过根据包括于所述多个单元数据中的数据的电压逻辑电平而反相或不反相单元数据来输出所述多个单元数据，并基于包括于所述多个单元数据中的具有第一电压逻辑电平的数据的数量而产生第一反相控制信号和第二反相控制信号；
[0092]基于所述第一反相控制信号、所述第二反相控制信号和所述错误数据识别信号而输出数据总线反相控制信号；以及
[0093]在接收所述数据总线反相控制信号后通过反相或不反相所述多个单元数据的输出的输出信号而输出所述输出信号。
[0094]技术方案14.如技术方案10所述的方法，其中，所述错误数据识别信号包括第一错误数据识别信号和第二错误数据识别信号，当已发生错误的数据的电压逻辑电平在第一电压逻辑电平时所述第一错误数据识别信号被使能，当已发生错误的数据的电压逻辑电平在第二电压逻辑电平时所述第二错误数据识别信号被使能。
[0095]技术方案15.如技术方案14所述的方法，其中，所述数据反相动作包括:当已发生错误的数据的电压逻辑电平在所述第一电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的多数时，通过不反相单元数据而输出所述多个单元数据。
[0096]技术方案16.如技术方案14所述的方法，其中，所述数据反相动作包括:当已发生错误的数据的电压逻辑电平在所述第二电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的少数时，通过反相单元数据而输出所述多个单元数据。
[0097]技术方案17.如技术方案10所述的方法，其中，所述已查出错误的数据同步于所述错误检查使能信号而被输出，且在所述数据反相动作中输出的多个反相或非反相单元数据同步于所述错误检查使能信号而被输出。
[0098]技术方案18.如技术方案10所述的方法，还包括:
[0099]接收所述错误检查与校正动作和所述数据反相动作的输出信号，并将所述输出信号输出至输出端。
[0100]技术方案19.如技术方案18所述的方法，其中，输出所述输出信号包括:将所述数据反相动作的输出信号输出至第一输出端，并通过在接收所述数据反相动作的输出信号之后反相或不反相所述输出信号而输出所述错误检查与校正动作的输出信号。
【主权项】
1.一种半导体存储装置，包括: 错误检查与校正电路块，配置成:接收多个单元数据，并在接收错误检查使能信号后输出已查出错误的数据和错误数据识别信号；以及 数据总线反相电路块，配置成:接收所述多个单元数据，并通过响应于读取数据总线反相使能信号、所述错误检查使能信号和所述错误数据识别信号而反相或不反相所述多个单元数据来输出所述多个单元数据。
2.如权利要求1所述的半导体存储装置，其中，所述错误数据识别信号根据已发生错误的单元数据的电压逻辑电平而被产生。
3.如权利要求1所述的半导体存储装置，其中，所述数据总线反相电路块包括: 读取数据总线反相操作单元，配置成:根据包括于所述多个单元数据中的数据的电压逻辑电平，而通过反相或不反相所述单元数据来输出所述多个单元数据，并基于包括于所述多个单元数据中的具有第一电压逻辑电平的数据的数量而产生第一反相控制信号和第二反相控制信号； 数据总线反相控制单元，配置成基于所述第一反相控制信号、所述第二反相控制信号和所述错误数据识别信号而输出数据总线反相控制信号；以及 选择单元，配置成通过响应于所述数据总线反相控制信号而反相或不反相所述输出信号来输出所述读取数据总线反相操作单元的输出信号。
4.如权利要求1所述的半导体存储装置，其中，所述错误数据识别信号包括第一错误数据识别信号和第二错误数据识别信号，所述第一错误数据识别信号当已发生错误的数据的电压逻辑电平在第一电压逻辑电平时被使能，所述第二错误数据识别信号当已发生错误的数据的电压逻辑电平在第二电压逻辑电平时被使能。
5.如权利要求4所述的半导体存储装置，其中，当已发生错误的数据的电压逻辑电平在所述第一电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的多数时，所述数据总线反相电路块通过不反相单元数据而输出所述多个单元数据。
6.如权利要求4所述的半导体存储装置，其中，当已发生错误的数据的电压逻辑电平在所述第二电压逻辑电平时，并且当包括于所述多个单元数据中的具有所述第一电压逻辑电平的数据占单元数据的少数时，所述数据总线反相电路块通过反相单元数据而输出所述多个单元数据。
7.如权利要求1所述的半导体存储装置，其中，所述错误检查与校正电路块同步于所述错误检查使能信号而输出已查出错误的数据，且所述数据总线反相电路块同步于所述错误检查使能信号而输出被反相或未被反相的所述多个单元数据。
8.如权利要求1所述的半导体存储装置，还包括: 输出块，配置成接收和输出所述错误检查与校正电路块的输出信号和所述数据总线反相电路块的输出信号。
9.如权利要求8所述的半导体存储装置，其中，所述输出块将所述数据总线反相电路块的输出信号输出至第一输出端，并通过在接收所述数据总线反相电路块的输出信号之后反相或不反相所述输出信号而将所述错误检查与校正电路块的输出信号输出至第二输出端。
10.一种用于操作半导体存储装置的方法，包括: 错误检查与校正动作:接收多个单元数据，并输出已查出错误的数据和错误数据识别信号；以及 数据反相动作:接收所述多个单元数据，并通过响应于读取数据总线反相使能信号、错误检查使能信号和所述错误数据识别信号而反相或不反相多个单元数据来输出所述多个单元数据， 其中，所述错误检查与校正动作和所述数据反相动作实质上同时执行。
【专利摘要】一种半导体存储装置，可以包括：错误检查与校正电路块，配置成接收多个单元数据，并在接收错误检查使能信号后输出已查出错误的数据和错误数据识别信号；以及数据总线反相电路块，配置成：接收多个单元数据，并通过在接收读取数据总线反相使能信号、错误检查使能信号和所述错误数据识别信号后反相或不反相多个单元数据而输出多个单元数据。
【IPC分类】G11C29-42
【公开号】CN104835534
【申请号】CN201510056155
【发明人】金载镒
【申请人】爱思开海力士有限公司
【公开日】2015年8月12日
【申请日】2015年2月3日
【公告号】US20150227417