于来自列解码器112的选择输入，选择电路300将位线与局部数据线(例如，SELB0[63:0]、SELB1[63:0]、……、SELB31 [63:0])中的相应的一条局部数据线连接或断开连接。
[0074]返回参见图8，列解码器112选择一个列并且向所选择的列发送适当的选择信号线CD上的选择指示，使得所选择的列将相应的64条位线连接至局部数据线(SELB0[63: O]、SELBl [63:0]、……、或SELB31 [63:0])。每个块具有其自身的一组三十二个2:1复用器(例如，MUX 301)，该组复用器与该块相关联并且位于该块下方的衬底上。每组六十四条局部数据线(SELB0[63:0]、SELB1[63:0]、……、或SELB31 [63:0])连接至针对该相应块的相应一组三十二个2:1复用器(MUX)。例如，在块0中，第一复用器接收SELB0[0]和SELB0[32]，第二复用器接收SELBO [ I ]和SELBO [33],……，第三十二复用器接收SELBO [31]和SELBO [ 63 ]。块中的每个复用器接收来自列解码器112的共同选择信号和使能信号，使得选择了六十四条局部数据线中的三十二条。在一个实施方式中，复用器具有使用未选择的位线的电压VUB来偏置未选择的SELB的能力。
[0075]三十二条选择的局部数据线连接至全局数据线GSELB[31:0]，使得在所选择的存储器单元上执行存储器操作(例如，读取、设置、重置)。例如，SELB0[0]选择性地连接至GSELB[0], SELBO[ I ]选择性地连接至GSELB[ I ]，等等，或者SELBO[32]选择性地连接至GSELB[0]，SELB0[33]选择性地连接至GSELB[1]，等等。在顶部金属中实现全局数据线GSELB[31:O]，并且使用过孔(或通孔)来进行全局数据线GSELB[31:0]与复用器(MUX)之间的连接。全局数据线GSELB[31:0]跨整个盘位延伸，其中，每个盘位具有其自身的全局数据线集合。为了降低全局数据线之间的耦合，可以使用各种形式的顶部金属绝缘。
[0076]全局数据线GSELB[31:0]中的每条全局数据线连接至灵敏放大器中的一个灵敏放大器。例如，位于块O下方的灵敏放大器的输出端Sense-AmpO连接至GSELB[O]，位于块I下方的灵敏放大器的输出端Sense-Ampl连接至GSELB[I]，......，以及位于块31下方的灵敏放大器的输出端Sense-Amp31连接至GSELB[31]。因此，特定灵敏放大器的输出端连接至全局数据线，然后，借助于复用器连接至局部数据线，并且然后借助于选择电路300连接至位线。因为全局数据线被实现在顶部金属中并且顶部金属比金属层Rl和R2具有显著更小的电阻，所以从灵敏放大器到存储器单元的信号路径具有较小的电阻。电容也被减小，这是因为处于“关断”且被解码线接触的晶体管的数量减少了。通过提供区段式数据线并且通过减少针对每条数据线(SELB)的位线驱动的数量来减小位线驱动器的总寄生电容(源极到阱的寄生电容)。
[0077]如上面所提及的，图9仅示出了至块的一侧(例如，侧B)的灵敏放大器的连接路径。因此，除图9所描绘的之外，存在针对每个块的另外的局部数据线集合、针对每个盘位的另外的全局数据线集合和针对每个盘位的另外的灵敏放大器集合。因此，所选择的块与连接至128条局部数据线的128条所选择的位线相关联，其中，64个复用器选择64条局部数据线来连接至64条全局数据线。64条全局数据线连接至与特定盘位相关联的64个灵敏放大器。因此，在任何给定时刻，可以对块中的64个存储器单元同时进行编程。在一些实施方式中，对块中的少于64个存储器单元同时进行编程以减少电力。使用128条局部数据线和64条全局数据线来选择盘位中的64个块、列中的128条位线是针对一个实施方式集合。在其他实施方式中，可以使用不同数量的每一项。
[0078]图10是示出选择电路300的一个实施方式的细节的示意图。选择电路300连接至局部数据线中的一条(在图9中被标记为SELB_[X])和位线中的一条。该位线连接至存储器单元MC的一个端子。字线连接至存储器单元MC的另一端子。选择电路300包括P沟道晶体管340和η沟道晶体管344，二者在节点C处均连接至SELB_[X]。晶体管340和晶体管344还在节点B处均连接至η沟道晶体管342。相应的位线BL[ Y]也连接至节点B。晶体管342还连接至未选择的位线的电压VUB (例如，0.5V)。晶体管340的栅极连接至选择信号XCSEL[ Z ]。晶体管344的栅极在节点A处连接至选择信号CSEL[Z]。要注意的是，XCSEL[Z]是CSEL[Z]的反相形式。晶体管342的栅极连接至CELN[Z]。信号CSEL[Z]、XCSEL[Z]和CELN[Z]是由列解码器112提供的。在其他实施方式中，这些信号可以是由其他电路例如系统控制逻辑130、驱动器电路114、灵敏放大器118或列控制电路的其他部分提供的。独立地控制信号CELN[Z]，以使得晶体管342可以脱离晶体管340和晶体管342而被独立控制。每个列将具有其自身的独立CELN[Z ]，使得该列中的所有位线具有相同的CELN[ Z ]。图1O的CSEL [ Z ]与图9的CD类似。
[0079]当选择相应列时，XCSEL[Z]是O而CSEL[Z]是I;因此，晶体管340和344导通。该条件使位线BL[Y]与局部数据线SELB[X]连接。
[0080]当未选择相应列时，那么XCSEL[Z]是O而CSEL[Z]是I;因此，晶体管340和344关断。该条件使位线BL[Y]与局部数据线SELB[X]断开连接。当晶体管340和344关断并且CELN[Z]是I时，那么晶体管342导通并且位线BL[Y]经由η沟道晶体管342接收未选择的位线的电压VUB。当晶体管340和344关断并且CELN[Z]是O时，那么晶体管342关断并且位线BL[Y]是浮置的。该条件对于本文中所描述的编程的电容放电方法的一些实施方式而言是有用的。
[0081]图11是针对图9中所描绘的2:1复用器(MUX301)的电路的示意图。相应的全局数据线GSELB[i]连接至晶体管360、362、380和382。晶体管360和362还连接至两条局部数据线SELB[i]中的第一条。因此，当晶体管360和362导通时，晶体管360和362提供全局数据线GSELB [ i ]与局部数据线SELB [ i ]之间的路径。除连接至GSELB [ i ]之外，晶体管380和382还连接至第二局部数据线SELB[i+32]。因此，当晶体管380和382导通时，晶体管380和382提供全局数据线GSELB[ i ]与第二局部数据线SELB[ i+32]之间的路径。
[0082]晶体管360的栅极连接至与非(NAND)门364的输出端。晶体管362的栅极连接至反相器366的输出端。反相器366的输入端连接至NAND门364的输出端。NAND门364的输出端还连接至晶体管368的栅极。晶体管368连接在SELB[i]与晶体管370之间。晶体管370连接在晶体管368与电压VUB之间。晶体管370的栅极接收来自系统控制逻辑130的信号DSG_MODE。当使用本文中所描述的编程的电容放电模式来执行编程操作的可行实施方式中的一个实施方式时，将信号DSG_MODE设置为I。通过将信号DSG_MODE设置为1，晶体管370将防止未选择的局部数据线连接至VUB，并且替代地将使未选择的局部数据线浮置。
[0083]NAND门384的输出端连接至晶体管380的栅极、反相器386的输入端和晶体管388的栅极。反相器386的输出端连接至晶体管382的栅极。晶体管388连接在局部数据线SELB[i+32]与晶体管390之间。晶体管390连接在晶体管388与电压VUB之间。晶体管390的栅极接收来自系统控制逻辑130的信号DSG_M0DE。当将DSG_M0DE设置为O并且选择SELB[i]时，(在一些实施方式中)SELB[ i+32 ]经由P沟道晶体管390接收VUB。当将DSG_M0DE设置为O并且选择SELB[i+32]时，(在一些实施方式中)SELB[i]经由P沟道晶体管370接收VUB。信号DSG_M0DE被设计成与上述电容放电方法一起使用。当将DSG_M0DE设置为I时，可以根据数据模式对SELB[i]进行充电。信号MUX_EN[S]被禁用，并且信号SELB[i]和信号BL[i]是浮置的。所选择的字线变低并且所选择的存储器单元被编程。
[0084]NAND门364接收来自系统控制逻辑130的两个输入:复用器选择S和MUX_EN[S]。NAND门384接收来自系统控制逻辑130的两个输入:MUX_EN[S]和复用器选择信号S的(经由反相器392的)反相形式。信号MUX_EN[S]在存储器操作期间通常被设置为I，但也可以被设置为O以停用复用器。当使用少于所有的32条全局数据线同时进行编程时，可以使用MUX_EN[S]来停用复用器。在一个实施方式中，使用各自连接至复用器的一半的两个不同的MUX_EN[S]信号来可选择地将GSELB总线的一半连接至局部SELB[i]总线的一半。在该情况下，可以选择十六条位线用于同时进行编程。
[0085]图8至图11的电路可以用于实现上面所讨论的编程的电容放电方法。图10的电路用于将一列位线连接至局部数据线SELB[63:0]，而图11的电路用于将局部数据线SELB[63:O]的一半连接至全局数据线GSELB[32:0]。当实现这两种连接时，侧B的三十二个灵敏放大器经由每侧的全局数据线、局部数据线和位线与三十二个存储器单元进行通信。在设置操作期间，由于全局数据线的寄生电容，导致灵敏放大器将对全局数据线施加电压以对全局数据线进行充电。当图11的复用器(其是选择电路的一个实施方式)将局部数据线连接至全局数据线时，那么也将对局部数据线进行充电。当图10的选择电路(其是选择电路的一个实施方式)将局部数据线连接至位线集合时，也将对所选择的位线进行充电。当对位线进行充电时，信号XCSEL[Z]和信号CSEL[Z]被触发，这切断了位线并且使位线浮置，以使得位线随着时间通过存储器单元进行放电，如上所述，从而引起对存储器单元的设置。当信号XCSEL[Z]和信号CSEL[Z]被触发时，字线选择可以改变以使得开始对下一字线的编程。
[0086]对于与图9的存储器阵列类似的许多存储器阵列而言，写入操作被划分成循环。许多芯片架构将写入处理划分成盘位地址(BAD)循环，以使得对少于所有盘位的盘位同时进行写入。可以分别写入每个盘位，或者可以将多个盘位一起编组成在一个盘位地址(BAD)循环期间被写入的盘位组。例如，如果存储器阵列被划分成十六个盘位并且盘位被划分成每个盘位组中具有两个盘位的八个盘位组，则存在用于在八个BAD循环中对十六个盘位进行编程的八个盘位地址。如果对每个盘位单独地进行编程，则存在用于在十六个循环中对十六个盘位进行编程的十六个BAD。
[0087]BAD循环可以被划分成列地址(CAD)循环。在许多架构中，针对存储器阵列的灵敏放大器(sense amps)的数量少于在通常的写入操作期间所写入的位的数量。考虑每个盘位具有32个块并且每个块包括一个灵敏放大器和32个列的示例。每个盘位中的灵敏放大器可以访问该盘位内的每个块。此外，每个盘位中的灵敏放大器可以访问同一条内的每个块。尽管如此，针对写入操作的可用的灵敏放大器的存储器容量比针对大多数编程命令所接收的数据量更少。
[0088]例如，针对将数据写入存储器阵列的通常的请求包括被称为数据页的数据单位或数据组。尽管页大小可以通过实现方式而变化，但一页数据或页大小为2048KB是常见的。因为可用的灵敏放大器的用于对一页数据进行编程的容量小于2048KB，所以编程操作或写入操作被划分成循环，以在比总的页大小更小的分块中对该页数据顺序地进行编程。在以上示例中，芯片上的灵敏放大器的总数量与每盘位的灵敏放大器的数量(32)乘以盘位的数量(16)的乘积相等，或者在该示例中为512。如果用于编程的页大小是2048KB并且每个灵敏放大器能够存储一位数据，则在32个不同的循环中对使用写入请求所接收的一页数据进行编程，其中，每个循环对512位进行编程。由页大小与灵敏放大器的总数量的商限定的这些循环通常被称为列地址(CAD)循环。因此，每个BAD循环将包括多个CAD循环。如果BAD循环包括多个盘位，则CAD循环通常向盘位组中的每个盘位提供相同的CAD来选择跨该组中的盘位的CAD0
[0089]除BAD循环和CAD循环之外，因为电力消耗控制和诸如编程干扰的其他原因，许多存储器系统将写入操作划分成灵敏放大器地址(SAD)循环。例如，尽管在写入操作期间可以在给定的时间处启动每个灵敏放大器，但是许多芯片架构在给定的时间处启动比所有灵敏放大器少的灵敏放大器，以使芯片上的电力消耗和不适当的电压降或电流最小化。在以上示例中，针对盘位的32个灵敏放大器可以被划分成8个灵敏放大器地址，以用于在单独的循环中对每个列地址进行编程。在该示例中，每个循环将对4位并行地进行编程。该位的数量可以被称为能够容许并行编程的位的数量。由于上面所指出的原因，架构可以制定块中的应该被编程的位的最大数量比灵敏放大器的可用数量少。例如，如果针对每个CAD循环一次启动单个灵敏放大器，则在每个CAD循环内存在32个灵敏放大器地址和循环。如果在每个CAD循环中启动两个灵敏放大器，则针对每个CAD循环的SAD循环的数量是16个，等等。
[0090]图12是示出一个示例中的盘位和列架构的细节的非易失性存储器阵列的一部分的简化框图。图12描绘了包括盘位，即盘位O、盘位1、盘位2和盘位3的盘位组500。每个盘位包括四个列的一部分。虽然未示出，但如先前所述的那样，一列可以包括多条位线。每个列是通过列地址CAD0、CAD1、CAD2或CAD3来寻址的。每个列包括每个盘位处的存储器单元的子集。在该简化的示例中，每个列包括每个盘位处的四个存储器单元。在一个示例中，四个存储器单元可以与四条字线相关联。在另一示例中，图12中的每个编号的框可以表示与列的一条字线和多条位线相关联的存储器单元组。
[0091]可以通过将一逻辑页数据跨盘位中的每个盘位分布来将存储器数据存储到盘位中。在该特定示例中，每个盘位包括存储针对第一页数据的存储器数据的第一行、存储针对第二页数据的存储器数据的第二行、存储针对第三页数据的存储器数据的第三行和存储针对第四页数据的存储器数据的第四行。
[0092]图13是描绘具有选择线集合的图12的盘位和列的简化框图。在图13中所示的通常架构中，单个选择线502向存储器阵列处的盘位组中的各盘位提供来自状态机的列地址。在图13中，例如，列地址信号可以使用列地址CA