16中的选择晶体管可以耦接相同行线，而包括于每个熔丝单元FCl至FC16的熔丝晶体管可以耦接相同编程/读取线。图6所示每个熔丝单元FCl至FC16可以依照两种熔丝晶体管的状态而储存一位数据。储存于图6的每个熔丝单元FCl至FC16中的一位数据可以在两种熔丝晶体管的一个或更多个具有第一编程状态时具有第一编程数据(例如“I”)，或是在两种熔丝晶体管两者都具有第二编程状态时具有第二编程数据(例如“O”)。
[0061]编程信号PG可以在编程操作期间激活，而读取信号RD可以在读取操作期间激活。行地址RADD可以包括用于选择行的地址，而列地址CADD可以包括用于选择列的地址。数据DATA可以包括编程至熔丝单元阵列的数据或从熔丝单元阵列所读取的数据。
[0062]行电路610可以选择对应于行地址RADD的行。行电路610可以激活选中的行的行线WLR，并去激活未选中的行的行线WLR。在编程信号PG为激活的编程操作期间，行电路610可以将高电压施加于选中的行的编程/读取线WLP，并将低电平电压施加于未选中的行的编程/读取线WLP。高电压可以通过栗送电源电压而产生、并且具有高到足以毁坏熔丝晶体管的栅极氧化层的电压。再者，在读取信号RD为激活的读取操作期间，行电路610可以将适合读取操作的电压(例如电源电压)施加于选中的行的编程/读取线WLP，并将低电平电压(例如接地电压)施加于未选中的行的编程/读取线WLP。
[0063]列电路620可以选择对应于列地址CADD的列。在编程操作期间，列电路620可以在输入数据DATA为第一编程数据(例如“I”)时将选中的列的位线BL驱动至低电平，而在输入数据DATA为第二编程数据(例如“O”)时将选中的列的位线BL驱动至高电平。列电路620可以浮置未选中的列的位线BL。在读取操作期间，列电路620可以依照电流是否流经选中的列的位线BL而感测和输出选中的列的位线BL的数据，并浮置未选中的列的位线BL0
[0064]以下，作为范例将说明将第一行为选中的行而第四列为选中的列，亦即，熔丝单元FC4为选中的熔丝单元。在编程和读取操作期间，施加于选中的熔丝单元FC4和未选中的熔丝单元FCl至FC3和FC5至FC16的电压将如下被描述。
[0065]编程操作
[0066]选中的行的行线WLRl可以激活，而其他行线WLR2至WLR4可以去激活。因此，选择晶体管SI至S8可以导通，而选择晶体管S9至S32可以关闭。此时，高电压可以施加于选中的行的编程/读取线WLP1，而低电平电压(例如接地电压)可以施加于其他编程/读取线WLP2至WLP4。
[0067]当输入数据DATA为第一编程数据(例如“I”)时，选中的位线BL4可以驱动至低电平，且选中的熔丝单元FC4的熔丝晶体管F4和F8可以使用第一编程数据进行编程。再者，当输入数据DATA为第二编程数据(例如“O”)时，选中的位线BL4可以驱动至高电平，且选中的熔丝单元FC4的熔丝晶体管F4和F8可以使用第二编程数据进行编程。由于未选中的位线BLl至BL3被浮置，因此即使高电压施加于其栅极，熔丝晶体管Fl、F2、F3、F5、F6和F7仍可能无法编程。
[0068]读取操作
[0069]选中的行的行线WLRl可以激活，而其他行线WLR2至WLR4可以去激活。因此，选择晶体管SI至S8可以导通，而选择晶体管S9至S32可以关闭。此时，读取电压可以施加于选中的行的编程/读取线WLPl，而低电平电压可以施加于其他编程/读取线WLP2至WLP4。当电流流经选中的位线BL4时，储存于熔丝单元FC4中的数值可以认定为第一编程数据，而当无电流流经选中的位线BL4时，储存于熔丝单元FC4中的数值可以认定为第二编程数据。未选中的位线BLl至BL3可以被浮置。
[0070]图7为例示在耦接至图6的熔丝单元阵列的第一位线BLl、形成于衬底之上的晶体管中的晶体管？1、？5冲9、？13、31、35、39和S13的剖面图。
[0071 ] 请参考图7，耦接至位线BLl的晶体管Fl、F5、F9、F13、S1、S5、S9和S13可以形成于半导体衬底701之上。晶体管？1、？5、？9413、51、55、59和S13可以包括栅极G、栅极氧化层OX和有源区域Al至A9。
[0072]晶体管之中，相邻晶体管Sl-Fl、F1-F5、F5-S5、S5-S9、S9-F9、F9-F13 和 F13-S13可以共用有源区域A2至AS。有源区域之中，有源区域Al、A5和A9可以耦接至位线BLl。
[0073]图6和图7所例示的熔丝单元阵列可以无需用于隔离晶体管的隔离层，且在熔丝单元阵列内的有源区域可以由两个晶体管共用。因此，熔丝单元阵列的面积可以缩减。再者，由于晶体管Fl、F5、F9、F13、S1、S5、S9和S13具有相同形状，与图3所例示的熔丝单元电路不同，因此工艺的均匀性可以提升以改善电路的可靠性。
[0074]图8为根据本发明的实施例的熔丝单元阵列的配置图。在图8的熔丝单元阵列中，每个熔丝单元可以储存二位数据。
[0075]请参考图8，熔丝单元阵列可以包括第一位线至第四位线BLl至BL4、多个行线WLRl至WLR8、多个编程/读取线WLPl至WLP8和多个熔丝单元FCl至FC16。每个熔丝单元FCl至FC16可以具有与图4所示熔丝单元FC相同的配置。
[0076]在图8，包括于熔丝单元FCl至FC16中的每一个中的选择晶体管可以耦接不同行线，而包括于熔丝单元FCl至FC16中的每一个中的熔丝晶体管可以耦接不同编程/读取线。图8所示每个熔丝单元FCl至FC16可以储存二位数据，其对应于其中包括的两个熔丝晶体管的相应的状态。
[0077]以下，将作为范例来说明第一行为选中的行而第四列为选中的列，亦即，熔丝单元FC4的熔丝晶体管F4为选中。现将说明在编程和读取操作期间施加于选中的熔丝晶体管F4和未选中的其他晶体管的电压。
[0078]编稈操作
[0079]选中的行的行线WLRl可以激活，而其他行线WLR2至WLR8可以去激活。因此，选择晶体管SI至S4可以导通，而选择晶体管S5至S32可以关闭。此时，高电压可以施加于选中的行的编程/读取线WLPl，而低电平电压可以施加于其他编程/读取线WLP2至WLP8。
[0080]当输入数据DATA为第一编程数据(例如“I”)时，选中的位线BL4可以驱动至低电平，且选中的熔丝晶体管F4可以用第一编程数据进行编程。再者，当输入数据DATA为第二编程数据(例如“O”)时，选中的位线BL4可以驱动至高电平，且选中的熔丝晶体管F4可以用第二编程数据进行编程。由于未选中的位线BLl至BL3被浮置，因此即使高电压施加于其栅极，熔丝晶体管Fl、F2和F3仍可以不进行编程。
[0081]读取操作
[0082]选中的行的行线WLRl可以激活，而其他行线WLR2至WLR8可以去激活。因此，选择晶体管SI至S4可以导通，而选择晶体管S5至S32可以关闭。此时，读取电压可以施加于选中的行的编程/读取线WLPl，而低电平电压可以施加于其他编程/读取线WLP2至WLP8。当电流流经选中的位线BL4时，储存于熔丝晶体管F4中的数值可以认定为第一编程数据，而当无电流流经选中的位线BL4时，储存于熔丝晶体管F4中的数值可以认定为第二编程数据。未选中的位线BLl至BL3可以被浮置。
[0083]图9为例示在耦接至图8中熔丝单元阵列的位线BLl、形成于衬底之上的晶体管中的晶体管？1、？5冲9、？13、51、55、59和S13的剖面图。
[0084]请参考图9，耦接至位线BLl的晶体管？1、？5、？9、？13、31、35、39和S13可以形成于半导体衬底901之上。晶体管？1、？5、？9413、51、55、59和S13可以包括栅极G、栅极氧化层OX和有源区域Al至A9。
[0085]晶体管之中，相邻晶体管Sl-Fl、F1-F5、F5-S5、S5-S9、S9-F9、F9-F13 和 F13-S13可以分别共用有源区域A2至AS。有源区域之中，有源区域A1、A5和A9可以耦接位线BL1。
[0086]图8和图9所例示的熔丝单元阵列可以无需用于隔离晶体管的隔离层，且在熔丝单元阵列内的有源区域可以由两个晶体管共用。因此，熔丝单元阵列的面积可以缩减。再者，由于晶体管Fl、F5、F9、F13、S1、S5、S9和S13具有相同形状，与图3所例示的熔丝单元电路不同，因此工艺的均匀性可以提升以改善电路的可靠性。
[0087]图6和图8为简化说明例示熔丝单元阵列包括四条位线；以及四个熔丝单元，其耦接每个位线。然而，位线的数目