专利名称：互补双极晶体管及其制造方法
技术领域：
本发明涉及互补双极晶体管及其制造方法，特别涉及一种包括集成注入逻辑电路(I2L)的互补双极晶体管。
背景技术：
在很多领域中，人们要求把众多半导体器件集成在一张芯片中。为了把这些器件集成在芯片上需要很多复杂的工艺，因此，出现了许多问题。例如，多晶硅电阻器中的电阻率不均匀，即，电阻器中的杂质分布不均匀。这是因为，每当完成对多晶硅电阻器的掺杂，都要经历多次离子注入步骤和驱进步骤。在顺序进行离子注入步骤和驱进步骤中，多晶硅电阻器中的杂质不均匀地再次分布。此外，由于形成多个多晶硅电阻器后，分别淀积多晶硅层和构图，以形成多晶硅电极，形成电阻和电极需要两层多晶硅层，因此，使制造方法很复杂。而且，I2L特性不好，现在参照图1A所示的常规I2L予以说明。
在p型衬底1上形成n+型掩埋层2，并在其上形成n型外延层3。外延层3有多个扩散区，如从外延层3的表面向下延伸的n型区4，8，9，10和24和p型区5，31和34。掩埋层2的边缘上形成n+型槽区4。由槽区4包围的外延层3的部分的中心区上形成LOCOS氧化物层(局部区域氧化层)13。LOCOS氧化层13的两边分别形成p型区5和31和34。p型区34包括两个p-型区36和37和一个位于两个p-型区36与37之间的中心p+型区35。p型区31具有一个邻接LOCOS氧化层1 3的p-型区33和一个与之相邻的p+型区32，p型区5形成为与p型区3 1隔开。在p-型区33、36和37中形成n+型区8，9和10。槽形区4的一边内形成另一n+型区24，槽形区4的另一边上形成LOCOS层14。环绕n+型区24的LOCOS氧化层11和12形成在外延层3上。在外延层3和LOCOS氧化物层11，12，13和14上形成氧化物层15，该氧化物层15在n+型区8，9，10和24上和p+型区5，32和35上有接触孔。n型区8，9，10和24上的接触孔中，形成与n+型区8，9，10和24接触的多晶硅电极17，18，19和16，在各个多晶硅电极17，18，19和16上形成硅化物层30。其上形成层间绝缘膜23，它有露出多晶硅电极17，18，19和16的接触孔和氧化层15中的接触孔。最后，在接触孔中形成分别与p+型区5、32和35接触的金属电极21、22和25，和分别与多晶硅电极16、17、18和19接触的金属电极20、C1、C2和C3。
该常规I2L中，在n+型区10，p-型区和外延层3之间由图1A中的A所标示的区域出现了穿通现象，所产生的漏电流使器件特性降低。
以下，参照图1B说明常规的横向pnp双极晶体管。
p型衬底1上形成n+掩埋层40，在其上形成n型外延层3。在外延层3中形成从外延层3的表面向下延伸的p+隔离区44，和形成从p+隔离区44伸向衬底1的p+型区42。隔离区44和p+型区42环绕掩埋层40，并在隔离区44上形成LOCOS氧化物层61和63。被隔离区44环绕的外延层3的部分有多个扩散区，如从外延层表面向下延伸的n型区46和48和p型区51和52。形成要连接到掩埋层40的边缘的n+型槽区46。在外延层3中形成p+型发射区52和环绕发射区52并与发射区52分开的p+型集电区51。槽区46中形成n+型区48，它给用作基极的外延层3提供流过槽区46和掩埋层40的电流。槽区46与其邻近的集电区51之间的外延层3上形成LOCOS氧化物层62。外延层3和LOCOS氧化物层61，62和63上形成氧化物层15，它有在n+型区48，集电区5 1和发射区52上的接触孔。n+型区48上的接触孔中形成要与n+型区48接触的多晶硅电极70。其上形成层间绝缘膜23，层间绝缘膜23具有露出多晶硅电极70的接触孔和氧化物层15中的接触孔。最后，在接触孔中形成分别与发射区52和集电区51接触的金属发射电极81和金属集电极82，以及与多晶硅电极48接触的金属基极83。
该常规的横向pnp双极晶体管中，由于用作基极的外延层3的浓度极低，为了保持击穿电压，要求发射区52与集电区51之间有足够的距离。但是它们之间大的距离会使电流增益变小。
发明内容
本发明的目的是防止I2L的漏电流和/或减小I2L的尺寸。
本发明的另一目的是提供有高电流增益和/或适当发射极-集电极击穿电压的横向双极晶体管。
本发明的另一目的是，使在多晶硅电阻器中的电阻率均匀分布。
本发明的另一目的是简化整个制造工艺。
根据本发明的一个特征，横向双极晶体管的发射区由高浓度的桶形区(tub region)环绕。
根据本发明的另一特征，横向双极晶体管的发射区和/或集电区有高掺杂区和低掺杂区。发射区的低掺杂区位于发射区的外边，而集电区的掺杂区位于集电区的里边，因此，使低掺杂区彼此面对。
这里，为了提高器件的击穿电压，第一导电类型的高掺杂区可位于第二导电类型的两个扩散区之间。
在形成垂直双极晶体管的基区的本征区和非本征区时，分别形成发射区和集电区的高掺杂区和低掺杂区。
根据本发明的又一特征，集成注入逻辑的集电区是上下和左右对称的，或是两个长边的长度是另两边的长度的1-1.5倍的矩形。
根据本发明的另一特征，集成注入逻辑中第一导电类型的集电区与第二导电类型的高浓度区邻近，第二导电类型的低浓度区位于集电区下面。高浓度区也可环绕集电区，或位于集电区与槽区之间。
根据本发明的另一特征，在相反导电类型的桶形区中形成注入区和集电区在其中形成的输入区。
根据本发明的另一特征，在同一衬底中形成扩散电容器和多晶硅电容器。
根据本发明的又一特征，在半导体衬底中形成电连接扩散区的接点之后，在用LOCOS法形成的厚氧化层上形成多晶硅电阻器。被构图以形成电阻器的多晶硅层也可用于形成多晶硅电极，用于通过接点把外部信号传输到扩散区。
下面结合附图来详述本发明的优选实施例。附图中图1A是常规横向pnp双极晶体管的剖视图；图1B是常规横向I2L的剖视图；图2是制造按本发明的实施例的垂直npn双极晶体管NPN所需的掩模布图；图3是用图2所示掩模制造的垂直npn双极晶体管的剖视图；图4是制造按本发明的实施例的垂直pnp双极晶体管VPNP所需的掩模布图；图5是用图4所示掩模制造的垂直pnp双极晶体管的剖视图；图6是制造按本发明的实施例的横向pnp双极晶体管LPNP所需的掩模布图；图7A是用图6所示掩模制造的横向pnp双极晶体管的剖视图；图7B是图7A所示横向pnp双极晶体管中沿图7A中B-B′线位置的杂质浓度分布；图7C是图7A所示横向pnp双极晶体管的电流增益；图8A和8B是制造按本发明实施例的集成注入逻辑I2L所需的掩模布图；图9A和9B是用图8A和8B所示掩模制造的I2L的剖视图；图9C展示出图9A和9B所示I2L中沿图9A和9B中线C-C′位置的杂质浓度分布；图10是制造按本发明的实施例的扩散电容器SINK CAP所需的掩模图；图11是用图10所示掩模制造的扩散电容器的剖视图；图12是制造按本发明的实施例的多晶硅电容器EPOLY CAP所需掩模布图；图13是用图12所示掩模制造的多晶硅电容器的剖视图；以及图14A-33D是按本发明的实施例的制造工艺中互补双极晶体管的各中间结构剖视图。
具体实施例方式
以下将参照附图更充分地说明本发明，其中，展示出本发明的优选实施例。但是，本发明也能以其它不同的形式实施，本发明不限于所述实施例，公开这些实施例使发明范围完全而充分地展示给本领域的技术人员。附图中，为了清楚起见，把层厚和区域均放大了。而且，术语“第一导电类型”和“第二导电类型”代表相反的导电类型，如n型或p型；但是，所述的每个实施例在这里都包括其相应的互补实施方式。
首先将参照图2和3分别展示的所需掩模的布图和晶体管剖视图说明按本发明实施例的垂直npn双极晶体管。
在p型衬底100上形成用低浓度n型杂质掺杂的外延层300(N-EPi)，隔离区310(PISO)和用高浓度p型杂质掺杂的隔离的p+型区180通过包围衬底100和外延层300的部分以确定器件区。隔离区310和隔离的p+型区180使该器件与同一衬底上形成的其它半导体器件隔离。外延层300中的隔离区310从外延层表面向下延伸，隔离的p+区180从隔离区310向衬底100延伸。
在衬底100与外延层300之间在隔离区310和隔离的p+区180包围的器件区中形成用高浓度n型杂质掺杂的n+掩埋层110(N+BL)。
在外延层300中形成几个扩散区321，331，332，340，611和612，并从外延层300表面向下延伸。
沿隔离区310的内侧在外延层300中形成用n型杂质掺杂的环型桶形区331和332(NTUB)，它有相互连接的窄部331和宽部332。用高浓度n型杂质掺杂的槽区321(SINK)用宽部332覆盖，并向掩埋层110的边缘延伸，以连接到掩埋层110。桶形区331和332的杂质浓度大于外延层300的杂质浓度，但小于槽区321的杂质浓度。槽区321或宽部332可以省略。
桶形区331和332环绕外延层300中形成的基区340，而且，基区340具有用低浓度p型杂质掺杂的本征区341和用高浓度p型杂质掺杂的非本征区342。在本征区341中形成用高浓度n型杂质掺杂的发射区611，一个n+区612的n杂质浓度高于槽区321的杂质浓度，并在槽区321中形成桶形区332。
桶形区的窄部331处于隔离区310与本征区341之间。它能防止在隔离区310和基区340之间出现穿通效应，由此提高晶体管的击穿电压。从而能减小基区340与隔离区310之间的距离，因而能减小器件尺寸。这种桶形区在要说明的后面的实施例中起到与本例中相同的作用，即，两个p型扩散区之间的n型桶形区能防止它们之间出现穿通效应。
在分别形成有槽区321和基区340的外延层300的部分上形成衬垫薄氧化层240，外延层的其余部分用LOCOS法形成的厚氧化物层231和232覆盖。具体地说，厚氧化物导232形成在槽区321与基区340之间的外延层300的部分上。在衬垫氧化层240和厚氧化层231和232上形成如低温氧化层(LTO)420的绝缘层。如果必要，LTO层可省去。
LTO层420和衬垫氧化层240有露出发射区611和n+区612的接触孔。分别与发射区611和n+区612电连接的多晶硅发射极511和多晶硅集电极512形成在接触孔中。如LTO层700的绝缘层形成在多晶硅电极511和512和LTO层420上，并在其上形成如氮化硅层800的绝缘层。在本器件中可以不用氮化层800。氮化层800和LTO层700有露出多晶硅电极511和512的接触孔，在接触孔中形成分别要与多晶硅发射极511和多晶硅集电极512电连接的金属发射极911和金属集电极913。此外，氮化物层800，LTO层700和420和衬垫氧化层240有露出非本征区342的接触孔，接触孔中形成要与基区340的非本征区342电连接的金属基极912。
以下将参见分别展示所需掩模布图和晶体管剖视图的图4和5说明根据本发明的实施例的垂直pnp双极晶体管。
p型衬底100上形成用低浓度n型杂质掺杂的外延层300，隔离区310(P130)和用高浓度p型杂质掺杂的隔离的p+型区180围绕部分的衬底100和外延层300以确定器件区。隔离区310和隔离的p+型区180使该器件与形成在同一衬底上的其它半导体器件隔离。外延层300中的隔离区310从外延层表面向下延伸。隔离的p+区180从隔离区310向衬底100延伸。
在衬底100与外延层300之间在由隔离区300和隔离的p+区180包围的器件中形成用低浓度n型杂质掺杂的n-掩埋层121(N-BL)。在n-掩埋层121中沿n-掩埋层121的边缘形成用高浓度n型杂质掺杂的n+掩埋层120(N+BL)。在n-掩埋层121与外延层300之间形成用高浓度p型杂质掺杂的底层170(P+BTM)，它位于n-掩埋层121的中心。
在外延层300中形成几个扩散区311，322，333，334，350，621和622，并从外延层300表面向下延伸。
外延层300中沿隔离区310的内侧形成用高浓度n型杂质掺杂的环形槽区322(SINK)，并延伸至n+掩埋层120。形成要用槽区322的一部分覆盖的用n型杂质掺杂的桶形区333。桶形区333的杂质浓度大于外延层300的杂质浓度，但小于槽区322的浓度。
用高浓度p型杂质掺杂的环形p+区311沿底层170的边缘向底层170延伸。在p+区311包围区的中心形成桶形区334并向底层170延伸。
在桶形区334中形成用高浓度p型杂质掺杂的发射区350和用高浓度n型杂质掺杂的基区622，比槽区322的n型和杂质浓度高的n+区612和桶形区333形成在槽区322中。
衬垫薄氧化层240形成在外延层300的一些部分上，这些部分分别形成有桶形区334、包括n+区621的桶形区333和部分p+区311。用LOCOS法在外延层的其余部分上形成厚氧化物层231，233和234。具体地说，在外延层300的n+区612与发射区350之间和基区622与p+区311之间的部分形成上述厚氧化物层。在衬垫氧化物层240和厚氧化物层231，233和234上形成如低温氧化物层(LTO)420的绝缘层。LTO层420如果不需要，则可以省去。
LTO层420和衬垫氧化层240有露出基区622和n+区621的接触区，接触孔中形成要与基区622和n+区621分别电接触的多晶硅基极522和多晶硅偏置电极521。在多晶硅电极522和521和LTO层420上形成如LTO层700的绝缘层，并在其上形成如氮化硅层800的绝缘层。在本器件中也能不用氮化物层800。氮化物层800和LTO层700有露出多晶硅电极522和521的接触孔，在接触孔中形成要与多晶硅基极522和多晶硅偏置电极521分别电接触的金属基极923和金属偏置电极921。此外，氮化硅层800，LTO层700和420和衬垫氧化物层240有露出发射区350和p+区311的接触孔，接触孔中形成要与发射区350和p+区311分别电接触的金属发射极922和金属集电极924。
以下将参见分别展示所需掩模布图和晶体管剖视图的图6和图7A说明按本发明实施例的横向pnp双极晶体管的结构。
P型衬底100上形成用低浓度n型杂质掺杂的外延层300(N-Epi)，隔离区310(PISO)和用高浓度p型杂质掺杂的隔离的p+型区180包围一部分衬底100和外延层300，确定器件区。隔离区310和隔离区p+型区180把该器件与形成在同一衬底上的其它半导体器件隔离。外延层300中的隔离区310从外延层表面向下延伸。隔离的p+区180从隔离区310向衬底100延伸。
在衬底100与外延层300之间在由隔离区310和隔离的p+区180包围的器件区中形成用高浓度n型杂质掺杂的n+掩埋层130(N+BL)。
外延层300中形成几个扩散区323，335，336，337，360，370和630，并从外延层300的表面向下延伸。
外延层300中沿隔离区310的内侧形成用n型杂质掺杂的环型桶形区335和337(NTUB)，它有相互连接的窄部335和宽部337。用高浓度n型杂质掺杂的槽区323(SINK)用宽部337覆盖，并向掩埋层130延伸，以连到掩埋层130。环型桶形区335和337包围区的中心形成用n型杂质掺杂的桶形区336(N-TUB)。桶形区336，335，和337的杂质浓度大于外延层300的杂质浓度，但小于槽区323的杂质浓度，槽区323或宽区337可以省去。
桶形区336中形成p型发射区370，它有两个相邻p型区371和372，即，用高浓度p型杂质掺杂的p+区372和用低浓度p型杂质掺杂的环绕高浓度p型区372的低浓度p型区371。外延层300中的集电区360包围桶形区336并与桶形区336隔开，它有两个相邻的p型区361和362，即，用低浓度p型杂质掺杂的p-区361和用高浓度p型杂质掺杂的位于p-区361外边的p+区362。n+区630的n型杂质浓度高于槽区323的杂质浓度，在槽区323中形成桶形区337。
在由环型桶形区335和337围绕的外延层300部分上和形成有槽形区323的外延层300部分上形成薄衬垫氧化层240。外延层300的其余部分用通过LOCOS法制造的厚氧化层231和235覆盖，具体地说，覆盖槽形区232和集电极区360之间的外延层300部分。在衬垫氧化层240和厚氧化层231及235上形成绝缘层，例如低温氧化层(LTO)420。如有必要，可省略LTO层420。
LTO层420和薄衬垫氧化层240有露出n+区630的接触孔，在与n+区630电连接的接触孔中形成多晶硅基极530。在多晶硅电极530和LTO层420上形成绝缘层，比如LTO层700，并在其上形成例如氮化硅层800的绝缘层。在该器件中可删除氮化硅层800。氮化硅层800和LTO层700有露出多晶硅电极530的接触孔，在与多晶硅基极530电连接的接触孔中形成金属基极933。此外，氮化硅层800、LTO层700和420和衬垫氧化层240有露出p+区372和362的接触孔，在与发射极区和集电极区370和360电连接的接触孔中形成金属发射极和金属集电极932及931。
下面，参照图7B和7C，说明杂质浓度分布和电流增益。图7B表示沿图7A所示的B-B线的杂质浓度分布，其中实线表示具有p-区361和371与桶形区336两区的情况，而虚线表示没有p-区361和371与桶形区336的两区的情况。图7C表示在没有p区361和371及桶形区336(线1)、仅有桶形区336(线2)和两者均有(线3)的情况下，横向pnp晶体管的电流增益，其中横轴表示集电极电流，纵轴表示电流增益(β)。
如图7B所示，桶形区336的引入表明作为基极的外延层300部分在桶形区336中变为有较高的杂质浓度的部分。结果，桶形区336使基极的杂质浓度变高。此外，p-区361和371的引入导致基极宽度的降低。
如图7C所示，仅有桶形区的晶体管比没有桶形区和p-区的晶体管的最大电流增益要低，但它显示出更加线性的电流增益并有更高的最大集电极电流。此外，由于把比外延层杂质浓度高的桶形区设置在发射极区370和集电极区360之间，所以提高了基极-集电极击穿电压。因此，发射极区370和集电极区360之间的距离、基极宽度就可以比常规的横向pnp晶体管减小，同时保持击穿电压。
由于p-区361和371和桶形区336提高了击穿电压，所以可在保持击穿电压的情况下降低基极宽度。因此，带有桶形区336和p-区361及371这两区的晶体管比仅有桶形区的晶体管具有更高的电流增益。此外，由于位于p+区362和372与p-区361和371相交处附近的p-n结的部分为凹面形状，所以使结区变大。因此，发射极区370和集电极区360互相面对较大的区，所以使最大集电极电流变大。
下面，参照图8A和图9A及图8B和图9B，说明本发明的实施例的集成注入逻辑结构。图8A和图8B表示所需掩模的平面布图，图9A和图9B表示通过利用图8A和图8B的掩模制成的I2L的剖视图。
在p型衬底100上形成以低浓度n型杂质掺杂的外延层300，隔离区310和以高浓度p型杂质掺杂的隔离的p+型区180用围绕衬底100的部分和外延层300界定元件区。隔离区310和隔离区p+型区180把该器件与形成在同一衬底上的其它半导体器件隔离开。外延层300中的隔离区310从外延层表面向下延伸，隔离的p+区180从隔离区310延伸至衬底100。
由隔离区310和隔离的p+区180围绕的元件区中，在衬底100和外延层300之间形成以n型高浓度杂质掺杂的n+掩埋层140。
在外延层300中形成从外延层300表面向下延伸的多个扩散区324、338、380、394-397、641和642-644。
在外延层300中沿隔离区310的内侧形成以高浓度n型杂质掺杂的环型槽区324，并沿掩埋层140的边缘延伸至掩埋层140的边缘，与掩埋层140连接。
如图9A所示，在由环形槽区324包围并与槽区分开的外延层300部分形成以n型杂质掺杂的桶形区338，桶形区338的杂质浓度高于外延层300的杂质浓度。但低于槽区324的杂质浓度。在桶形区338中形成以高浓度p型杂质掺杂的注入区380。
在与槽区和桶形区338分隔开的外延层300中形成以p型杂质掺杂的输入区，输入区包括三个以低浓度p型杂质掺杂的p-区391、392和393及以高浓度p型杂质掺杂的p+区394、395、396和397。p-区391、392和393相互分开，并由p+区394、395、396和397围绕。p+区394、395、396和397的杂质浓度与注入区380大体相同。掺有高浓度n型杂质的集电极区642、643和644分别形成在p-区391、392和393中。
图9B所示结构与图9A所示结构有些不同。也就是说，在图9B中，在桶形区338中形成输入区和集电极区，而在图9A所示的桶形区338中仅有注入区380。此外，在图9A和图9B中p-区的杂质浓度不同。在图9A所示的结构中，p-区391、392和393有比普通双极晶体管p-区的一般杂质浓度低的杂质浓度，例如，图3所示的垂直pnp双极晶体管的本征区341和图5所示的横向pnp双极晶体管的p-区361和371。但是，图9B中的杂质浓度与普通p-区的杂质浓度基本相同。下面，参照图9C说明。
图9C表示沿图9A和图9B所示的C-C′线的杂质浓度分布，图中表示了三种情况。第一种情况(INT1)是桶形区338与p-区391、392和393分开，p-区391、392和393的杂质浓度为一般浓度，第二种情况(INT2)是桶形区338与p-区391、392和393分开，p-区391、392和393的杂质浓度很低，最后一种情况(INT1+TUB)是p-区391、392和393形成于桶形区338上，p-区391、392和393的杂质浓度为一般浓度。如图9C所示，由于来自掩埋层140的电流容易流入集电极区642、643和644，所以第二种情况(INT2)可获得有效的器件性能。由于减小了p-区391、392和393的宽度(更具体地说，杂质浓度与第一种情况相比略低)和浓度斜率低，所以第三种情况(INT1+TUB)也可获得充分有效的器件特性。
集电极区642、643和644一般为矩形形状，而且最好使其纵向边大于水平边1.5倍。另一个优选实例为上下左右对称的形状。当集电极区与邻近区不重合时，这种形状使损失部分最小。
在此实施例中集电极区数为3个，但这个数可以改变。
如图9A和图9B所示，p+区397和/或桶形区338夹在n+集电极区644和外延层300之间。这会引起槽区324或外延层300和n+区644之间漏电流的降低，并降低扩散致窄电阻(pinch resistance)。因此，n+区644和槽区可以更靠近，从而可降低器件的尺寸。
同时，由于设置在集电极区642、643和644下面的p-区391、392和393的电阻达到数万kΩ，所以使电信号很难通过p-区391、392和393。围绕集电极区642、643和644的p+区394、395、396和397的结构使来自输入区的电信号通过p+区394、395、396和397流入集电极区，并且带有很小的干扰和损耗。因此，可比常规结构增加集电极区数，例如，可使集电极区数变为6个。
在槽区324中形成以高浓度n型杂质掺杂的n+区641。
在外延层300的由环形槽区324围绕的部分上和外延层300的形成槽区324的部分上分别形成薄衬垫氧化层240。外延层300的其余部分用通过LOCOS方法制造的厚氧化层231和237覆盖，具体地说，覆盖桶形区338和槽区324之间的外延层300部分。在薄衬垫氧化层240和厚氧化层231及237上形成隔离层，比如低温氧化层(LTO)420。如有必要，可省略LTO层420。
LTO层420和衬垫氧化层240分别有露出n+区641和集电极区642、643和644的接触孔，在与n+区642和集电极区642、643和644电连接的接触孔中分别形成接地多晶硅电极541和集电极多晶硅电极542、543和544。在多晶硅电极541，542，543和544上形成绝缘层，比如LTO层700，绝缘层，比如氮化硅层800，形成在LTO层420上。在此器件中可去除氮化硅层800。氮化硅层800和LTO层700有露出多晶硅电极541，542，543和544的接触孔，在与接地多晶硅电极541和集电极多晶硅电极542、543和544电连接的接触孔中分别形成接地金属电极941和集电极金属电极944、945和946。此外，氮化硅层800、LTO层700和420及薄衬垫氧化层240有露出注入区380和输入区的p+区394的接触孔，在与注入和输入区380和394电连接的接触孔中形成注入和输入金属电极942和943。
下面，参照图10和图11，说明本发明实施例的扩散电容，图10和图11分别表示的需的掩模的布图和电容的剖视图。
在p型衬底100上形成用低浓度n型杂质掺杂的外延层300，隔离区310和以高浓度p型杂质掺杂的隔离的p+型区180在围绕衬底100和外延层300部分划定了元件区。隔离区31 0和隔离的p+型区180把该器件与形成在同一衬底上的其他半导体器件隔离开。外延层300中的隔离区310从外延层的表面向下延伸，隔离的p+区180从隔离区310延伸至衬底100。
在由隔离区310和隔离的p+型区180围绕的元件区中的衬底100和外延层300之间形成以高浓度n型杂质掺杂的n+掩埋层150。
在外延层300上形成以高浓度n型杂质掺杂的槽区325，它从外延层300的表面延伸至掩埋层150。在槽区325中形成高于槽区321的n型杂质浓度的n+区650。
在形成槽区325的外延层300的部分形成薄衬垫氧化层240，外延层300的其余部分用由LOCOS方法制成的厚氧化层231和236覆盖。此外，在处于n+区650和槽区325的其余部分之间的外延层300的部分形成厚氧化层236。在衬垫氧化层240和厚氧化层231及236上形成绝缘层，比如低温氧化层420(LTO)。如有必要，可省略LTO层420。
LTO层420和衬垫氧化层240有露出n+区650的接触孔，在与n+区650电连接的接触孔中形成多晶硅电极560。在多晶硅电极560和LTO层420上形成绝缘层，比如可省略的LTO层700，LTO层700和420及衬垫氧化层240有露出槽区325部分的第一接触孔。第一接触孔用绝缘层比如形成在其内的氮化硅层800覆盖。氮化硅层800和LTO层700有露出多晶硅电极560的第二接触孔，在第二接触孔中形成与多晶硅电极560电连接的金属电极952。此外，在第一接触孔上的氮化硅层800上形成另一个金属电极951。
最后，参照图12和图13，说明本发明的实施例的多晶硅电容，图12和图13分别表示所需要的掩模的布图和电容的剖视图。
在p型衬底100上形成以低浓度n型杂质掺杂的外延层300，在衬底100和外延层300之间形成以高浓度n型杂质掺杂的n+掩埋层160。
外延层300用由LOCOS方法制成的厚氧化层231覆盖。在厚氧化层231上形成绝缘层，比如低温氧化层420(LTO)，但如果需要，可省略低温氧化层420。
在LTO层420上形成多晶硅层570，在多晶硅层570上形成绝缘层，比如可省略的LTO层700。在LTO层700有露出多晶硅层570的第一接触孔，第一接触孔用绝缘层比如形成在其内的氮化硅层800覆盖。氮化硅层800和LTO层700有露出多晶硅层570的第二接触孔，在接触孔中形成与多晶硅层570电连接的金属电极962。此外，在第一接触孔上的氮化硅层800上形成另一个金属电极961。
把上述器件与多晶硅电阻一起集成在晶片上，而且各剖视图中的相同序号表示相同的元件。下面，将说明同时制造几个器件的方法。
下面参照附图14A-33D详细地说明本发明实施例的互补双极晶体管的制造方法，互补双极晶体管包括垂直npn双极晶体管、垂直pnp双极晶体管、横向pnp双极晶体管、集成注入逻辑、扩散电容器、多晶硅电容器和多晶硅电阻。该方法中所用的掩模如图2、4、6、8和12所示，这些附图中的相同的参考标记代表相同的掩模。
在该实施例中所用的衬底100由掺有p型杂质的单晶硅构成，可把它分成许多元件区，例如垂直npn双极晶体管区(以下称之为npn区)NPN、垂直pnp晶体管区(以下称之为垂直pnp区)VPNP、横向pnp晶体管区(将称之为横向pnp区)LPNP、集成注入逻辑区(将称之为I2L区)I2L、扩散电容区SINK CAP和多晶硅电容区EPOLY CAP。
1.初始氧化利用热氧化在衬底100上形成厚度为7000-8000的初始氧化层200，并用掩模NPBL(参见图14A、14B、14C和14D)进行构图。初始氧化层200设置在元件区的边界，并位于垂直pnp区VPNP的中央部分，以露出垂直pnp区VPNP的边缘。在衬底100上设置初始氧化层200的那部分在此后将成为凹槽，这些凹槽将用作使随后的图形与衬底100对准的对准附标(align key)。
2.用于N+掩埋层的离子注入用如图14A-14D所示的初始氧化层200作注入掩模，将剂量约1015原子/cm2、能量70至100keV的砷离子注入衬底100。
3.用于N-掩埋层的光刻和离子注入光刻胶图形PR露出垂直pnp区VPNP的中心区域，初始氧化层200的露出部分被去除(参见图15A、15B、15C和15D)。将剂量约1014原子/cm2、能量为70至100keV的磷离子注入衬底100。
4.用于N-掩埋层和N+掩埋层的扩散去除光刻胶图形PR，然后进行驱进工艺处理(drive-in process)，在各个元件区NPN、VPNP、LPNP、I2L、SINK CAP和EPOLY CAP中形成n+掩埋层110、120、130、140、150和160，在垂直pnp区VPNP中形成n-掩埋层121，参见图16A、16B、16C和16D。在垂直pnp区VPNP中，在整个区域上形成n-掩埋层121，沿n-掩埋层121的边缘在n-掩埋层121上形成n+掩埋层120。由于磷离子扩散比砷离子的扩散快，所以n-掩埋层121的结深度深于n+掩置层120的结深度。
5.去除初始氧化层，第一次缓冲氧化去除初始氧化层200和在如驱进工艺处理等热处理期间产生的氧化层，衬底上设置初始氧化层200的那部分形成凹槽。该凹槽部分用作对准后面形成的图形的对准附标。然后，用热氧化在衬底100上形成厚度为500-800的第一缓冲氧化层210，如图17A、17B、17C和17D所示。
6.用于p+底区的光刻、离子注入和扩散用掩模NBTM在第一缓冲氧化层210上形成光刻胶图形PR，该光刻胶图形PR露出元件区的边界和被n+掩置层120封闭的垂直pnp区VPNP的中心部分，然后，用如图17A-17D所示的光刻胶图形PR作掩模，将剂量为1014原子/cm2、能量为40至80keV的硼离子注入衬底100。
去除光刻胶图形PR的剩余部分，并进行驱进工艺处理，在元件区的边界形成隔离的p+区180，在垂直pnp区VPNP中形成p+底区170。
7.去除第一缓冲氧化层去除第一缓冲氧化层。
8.外延生长在衬底100上生长厚度为5.5-6.5μm、电阻率为1.2-1.6Ωm的低浓度n-外延层300。这里，随着外延层300的生长，掩埋层110、120、130、140、150和160、隔离的p+区180以及底区170也生长。具有p型杂质的p+区180和底区170的生长高度最高，有生长快但浓度低的杂质的n-掩置层121的生长高度次之，而由于n+掩埋层110、120、130、140、150和160具有扩散速度慢的杂质，所以它们的生长高度最低，参见图18A、18B、18C和18D。
9.第二次缓冲氧化如图18A-18D所示，利用热氧化在外延层100上生长厚度为500-800的第二缓冲氧化层220。
10.用于隔离区的光刻和离子注入用掩模PISO在缓冲氧化层220上形成光刻胶图形PR，如图19A、19B、19C和19D所示，该光刻胶图形PR使位于元件区边界和在底区170边缘之上的缓冲氧化层220的那部分露出。用光刻胶图形PR作注入掩模将剂量为1015原子/cm2、能量为40至80keV的硼离子注入外延层300，然后去除光刻胶图形PR。
11.用于槽区的光刻和离子注入用掩模NSIN在缓冲氧化层220上形成光刻胶图形PR。光刻胶图形PR露出缓冲氧化层220的一部分，该部分位于npn区NPN和横向pnp区LPNP中的n+掩埋层120和130的一个边缘之上、在I2L区I2L中n+掩埋层140的所有边缘之上和在垂直pnp区VPNP和扩散电容区SINK CAP中n+掩埋层120和150之上，参见图20A、20B、20C和20D。用光刻胶图形PR作注入掩模将剂量为1015原子/cm2、能量为80至100keV的磷离子注入外延层300，然后去除光刻胶图形PR。
12.用于桶形区的光刻和离子注入用掩模NTUB在缓冲氧化层220上形成光刻胶图形PR。光刻胶图形PR露出缓冲氧化层220的下述部分(参见图21A、21B、21C和21D)在npn区NPN中，在前述步骤中注入离子的部分和位于n+掩埋层110的其它边缘之上的部分；在垂直pnp区VPNP中，在前述步骤中注入离子的部分和位于底层170的中心部分之上的部分；在横向pnp区LPNP中，在前述步骤中注入离子的部分、位于n+掩埋层130的其它边缘之上的部分和在n+掩埋层130的中心部分之上的部分；和在I2L区I2L中，位于n+掩埋层140之上的部分。
用光刻胶图形PR作注入掩模将剂量为1013原子/cm2、能量为80至100keV的磷离子注入外延层300，然后去除光刻胶图形PR。
13.淀积氮化物层用CVD(化学气相淀积)法在缓冲氧化层220上淀积厚度为约1000的氮化物层410。
14.用于隔离区、槽区和桶形区的扩散在1000-1300℃的条件下进行250-300分钟的驱进工艺处理(drive-inprocess)，在外延层300中形成多个从外延层300表面向下延伸的扩散区，参见图23A、23B、23C和23D。在元件区的边界形成p+隔离区310，它向下延伸与p+隔离区180接触。在垂直pnp区VPNP中的底层170的边缘上形成p+区311。在npn区NPN和横向pnp区LPNP中的n+掩埋层110和130的一个边缘上分别形成n+槽区321和323，从而n+槽区321和323分别连至n+掩埋层110和130。在垂直npn区VPNP和扩散电容区SINKCAP中的n+掩埋层120和150上分别形成n+槽区322和325，从而n+槽区322和325分别连至n+掩埋层120和150。在n+掩埋层140的所有边缘上形成另一n+槽区324，该槽区324连至该n+掩埋层140。在npn区NPN中形成具有窄部分331和宽部分332的n-桶形区，从而窄部分331与隔离区310的一部分相邻并与槽区321相对地设置，宽部分332叠置于槽区321。在垂直pnp区VPNP中，形成与槽区322重叠的n-桶形区333，并在被p+区311包围的区中形成n-桶形区334。在横向pnp区LPNP中形成具有窄部分335和宽部分337的n-桶形区，从而窄部分335与隔离区310的一部分相邻、并与槽区323相对地设置，宽部分337叠置于槽区323，在被桶形区335和337包围的区域的中心部分形成另一个n-桶形区336。在I2L区I2L中，在被槽区324包围的区域的一部分形成桶形区338。可省略重叠的桶形区和槽区之一。
15.限定有源区利用掩模ACT构图氮化物层410，以便限定有源区，如图23A-23D所示。保留氮化物层400的有源区如下所述在npn区NPN中，由桶形区331、332包围的区域和槽区321上面的区域；在垂直pnp区VPNP中，由p+区311包围的区域，位于槽区322的一部分上的区域和位于p+区域311的部分上的区域；在横向npn区LPNP中，由桶形区335和337包围的区域和槽区323上的区域；在I2L区域I2L中，由槽区324包围的区域和位于槽区324的一部分上的区域；以及在扩散电容区域SINK CAP中，除了槽区325的一部分以外的槽区325的区域。
多晶硅电容器区域EPOLY CAP中的氮化物层400的所有部分都去掉。
在外延层300的部分上形成厚度为7000-8000的不是由氮化物层410覆盖的厚氧化层231、232、233、234、235、236，其由900-1000℃下约160分钟的热氧化形成。
16.除掉氮化物层和第二缓冲氧化层去除氮化物层410的保留部分和第二缓冲层220。
17.衬垫氧化通过热氧化厚氧化层之间暴露的部分外延层300，形成衬垫氧化层240，其厚度为500-800，如图24A、24B、24C、24D所示。
18.对第一本征区进行光刻和离子注入利用掩模INT1(见图25A、25B、25C、25D，其表示本步骤和下述步骤)，在衬垫氧化层240和厚氧化层上形成光致抗蚀剂图形，其露出靠近npn区NPN中桶形区窄部分331有源区上面的、及横向pnp区LPNP中桶形区336中心部分上的、桶形区336和桶形区335及337之间部分上的部分衬垫氧化层。
利用光致抗蚀剂图形PR作为注入掩模，采用1013atoms/cm2剂量和30到50keV能量，把硼离子注入到外延层300中。
19.对第二本征区进行光刻和离子注入利用INT2(请参见图25A、25B、25C和25D)在衬垫氧化层240和厚氧化层上面形成光致抗蚀剂图形，暴露出桶形区338和I2L区I2L中厚氧化层231之间的部分衬垫氧化层240。
利用光致抗蚀剂图形PR作为注入掩模，利用1012atoms/cm2剂量和140到180keV能量把硼离子注入到外延层300中，然后除掉光致抗蚀剂图形PR。
20.对非本征区进行光刻和离子注入利用掩模EXT在衬垫氧化层240和厚氧化层上形成光致抗蚀剂图形PR。光致抗蚀剂图形暴露出衬垫氧化层240的下述部分(见图26A、26B、26C、26D)
在npn区NPN中，靠近槽区321的区域；在垂直pnp区VPNP中，位于靠近厚氧化层233的桶形区334部分上和位于p+区域311的部分上的部分区域；在横向pnp区域LPNP中，位于桶形区336中心部分上和位于靠近桶形区域335和337的外延层300部分上的部分；在I2L区域I2L中，位于桶形区338中心部分上的部分，和位于桶形区338和槽区321之间外延层300部分上的部分(但是除3个隔离部分以外)。
利用光致抗蚀剂图形PR作为注入掩模，将硼离子以1015atoms/cm2剂量和30至50keV的能量注入到外延层300，然后除去光致抗蚀剂图形PR。
21.淀积低温氧化层在衬垫氧化层240和厚氧化层上面淀积低温氧化(LTO)层420，如图27A、27B和27D所示。
22.对第一和第二本征区和非本征区进行扩散在1000-1300℃条件下，进行驱进工艺处理30-50分钟，以便形成许多扩散区，其在外延层300中从外延层300的表面向下延伸(如图27A-图27D所示)。在npn区NPN中，形成包括p-区341和p+区342的基区340。在垂直pnp区VPNP的桶形区334中，形成发射区350。在横向pnp区LPNP中，在桶形区336中形成包括p-型区371和p+区372的发射区370，在桶形区336外边，形成包括p-型区361和p+区362的集电区360。在I2L区I2L中，在桶形区338中形成注入区380，在桶形区338的外边，形成相互隔离的p-区391，392和393，并形成具有部分区域394，395，396和397的p+区，其围绕p-区391、392和393。
23. N+区的光刻利用掩模EMIT对LTO层420和衬垫氧化层240构图，形成接触孔，如图28A、28B、28C和28D所示。该接触孔露出npn区NPN中的p-区341和槽区321，垂直pnp区VPNP中的桶形区334和槽区322，I2L区I2L中的p-区391、392、393和槽区324，扩散电容区SINK CAP中的槽区325。
24.多晶硅层的淀积和光刻在LTO层420上淀积厚度为2500-3000的多晶硅层，然后对其构图，在接触孔中形成多晶硅电极511、512、521、522、530、541、542、543、544和560，在I2L区域I2L和扩散电容区NINK CAP之间厚氧化层231上面形成两个多晶硅电阻551和552，在多晶硅电容区EPOLY CAP中的厚氧化层231上面形成多晶硅图形570。把多晶硅电极511、512、521、522、530、541、542、543、544和560通过接触孔分别连到扩散区341、321、322、334、323、324、391、392、393和325上面(见图28A-28D)。
25.关于低浓度多晶硅电阻的光刻和离子注入在LTO层420和多晶硅层上面，形成光致抗蚀剂图形PR。其露出多晶硅电阻551和552中的电阻552，如图28A-图28D所示。利用光致抗蚀剂图形PR作为注入掩模，采用1014atoms/cm2剂量和30到50keV能量，把硼离子注入到多晶硅电阻552中，然后除掉光致抗蚀剂图形PR。
26.关于高浓度多晶硅电阻的光刻和离子注入在LTO层420和多晶硅层上面，形成光致抗蚀剂图形PR。其暴露出多晶硅电阻551和552中的电阻551，如图29A、29B、29C、29D所示。利用光致抗蚀剂图形PR作为注入掩模，采用剂量为1015atoms/cm2，能量为30到50keV，把硼离子注入到多晶硅电阻551中，然后除掉光致抗蚀剂图形PR。这一步骤可以省略。
27.关于N+区的光刻和离子注入在LTO层420和多晶硅层上面形成光致抗蚀剂图形PR，其覆盖多晶硅电阻551和552，如图30A、30B、30C、30D所示。利用光致抗蚀剂图形PR作为注入掩模，采用剂量为1015atoms/cm2，能量为100到140keV，把砷离子注入到多晶硅电极511、512、521、522、530、541、542、543、544和560中，然后除掉光致抗蚀剂图形PR。在省略前述步骤的情况下，也把离子注入到多晶硅电阻551中。
28.淀积低温氧化层在LTO层420，多晶硅电极，电阻和图形上，淀积厚度为大约2500的低温氧化层700，如图31A、31B、31C、31D所示。
29.关于N+区和多晶硅电阻的扩散通过把多晶硅电极中的离子扩散到外延层300中，进行驱进处理，形成许多扩散区，其从外延层300中的外延层300的表面向下延伸(见图31A-31D)。在npn区NPN中的p-区341和槽区分别形成n+发射区611和n+区612。在垂直npn区VPNP中的桶形区334和槽区322中，分别形成n+基区622和n+区621，在横向pnp区LPNP中的槽区323区中，形成n+区630。在I2L区I2L中，在p-区391、392、393中形成n+集电区642、643、644，在槽区324中形成n+区641。在扩散电容区SINK CAP的多晶硅电极560的下面，形成n+区650。
30.关于电容器的光刻利用掩模CAP，对LTO层700构图，暴露出扩散电容区SINK CAP中的槽区325和多晶电容区EPOLY CAP中的多晶硅图形570，如图32A、32B、32C、32D所示。
31.淀积电容器氮化物层淀积厚度为400-600的氮化物层800，如图33A、33B、33C和33D所示。
32.对接触孔的光刻利用掩模CNT构图氮化物层800和LTO层700，以便露出多晶硅电极511、512、521、522、530、541、542、543、544、560、多晶硅图形570和部分LTO层420。同时，除掉LTO层420和衬垫氧化层420的露出部分，以便露出p+扩散区342、350、311、362、372、380、394(见图33A、33B、33C、33D)。可以在电阻551和552上面形成接触孔。
33.关于金属层的淀积和光刻利用溅射法在氮化物层800上淀积大约8500厚的金属层，然后利用掩模MET对其构图在接触孔中形成金属电极。把金属电极911、912、913、921、922、923、924、931、932、933、941、942、943、944、945、946、952、962通过接触孔电连接到多晶硅电极、多晶硅图形或者p+区上，在槽区325上形成金属电极951，在多晶硅图形570上形成金属电极961。
如上所述，按照本发明的互补双极晶体管及其制造方法，提高了器件的特性并简化了制造工艺。
权利要求
1.一种集成注入逻辑电路，其包括第一导电类型的半导体基体；在半导体基体中形成的第二导电类型的注入区；第二导电类型的输入区，其形成在半导体基体中，与注入区分离；第一导电类型的多个集电区，其形成在半导体基体中，并且相互分离；其中每个集电区上下和左右对称。
2.按照权利要求1所述的集成注入逻辑电路，其中，沿第一方向设置集电区，每个集电区的形状是矩形，其包括第一方向的第一两边，垂直于第一两边的第二两边，其中第二两边大于第一两边的1到1.5倍。
3.一种集成注入逻辑电路，其包括第一导电类型的半导体层；第二导电类型的注入区，其形成在半导体层中，从半导体层的表面向下延伸；在第一半导体层中形成的第一导电类型的多个集电区，其与注入区相互分离，该集电区相互分离，从半导体层表面向下延伸；在第一半导体层中形成的第二导电类型的第一区，与注入区分离，第一区从半导体层表面向下延伸，并且围绕集电区；以及多个第二导电类型的第二区，其形成在集电区下面的第二半导体层中，具有低于第一区的较低杂质浓度。
4.按照权利要求3所述的集成注入逻辑电路，还包括第一导电类型的桶形区，其形成在半导体层中，具有低于第一区的较低杂质浓度，其中在桶形区形成注入区。
5.按照权利要求4所述的集成注入逻辑电路，其中，在桶形区形成第一和第二区。
6.一种集成注入逻辑电路，其包括第一导电类型的半导体衬底；形成在衬底的第二导电类型的掩埋层；形成在掩埋层的第二导电类型的外延层，具有低于掩埋层的较低杂质浓度；形成在外延层中的第二导电类型的桶形区，从外延层表面向下延伸，并且具有高于外延层的杂质浓度；形成在桶形区的第一导电类型的注入区，从外延层的表面向下延伸；形成在桶形区的第一导电类型的输入区，与注入区分开，从外延层的表面向下延伸；形成在输入区的第二导电类型的集电区，并且与注入区相互分离。
7.一种集成注入逻辑电路，其包括第一导电类型的半导体衬底；形成在衬底的第二导电类型的掩埋层；形成在掩埋层的第二导电类型的外延层，具有低于掩埋层的较低杂质浓度；形成在外延层中的第二导电类型的槽区，其由外延层的表面向下延伸，并且具有高于外延层的较高杂质浓度；形成在外延层中的第一导电类型的注入区，与槽区分开，从外延层表面向下延伸；形成在外延层中的第二导电类型的集电区，与注入区和槽区相互分离，从外延层的表面向下延伸；形成在外延层中的第一导电类型的第一区，与注入区和槽区分开，从外延层的表面向下延伸，和集电区接触；形成在外延层中集电区下面的第一导电类型的第二区，和集电区接触，具有低于第一区的较低杂质浓度；以及形成在外延层中的第一导电类型的第三区，和集电区相互接触；其中第三区夹在集电区和槽区之间，具有高于第二区的较高杂质浓度。
8.按照权利要求7所述的集成注入逻辑电路，还包括形成在外延层中的第二导电类型的桶形区，其中，桶形区具有低于外延层的较高杂质浓度，并且输入区形成于桶形区。
9.按照权利要求8所述的集成注入逻辑电路，其中，在桶形区形成第一、第二、第三区。
10.一种制造集成注入逻辑电路的方法，其包括下列步骤制备第一导电类型的半导体衬底；在掩埋层中形成第二导电类型的掩埋层；在衬底上生长第二导电类型的外延层；在外延层中形成第二导电类型的槽区和桶形区；以第一剂量把第一导电类型的杂质注入到桶形区的第一部分；以第二剂量把第一导电类型的杂质注入到桶形区的与第一部分隔开的第二部分和注入到第一部分的一部分中，第二剂量高于第一剂量；扩散第一和第二杂质，形成相互隔离的各第一区，围绕第一区的第二区和与第一区和第二区相互分离的第三区，其中第一区有低于第二和第三区较低杂质浓度。
全文摘要
有横向npn双极晶体管,垂直和横向pnp双极晶体管,集成注入逻辑,扩散电容器、多晶硅电容器和多晶硅电阻器的互补双极晶体管。横向双极晶体管有包括高浓度区和低浓度区的发射区和集电区,发射区形成在n型桶形区中。集成注入逻辑电路中,集电区由高浓度p型区包围,低浓度p型区形成在集电区下面。一个衬底中形成扩散电容器和多晶硅电容器。扩散区在形成多晶硅电阻器之前,除了把多晶硅电阻器中的杂质扩散进外延层中形成的区域之外,还形成沿多晶硅电阻器的多晶硅电极。
文档编号H01L27/082GK1381894SQ0210521
公开日2002年11月27日 申请日期2002年2月21日 优先权日1996年10月11日
发明者金钟钚, 权泰勋, 金喆重, 李硕均 申请人:三星电子株式会社