专利名称：具有高精度的数据读出结构的薄膜磁体存储装置的制作方法
技术领域：
本发明涉及薄膜磁体存储装置，具体地说涉及配有具有磁隧道结(MTJMagnetic Tunnel Junction)的存储单元的薄膜磁体存储装置。
现有技术作为一种可在低电耗下进行非易失性数据存储的存储装置，MRAM装置正在引起关注。MRAM装置是一种采用在半导体集成电路中形成的数个薄膜磁体，把实施非易失性数据存储的各薄膜磁体作为存储单元，可实施随机存取的存储装置。
尤其是近年来随着将采用磁隧道结的薄膜磁体用作存储单元，MRAM装置的性能得到了显著的提高，这方面已有文献发表。对于配有具有磁隧道结的存储单元的MRAM装置，在ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000.发表的“A 10ns Read and WriteNon-Volatile Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell在各存储单元内采用磁隧道结及FET开关的10纳秒非易失性读写存储器阵列”一文和在ISSCC Digest ofTechnical Papers，TA7.3，Feb.2000.发表的“Nonvolatile Rambased on Magnetic Tunnel Junction Elements基于磁隧道结元件的非易失性RAM”一文及在ISSCC Digest of Technical Papers，TA7.6，Feb.2000.发表的“A 256kb 3.0V 1T1MTJ NonvolatileMagnetoresistive RAM一种256kb 3.0V 1T1MTJ非易失性磁阻RAM”等技术文献中已有介绍。
图15是表示配有磁隧道结的存储单元(以下也简称为“MTJ存储单元”)构成的概略图。
参见图15，MTJ存储单元包括其电阻值随被磁写入的存储数据的数据电平改变的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与源线SRL之间，与隧道磁阻元件TMR串联连接。代表性的存取晶体管ATR采用在半导体基片上形成的场效应晶体管。
MTJ存储单元配有用于在数据写入时使不同方向的数据写入电流分别流动的位线BL及数位线DL、用于发布数据读出指示的字线WL、在数据读出时，使隧道磁阻元件TMR降压至接地电压Vss的源线SRL。在数据读出时，对存取晶体管ATR的通路响应，隧道磁阻元件TMR被电耦合在源线SRL(接地电压Vss)与位线BL之间。
图16是说明针对MTJ存储单元的数据写入动作的概念图。
参见图16，隧道磁阻元件TMR配有具有被固定的一定磁化方向的强磁体层(以下简称为“固定磁化层”)FL、按照与来自外部的外加磁场对应的方向被磁化的强磁体层(以下简称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间设置由绝缘体膜形成的隧道屏障(隧道膜)TB。自由磁化层VL根据被写入的存储数据电平，在与固定磁化层FL相同方向上或与固定磁化层FL相反的方向上被磁化。通过上述固定磁化层FL、隧道屏障TB及自由磁化层VL，形成磁隧道结。
隧道磁阻元件TMR的电阻根据固定磁化层FL及自由磁化层VL各自的磁化方向的相对关系变化，具体地说，隧道磁阻元件TMR的电阻在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向平行的场合下达到最小值Rmin，在二者的磁化方向处于相反(逆平行)方向的场合下达到最大值Rmax。
在数据写入时，字线WL被非活化，存取晶体管ATR被断路。在该状态下，用于对自由磁化层VL磁化的数据写入电流分别在位线BL及数位线DL中，以与写入数据的电平对应的方向流动。
图17是说明数据写入时的数据写入电流与隧道磁阻元件的磁化方向之间的关系的概念图。
参见图17，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中易磁化轴(EAEasy Axis易磁化轴)方向上被施加的磁场。另一方面，纵轴H(HA)表示作用在自由磁化层VL中难磁化轴(HAHardAxis难磁化轴)方向上的磁场。磁场H(EA)与H(HA)与由分别流经位线BL与数位线DL的电流所生成的2个磁场中的每一方分别对应。
在MTJ存储单元内，固定磁化层FL的被固定的磁化方向沿着自由磁化层VL的易磁化轴方向，自由磁化层VL根据存储数据的电平(“1”及“0”)，沿易磁化轴方向，在与固定磁化层FL平行或逆平行(相反)的方向上被磁化。MTJ存储单元可与自由磁化层VL的2种磁化方向相对应，存储1位数据(“1”及“0”)。
自由磁化层VL的磁化方向只有在外加磁场H(EA)与H(HA)之和处于图中所示的星型特性线外侧区域的场合下才可重新改写。即在所施加的数据写入磁场的强度相当于星型特性线内侧区域的场合下，自由磁化层VL的磁化方向不变。
如星形特性线所示，通过对自由磁化层VL施加难磁化轴方向上的磁场，为改变沿易磁化轴的磁化方向所必需的磁化阈值可以下降。
在按图17示例所示设计数据写入时的动作点的场合下，在作为数据写入对象的MTJ存储单元内，易磁化轴方向上的数据写入磁场被按其强度达到HWR设计。即按照能获得该数据写入磁场HWR的原则设计流经位线BL或数位线DL的数据写入电流值。一般情况下，数据写入磁场HWR以切换磁化方向所必需的转换磁场HSW与裕度ΔH之和表示。即以HWR＝HSW+ΔH表示。
为改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，有必要在数位线DL和位线BL二者内流通规定电平以上的数据写入电流。这样，隧道磁阻元件TMR中的自由磁化层VL按照沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(逆平行)的方向上被磁化。曾被写入隧道磁阻元件TMR内的磁化方向，即MTJ存储单元内的存储数据在重新实施数据写入之前被非易失地保存。
图18是说明从MTJ存储单元读出数据的概念图。
参照图18，在数据读出时，存取晶体管ATR对字线WL的活化响应后通路。这样，隧道磁阻元件TMR在通过接地电压Vss被降压的状态下被与位线BL电耦合。
在该状态下，如果通过规定电压使位线BL升压，在包括位线BL与隧道磁阻元件TMR的电流线路内将流通与隧道磁阻元件TMR的电阻对应的，即与MTJ存储单元的存储数据电平对应的存储单元电流Icell。比如，通过将读存储单元电流Icell与规定的基准电流作比较，可以从MTJ存储单元内读出存储数据。
由于上述的隧道磁阻元件TMR的电阻根据可按照所施加的数据写入磁场改写的磁化方向改变，因而可以通过使隧道磁阻元件TMR的电阻Rmax及Rmin与存储数据的电平(“1”及“0”)分别对应，实施非易失性数据存储。
这样，在MRAM装置中，利用作为与存储数据的电平差对应的隧道磁阻元件TMR的结阻差的电阻差ΔR＝(Rmax-Rmin)，实施数据存储。即，基于检测出选择存储单元的通过电流Icell，实施数据读出动作。
比如，在美国专利No.6,205,073B1(以下简称为“现有的技术”)中，介绍了利用电流传输电路，取出存储单元通过电流的构成。
图19是表示现有技术下的数据读出电路的结构电路图。
参照图19，在数据读出时，在选择存储单元501中，随着字线WL的活化，存取晶体管ATR通路。此外，利用通过列解码器通路的晶体管开关502，在数据读出线503与接地电压Vss之间，选择存储单元501的隧道磁阻元件TMR(电阻Rmtj)被连接。
现有技术下的数据读出电路包括相对数据读出线503被设置成2级的电流传输电路505及510。
电流传输电路505被设置在数据读出线503与接点508之间，配有传感放大器506及晶体管507。晶体管507被连接在数据读出线503与接点508之间。传感放大器506使规定的偏置电压Vb1与数据读出线503之间的电压差放大，并向晶体管507的栅极输出。电流源509向接点508提供恒定电流Is。
电流传输电路510被设置在接点508与接地电压Vss之间，配有传感放大器511和晶体管512。晶体管512被连接在接点508与接地电压Vss之间。传感放大器511使规定的偏置电压Vb2与接点508之间的电压差放大，并向输出节点513输出。输出节点513与晶体管512的栅极连接。
电流传输电路505与510通过负反馈动作，可把数据读出线503与接点508的电压维持在第1偏置电压Vb1及第2偏置电压Vb2，同时在输出节点513上生成与选择存储单元501的通过电流Icell对应的电压Vo。即，可以在把隧道磁阻元件TMR的外加电压维持在偏置电压Vb1上，使隧道磁阻元件TMR的电阻特性达到稳定的同时，检测出选择存储单元501的通过电流Icell。
然而，在现有技术下的数据读出电路中，需要采用传感放大器506及511等，需要配置较多的电路元件。在实际中，由于基于互补的比较动作实施数据读出，因而对于同一数据读出电路有必要配置2个系统，所以电路的元件数量进一步增加。为此，由于在制造过程中发生的电路元件间的特性偏差，有可能影响数据读出的精度。
此外，如果考虑图19所示的电路结构，输出节点513上所得到的输出电压Vo的电平不很高。因此，有必要以高精度检测输出电压Vo。
此外，由于在电源接通后，负反馈电路将引起动作的不稳定，因而有必要向传感放大器506和511持续供应动作电流。因此，数据读出电路中的备用电流将增大，消耗电力增加。
另一方面，从节点No获得的输出电压Vo包括由MTJ存储单元制造偏差所引起的隧道磁阻元件TMR的电阻值(Rmtj)的变动。即，为使数据读出高精度化，有必要考虑用于根据制造过程的变动所引起的MTJ存储单元的电阻特性偏差，对数据读出精度进行补偿的构成。
发明内容
本发明的目的是提供在简单的电路结构下，可实施高精度的数据读出的薄膜磁体存储装置的构成。
总之，本发明是一种薄膜磁体存储装置，包括多个存储单元、互补的第1及第2数据线、差动放大部。多个存储单元各自具有与被磁写入的存储数据对应的电阻。差动放大部实施与第1及第2数据线的通过电流差对应的数据读出。在数据读出时，第1及第2数据线中的每一方分别通过多个存储单元中的选择存储单元及作为选择存储单元的比较对象被设置的比较单元与固定电压电耦合。差动放大部包括电流供应电路，其被设置在电源电压与第1及第2节点之间，用于至少在数据读出时向第1及第2节点提供同一动作电流；电流放大电路，其使第1及第2节点与第1及第2数据线之间电耦合，同时为把各第1及第2数据线维持在基准电压以下的规定电压，而把第1及第2数据线之间产生的通过电流差转换成第1及第2节点的电压差。
理想的是，差动放大部还包括电流供应晶体管，其被电耦合在电源电压与内部节点之间，在数据读出时通路，提供动作电流。电流供应电路具有第1及第2晶体管，其分别被电耦合在内部节点与第1及第2节点之间，各自具有与第1节点连接的栅极。电流放大电路具有第3晶体管，其被电耦合在第1节点及第1数据线之间，在栅极接收基准电压；第4晶体管，其被电耦合在第2节点及第2数据线之间，在栅极接收基准电压。
因此，本发明的主要长处是，由于差动放大部的动作电流被用作选择存储单元及比较存储单元的通过电流，因而可以减少数据读出电路系统的电路元件数。此外，由于对选择存储单元及比较存储单元的通过电流差放大，并转换成电压差，因而可实施高精度的数据读出。
再理想的是，电流供应电路具有第1电流镜电路，其用于向各第1节点及第3节点供应同一电流；第2电流镜电路，其用于向各第2节点及第4节点供应同一电流。电流放大电路具有第1转换电路，其被设置在第1及第4节点与第1数据线之间，用于在第1节点生成与第1数据线的通过电流差对应的电压；第2转换电路，其被设置在第2及第3节点与第2数据线之间，用于在第2节点生成与第1数据线的通过电流差对应的电压。
根据上述构成，通过由2个互补的电流镜电路结构的差动放大部，可以使第1及第2节点的负荷电容均衡，实施差动放大动作。因此，不论读出数据的电平如何，都可使数据读出时间达到恒定。而且，由于差动放大动作中的直流增益也变大，因而可实现稳定的数据读出动作。
本发明的另一方面是一种薄膜磁体存储装置，包括多个存储单元、基准单元、第1数据线、数据读出电路。多个存储单元各自根据被磁写入的存储数据，具有第1及第2电阻之一。基准单元具有第1及第2电阻的中间电阻，至少在数据读出时，被电耦合在第1及第2电压之间。第1数据线在数据读出时，通过与被选择的地址对应的选择存储单元，被电耦合在第1及第2电压之间。数据读出电路为实施与选择存储单元及基准单元的通过电流差对应的数据读出而设置，包括数据线电压箝位部。数据线电压箝位部在数据读出时，基于基准单元的通过电流，把第1数据线箝位至规定电压。
这种薄膜磁体存储装置，由于在对与选择存储单元连接的数据线的电压箝位后实施数据读出动作，因而可以在不伴随具有较大寄生电容的这些数据线的充放电，而实施高速的数据读出。而且，由于可以基于基准单元的通过电流，即实际电阻实施数据线电压的箝位动作，因而可以根据制造过程的变动所引起的电阻特性偏差，确保数据读出精度。
理想的是，数据线电压箝位部在数据读出前，把第1数据线箝位至规定电压。
由此，由于即使在数据读出前，也将数据线箝位至与数据读出时相同的规定电压，因而即使在数据读出开始时，也不需要对数据线充放电。其结果是，可以使数据读出动作进一步高速化。
图1是表示本发明实施方式下的MRAM装置的总体构成的概略框图。
图2是表示存储器阵列及其外围电路在实施方式1下的结构电路图。
图3是说明实施方式1下的MRAM装置中的数据读出动作的动作波形图。
图4是表示存储器阵列及其外围电路在实施方式2下的结构电路图。
图5是说明实施方式2下的MRAM装置中的数据读出动作的动作波形图。
图6是表示实施方式3下的数据读出电路系统结构的电路图。
图7是表示实施方式3的变形例1下的数据读出电路系统结构的电路图。
图8是表示实施方式3的变形例2下的数据读出电路系统结构的电路图。
图9是表示存储器阵列及其外围电路在实施方式4下的结构电路图。
图10是表示存储器阵列及其外围电路在实施方式4的变形例下的结构电路图。
图11是表示实施方式5下的差动放大器的结构电路图。
图12A-12C是说明用于根据互补的数据线实施数据读出动作的阵列结构的变形的概念图。
图13是表示实施方式6下的数据读出电路系统结构的电路图。
图14是表示实施方式6的变形例下的数据读出电路系统结构的电路图。
图15是表示MTJ存储单元结构的概略图。
图16是说明针对MTJ存储单元的数据写入动作的概念图。
图17是说明数据写入时数据写入电流与隧道磁阻元件的磁化方向关系的概念图。
图18是说明从MTJ存储单元读出数据的概念图。
图19是表示现有技术下的MRAM装置的数据读出电路结构的电路图。
实施方式以下参照附图，对本发明的实施方式作详细说明。此外，图中的相同符号表示相同或相当的部分。
实施方式1参照图1，本发明的实施方式下的MRAM装置1对来自外部的控制信号CMD及地址信号ADD响应，实施随机存取，实施写入数据DIN的输入及读出数据DOUT的输出。
MRAM装置1配有对控制信号CMD响应，对MRAM装置1的整体动作进行控制的控制电路5、包括被配置成行列状的MTJ存储单元MC的存储器阵列10。
在存储器阵列10中，字线WL及数位线DL被分别与MTJ存储单元行对应配置，由互补的位线BL及/BL构成的位线对BLP被分别与MTJ存储单元列对应配置。图1中，代表性地示出了1个MTJ存储单元MC及与此对应的字线WL、数位线DL及位线对BLP的配置。
MRAM装置1还配有行解码器20，其对由地址信号表示的行地址RA进行解码，实施存储器阵列10中的行选择、列解码器25，其对由地址信号ADD表示的列地址CA进行解码，实施存储器阵列10中的列选择、读出/写入控制电路30和35。
读出/写入控制电路30，35是用于对存储器阵列10实施数据写入动作的电路组及从存储器阵列10读出数据的电路组(以下也称为“数据读出电路系统”)的总称。
数位线DL在夹持存储器阵列10的行解码器20的对侧区域内被与接地电压Vss耦合。
参照图2，在实施方式1下的构成中，存储器阵列10配有分别在各存储器阵列行中，被与各位线BL及/BL的交点对应配置的MTJ存储单元。即与由行地址及列地址的组合所表示的1个地址相对应，配置2个MTJ存储单元。各MTJ存储单元具有与图15所示相同的构成，配有被串联连接在对应的位线BL或/BL与接地电压Vss之间的隧道磁阻元件TMR及存取元件(存取晶体管)ATR。存取晶体管ATR的栅极与对应的字线WL连接。
在下文中，与同一地址对应的2个MTJ存储单元中被与位线BL连接的一方也称为存储单元MC，被与位线/BL连接的另一方也称为比较单元MC#。根据与同一地址对应的存储单元MC及比较单元MC#，实施1位数据存储。具体地说，在存储单元MC中，该地址下的存储数据被写入，在比较单元MC#中，与存储单元MC互补的数据被写入。
图2中代表性示出与第i个(i自然数)存储单元行及第j个(j自然数)对应的字线WLi，数位线DLi，位线BLj，/BLj，以及对应的存储单元MC和比较单元MC#。
此外在以下中，信号，信号线及数据等的二进制高电压状态(比如电源电压Vcc)及低电压状态(比如接地电压Vss)也分别称为“H电平”和“L电平”。
读出/写入控制电路35在各存储单元列中，配有被配置在位线BL及/BL的相同一端上的写入列选择门电路WCSG。写入列选择门电路WCSG根据对应的写入列选择线WCSL的活化(H电平)通路。写入列选择线WCSL在数据写入时在选择列被活化(H电平)。图2中，代表性地示出了被与位线BLj及/BLj对应设置的写入列选择线WCSLj及写入列选择门电路WCSGj。
此外，在存储器阵列10的邻接位置，用于传输读出数据及写入数据的互补的数据线LIO及/LIO被配置。数据线LIO及/LIO构成数据线对LIOP。
在各存储单元列中，列选择门电路CSG被设置在位线BL及/BL的另一端与数据线LIO及/LIO之间。列选择门电路CSG根据对应的列选择线CSL的活化(H电平)通路。列选择线CSL在数据写入时及数据读出时两种场合下，都在选择列上被活化(H电平)。图2代表性地示出了被与位线BLj及/BLj对应设置的列选择线CSLj及列选择门电路CSGj。
首先，对向MTJ存储单元写入数据的动作作以简单说明。这里，作为一例，对第i行，第j列被选为数据写入对象的场合作以说明。
行解码器20在数据写入时，为使选择行的数位线DLi活化，与电源电压Vcc耦合。这样，被活化的数位线DLi的两端被分别与电源电压Vcc及接地电压Vss连接。这样，行方向的数据写入电流Ip可以相对被活化的数位线DLi流动。不论写入数据的电平如何，行方向的数据写入电流Ip都保持恒定。
另一方面，行解码器20把非选择行的数位线DL固定到接地电压Vss上。这样，在非选择的数位线DL内不流通行方向的数据写入电流Ip。
读出/写入控制电路30还包括数据写入电流供应电路40。数据写入电流供应电路40根据写入数据DIN，把数据线LIO及/LIO设定到电源电压Vcc(H电平)及接地电压Vss(L电平)的每一方上。比如，在写入数据DIN＝“1”的场合下，数据写入电流供应电路40把数据线LIO设定为H电平，把/LIO设定为L电平。反之，在写入数据DIN＝“0”的场合下，数据写入电流供应电路40把数据线LIO设定为L电平，把/LIO设定为H电平。
这样，在由写入列选择门电路WCSGj使相同端被连接的选择列的位线BLj及/BLj内，可以流通与写入数据DIN的电平对应的互相反向的电流。其结果是，相对与选择地址对应的存储单元MC及比较单元MC#，可以并行写入写入数据DIN及其互补数据。
接下来，对从MTJ存储单元读出数据的动作作以说明。
读出/写入控制电路30配有被按各存储单元列配置的均衡电路EQG。图2中，代表性地示出与第j个存储单元列对应的均衡电路EQGj。
均衡电路EQGj配有被连接在对应的位线BLj，/BLj之间的晶体管开关31、被连接在位线BLj与接地电压Vss之间的晶体管开关32、被连接在位线/BLj与接地电压Vss之间的晶体管开关33。各晶体管开关31，32，33由比如N沟道MOS晶体管构成。
在晶体管开关31～33的各栅极上，输入由行解码器20生成的存储器阵列10内的存储单元列通用的位线均衡信号BLEQ。位线均衡信号BLEQ至少在数据读出动作前的规定期间内被活化至H电平。
尽管图中未示出，与其它存储单元列对应设置的均衡电路也具有相同的构成，对位线均衡信号BLEQ响应后动作。根据对位线均衡信号BLEQ的活化响应后的预充电及均衡动作，在各存储单元列中，各位线BL及/BL被设定到接地电压Vss上。
读出/写入控制电路30还配有用于对数据线对LIOP实施均衡的数据线均衡电路50和差动放大器60。
数据线均衡电路50配有被连接在数据线LIO与/LIO之间的晶体管开关51、被连接在数据线LIO与接地电压Vss之间的晶体管开关52、被连接在数据线/LIO与接地电压Vss之间的晶体管开关53。各晶体管开关51，52，53由比如N沟道MOS晶体管构成。
在晶体管开关51～53的各栅极上，输入由行解码器20生成的数据线均衡信号LIOEQ。数据线均衡信号LIOEQ至少在数据读出动作前的规定期间内被活化至H电平。根据与此响应的预充电及均衡动作，各数据线LIO与/LIO被设定到接地电压Vss上。
差动放大器60配有被连接在节点No与数据线LIO之间的N沟道MOS晶体管61、被连接在节点/No与数据线/LIO之间的N沟道MOS晶体管62、被连接在节点Nsp与节点No之间的P沟道MOS晶体管63、被连接在节点Nsp与节点/No之间的P沟道MOS晶体管64、被连接在电源电压Vcc与节点Nsp之间的P沟道MOS晶体管65。
晶体管63与64的各栅极被与节点No连接。晶体管63与64构成电流镜电路，向各节点No及/No供应同一电流。
在晶体管61及62的各栅极上，输入由Vref发生电路55生成的固定的基准电压Vref。晶体管61及62在把数据线LIO及/LIO维持在基准电压Vref以下的同时，对数据线LIO及/LIO的通过电流差放大，转换成节点No及/No之间的电压差。
在晶体管65的栅极上，输入通过行解码器20在数据读出动作时被活化至L电平的传感启动信号/SE。晶体管65对传感启动信号/SE的活化(L电平)响应，供应动作电流，使差动放大器60动作。
接下来，通过图3，对实施方式1下的MRAM装置中的数据读出动作作以说明。图3中，也对第i行，第j列被选为数据读出对象的场合的动作作代表性说明。
参照图3，在实施数据读出前的时刻t1以前，数据线均衡信号LIOEQ及位线均衡信号BLEQ被活化至H电平。这样，在各存储单元列，位线BL及/BL被预充电至接地电压Vss，数据线LIO，/LIO也被预充电至接地电压Vss。
如果在时刻t1开始数据读出动作，首先，数据线均衡信号LIOEQ及位线均衡信号BLEQ被非活化至L电平，各位线BL，/BL及数据线LIO，/LIO被与接地电压Vss断离。这样，数据读出开始的准备动作便就绪。
此外，在时刻t2，传感启动信号/SE被活化至L电平，差动放大器60的动作被开始。这样，针对各数据线LIO及/LIO的电流供应被开始。此外，在同样的定时下，选择行的字线WLi及选择列的列选择线CSLj各自被活化至H电平。
对选择行的字线WLi及选择列的列选择线CSLj的活化响应，数据线LIO通过位线BLj及存储单元MC被降压至接地电压Vss，数据线/LIO通过位线/BLj及比较单元MC#被降压至接地电压Vss。如上所述，由于互补的数据被写入存储单元MC及比较单元MC#内，因而各自的电阻分别为Rmax与Rmin中的每一方。
对传感启动信号/SE的活化响应后，由晶体管65供应的动作电流通过数据线LIO，/LIO，位线BLj，/BLj，存储单元MC及比较单元MC#的隧道磁阻元件TMR，在至接地电压Vss的线路中流通。
在差动放大器60中，由晶体管63与64构成的电流镜电路向各数据线LIO及/LIO供应同一电流。然而，由于在与选择地址对应的存储单元MC与比较单元MC#之间存在电阻差ΔR，因而在两者的通过电流中将产生电流差。由于由该电流差所产生的位线BLj与/BLj之间，即数据线LIO与/LIO之间的电压差相当于差动放大器60中的晶体管61及62中的源-漏极电压差，因而上述的电阻差ΔR被转换成晶体管61及62的通过电流(源-漏极电流)差ΔI。即该电流差ΔI作为位线BLj与/BLj之间，以及数据线LIO与/LIO之间的电流差表现出来。晶体管61与62使对电流差ΔI放大后的电压差ΔV在节点No与/No之间产生。电压差ΔV的极性，即节点No与/No的电压的高低随被选择的存储单元MC的存储数据而异。
另一方面，在位线BLj与/BLj之间，以及数据线LIO与/LIO之间不产生电压差，数据线LIO与/LIO以及位线BLj与/BLj的各自的电压被保持在“Vref-Vth-Vmc”。这里，Vt h相当于晶体管61，62的阈值电压，Vmc相当于存储单元MC与比较单元MC#产生的电压降。
在基准电压Vref的设定中，考虑到作为隧道磁阻元件中的隧道障的绝缘膜的可靠性等，并使上述电压“Vref-Vth-Vmc”达到比如400毫伏左右。这样，可以避免由于施加过电压而造成的存储单元的破坏，提高动作可靠性。
根据上述的节点No与/No之间的电压差ΔV的极性，可以读出选择地址的存储数据。比如，通过把用于放大节点No与/No之间的电压差的放大器设置到后级，可以生成来自存储器阵列10的读出数据DOUT。
在数据读出结束时，在时刻t4下，传感启动信号/SE、选择行的字线WLi及选择列的列选择线CSLj被非活化。此外在时刻t5下，数据线均衡信号LIOEQ及位线均衡信号BLEQ被活化至H电平，各位线BL、/BL以及数据线LIO，/LIO被预充电，数据读出前的电路状态被再现。
如上所述，在实施方式1下的构成中，由于把差动放大器60的动作电流作为存储单元的通过电流使用，因而可以减少数据读出电路系统的电路元件数。此外，由于根据晶体管的放大作用，把由电阻差ΔR引起的电流差ΔI转换成电压差ΔV，因而可实施高精度的数据读出。
此外，由于数据读出时的隧道磁阻元件TMR的外加电压被维持一定，因而可以抑制隧道磁阻元件的电阻特性的变动，实施高精度的数据读出。
实施方式2参照图4，在实施方式2下的构成中，与图2所示的构成相比，不同点是，用差动放大器60′取代了差动放大器60，并省略了数据线均衡电路50。
差动放大器60′与图2所示的差动放大器60相比，不同点是，省略了作为电流源动作的P沟道MOS晶体管65的配置。即在差动放大器60′中，P沟道MOS晶体管63与64的源极始终被与电源电压Vcc电耦合。
由于实施方式2下的MRAM装置的其它部分的构成与实施方式1相同，因而不再重复详细说明。
接下来，利用图5，对实施方式2下的MRAM装置中的数据读出动作作以说明。在图5中也同样，对第i行，第j列被选为数据读出对象的场合下的动作作以代表性说明。
参照图5，由于在数据读出动作被开始的时刻t1以前，位线均衡信号BLEQ被活化至H电平，因而各存储单元列中，位线BL及/BL被预充电至接地电压Vss。
由于差动放大器60′的动作电流即使在数据读出动作前也被持续供应，因而各数据线LIO及/LIO根据基准电压Vref被箝位至“Vref-Vth”。同样，各节点No及/No的电压也被固定到“Vcc-Vth”。
在时刻t2下，选择行的字线WLi及选择列的列选择线CSLj各自被活化至H电平后，与选择地址中的存储单元MC及比较单元MC#的电阻差ΔR对应的，与实施方式1相同的电流差ΔI在位线BLj与/BLj之间，以及数据线LIO与/LIO之间生成。该电流差ΔI通过晶体管61及62，与实施方式1同样被转换成节点No与/No之间的电压差ΔV。
另一方面，在位线BLj与/BLj之间，以及数据线LIO与/LIO之间不发生电压差，各自的电压与图3所示相同，保持在“Vref-Vth-Vmc”。
这样，在实施方式2下的构成中，可以进一步简化构成数据读出电路系统的差动放大器的电路结构，可实施与实施方式1相同的高精度的数据读出动作。此外，对于寄生电容较大的数据线LIO及/LIO，由于可以减小数据读出动作前及数据读出时之间的电压变化，因而可以使数据读出动作高速化。
实施方式3在实施方式3下，对存储器阵列10被按多个规定单位分割，在各规定单位中配置实施方式1或2下的数据读出电路系统的构成作以说明。
参照图6，在实施方式3下，存储器阵列10被分割成(n+1)个(N自然数)存储块MB(0)～MB(n)。在存储块MB(0)～MB(n)中，数据线LIO0，/LIO0～LIOn，/LIOn分别被配置。从存储块MB(0)～MB(n)中的数据读出分别通过传感放大器SA(0)～SA(n)被实施。
此外在下文中，在对存储块MB(0)～MB(n)总称的场合下，也简称为存储块MB，在对传感放大器SA(0)～SA(n)总称的场合下，也简称为传感放大器SA。同样，在对数据线LIO0～LIOn总称的场合下，也简称为数据线LIO，在对数据线/LIO0～/LIOn总称的场合下，也简称为数据线/LIO。
在存储块MB(0)～MB(n)中，还以通用地配置互补的总数据线GIO及/GIO和主放大器90。总数据线GIO及/GIO构成总数据线对GIOP。
主放大器90包括用于向总数据线GIO及/GIO的每一条供应同一电流的电流镜电路91、对总数据线GIO与/GIO之间的电压差放大，并生成读出数据DOUT的差动放大器92。
电流镜电路91配有被分别连接在总数据线GIO及/GIO与接地电压Vss之间的晶体管93和94。晶体管93和94由N沟道MOS晶体管构成。晶体管93和94的各自的栅极被与总数据线GIO连接。
各传感放大器SA从对应的存储块MB中读出1位数据。以下对传感放大器SA(0)的构成作以代表性说明。
传感放大器SA(0)除了图2所示的差动放大器60以外，还包括数据传输电路80和85。
数据传输电路80配有被串联连接在电源电压Vcc与总数据线GIO之间的晶体管81和82。同样，数据传输电路85配有被串联连接在电源电压Vcc与总数据线/GIO之间的晶体管86和87。晶体管81和86的栅极被分别连接到差动放大器60的节点No与/No上。在晶体管82与87的栅极上，与差动放大器60内的晶体管65同样，传感启动信号/SE0被输入。
传感启动信号/SE0～/SEn被分别与存储块MB(0)～MB(n)对应设置。各传感启动信号/SE0～/SEn在对应的存储块被选作数据读出对象的场合下，被活化至L电平。比如，在存储块MB(0)作为数据读出对象被选择的场合下，只有传感启动信号/SE0被活化至L电平，其它的传感启动信号/SE1～/SEn被非活化至H电平。
数据传输电路80对传感启动信号/SE0的活化响应后动作，通过与节点No的电压对应的电流(晶体管86的源-漏极之间的电流)驱动总数据线GIO。同样，数据传输电路85对传感启动信号/SE0的活化响应后动作，通过与节点/No的电压对应的电流(晶体管81的源-漏极之间的电流)驱动总数据线/GIO。
这样，由于数据传输电路80，85把总数据线GIO，/GIO向电源电压Vcc驱动，因而各晶体管81，82，86，87由P沟道MOS晶体管构成。
如上所述，在传感放大器SA(0)中，差动放大器60根据来自对应的存储块MB(0)中的选择地址的读出数据，在节点No与/No之间产生电压差ΔV。数据传输电路80与85把该电压差ΔV转换成总数据线GIO及/GIO的通过电流差，向总数据线GIO及/GIO传输。
这样，通过由数据传输电路80与85及电流镜电路91构成的差动放大器，存储块MB(0)中的节点No与/No之间的电压差ΔV被实施用于产生总数据线GIO与/GIO之间的电压差的放大，并由差动放大器92进一步放大，生成读出数据DOUT。被分别与其它存储块对应设置的传感放大器SA也具有与传感放大器SA(0)同样的构成。
通过上述构成，与来自被选择的存储块MB的读出数据对应的电压差可以在总数据线GIO与/GIO中产生。其结果是，通过由存储块MB(0)～MB(n)共享的总数据线对GIOP及主放大器90，可实施从被选为数据读出对象的存储块MB中读出数据。
这样，根据实施方式3下的构成，通过对选择存储单元供应通过电流的差动放大器60和实施总数据线对GIOP中的电压放大的数据传输电路80，85与主放大器90的2级差动放大动作，实施来自MRAM装置的数据读出。这样，由于总数据线GIO，/GIO与被选择的存储单元MC及所对应的比较单元MC#的通过电流线路断离，因而即使采用伴随阵列的大电容化其寄生电容也增大的总数据线GIO，/GIO，也可实施高速数据读出。
此外，由于传感启动信号/SE0～/SEn包含数据读出动作定时的指示(相当于实施方式1及2中的传感启动信号/SE)及存储块MB(0)～MB(n)的选择信息，因而与设置相对两者分别独立的信号的场合比较，可以减少信号配线数。
实施方式3的变形例1参照图7，在实施方式3的变形例1下的构成中，与实施方式3下的构成相比，不同点是，传感启动信号/SE与块选择信号/SEL0～/SELn被独立配置。
传感启动信号/SE与实施方式1及2同样，在数据读出时(图3中的时刻t2～t5之间)被活化至L电平，作为存储块MB(0)～MB(n)通用的信号，被提供给各传感放大器SA(0)～SA(n)。
与此相对，块选择信号/SEL0～/SELn被分别与存储块MB(0)～MB(n)对应设置，在根据地址信息，对应的存储块MB已被活化的场合下，被活化至L电平。
在各传感放大器SA中，传感启动信号/SE被输入到差动放大器60内的晶体管65的栅极上。另一方面，在数据传输电路80及85内的晶体管82及87的栅极上，块选择信号/SEL0～/SELn所对应的1个被输入。比如，在传感放大器SA(0)中，在晶体管82及87的各栅极上，块选择信号/SEL0被输入。由于其它部分的构成及动作与实施方式3相同，故而不再重复详细说明。
因此，在数据读出动作中，首先，根据传感启动信号/SE的活化，在各存储块MB(0)～MB(n)中，实施并行的数据读出。这样，在各传感放大器SA(0)～SA(n)中，在差动放大器60的节点No及/No上产生了足够的电压差的定时下，使各块选择信号/SEL0～/SELn依次活化，依次选择存储块MB(0)～MB(n)中的1个。这样，与实施方式3下的数据读出同样，可以使与从被选择的存储块内读出的数据对应的电压差在总数据线GIO与/GIO之间产生，生成读出数据DOUT。
其结果是，可以连续高速地读出分别来自各存储块MB(0)～MB(n)的(n+1)位读出数据。即，可以提供具有适应脉冲操作的构成的MRAM装置。
实施方式3的变形例2参照图8，在实施方式3的变形例2下的构成中，与图7所示的实施方式3的变形例1下的构成相比，其不同点是，数据传输电路80，85被设置在接地电压Vss与总数据线GIO及/GIO之间。与此对应，电流镜电路91被设置在电源电压Vcc与总数据线GIO及/GIO之间。
在实施方式3的变形例2下的构成中，由于数据传输电路80，85把总数据线GIO，/GIO向接地电压Vss驱动，因而各晶体管81，82，86，87由N沟道MOS晶体管构成。此外，构成电流镜电路91的晶体管93及94由P沟道MOS晶体管构成。此外，不设置块选择信号/SEL0～/SELn，而设置在对应的存储块MB被活化的场合下，被活化至H电平的块选择信号SEL0～SELn，在对应的传感放大器SA中，被输入到晶体管82及87的各栅极上。由于其它部分的构成及动作与实施方式3的变形例1相同，故而不再重复详细说明。
在上述构成下，虽然电压放大中的极性反转，但仍可以实施与实施方式3的变形例1同样的数据读出。特别是，通过利用易于确保更大的源-漏极电流的N沟道MOS晶体管构成数据传输电路80及85，可使上述晶体管的尺寸小型化。
此外，对于图6所示的实施方式3下的传感放大器也适用于同样的构成，可使构成数据传输电路80，85的晶体管组小型化。
实施方式4在实施方式4中，对由将实施方式3及其变形例所示的传感放大器按各存储单元列配置的存储器阵列10组成的数据读出电路系统的构成作以说明。
参照图9，在实施方式4下的构成中，存储器阵列10的构成及分别与存储单元列对应设置的均衡电路EQG及写入列选择门电路WCSG的构成与实施方式1相同。构成总数据线对GIOP的互补的总数据线GIO与/GIO用于从存储器阵列10读出1位数据及数据写入。此外主放大器90的构成由于与实施方式3相同，因而不再重复详细说明。
在实施方式4下的构成中，分别与存储单元列对应设置传感放大器SA(0)～SA(n)。传感放大器SA(0)～SA(n)各自的构成由于与图8所示的实施方式3的变形例2中的构成相同，因而不再重复详细说明。
在各存储单元列中，被包括在传感放大器SA内的差动放大器60对传感启动信号/SE的活化响应，通过对应的位线BL及/BL，供应选择行的存储单元MC及比较单元MC#的通过电流。此外，差动放大器60对在位线BL与/BL之间产生的具有与被选择的存储单元MC的存储数据对应的极性的电流差ΔI进行用于产生节点No与/No之间的电压差ΔV的放大。这样，在各存储单元列中，数据读出动作被并行开始。
在各传感放大器SA中，数据传输电路80及85对所对应的列选择线CSL的活化(H电平)响应后动作，在总数据线GIO与/GIO之间产生与对应的节点No与/No之间的电压差ΔV对应的电流差。即，在对应的列选择线CSL被活化至H电平的选择列中，差动放大器60的节点No与/No之间产生的电压差ΔV根据电流镜电路91与数据传输电路80、85的差动放大动作被实施用于产生总数据线GIO与/GIO之间的电压差的放大。差动放大器92对总数据线GIO与/GIO之间的电压差进一步放大，生成来自存储器阵列10的读出数据DOUT。
通过上述构成，在各存储单元列中，在开始并行读出数据后，可以依次切换列选择，连续高速输出多位读出数据，特别是，由于采用通过各差动放大器60，对位线对BLP进行直接驱动的构成，因而可以进一步使数据读出动作高速化。
此外，通过把总数据线GIO及/GIO设置到与位线BL及/BL的同一方向上，可以实现具有适于多位并行输出的构成的MRAM装置。
实施方式4的变形例参照图10，在实施方式4的变形例下的构成中，除了实施方式4下的构成之外，还采用了所谓“共享传感结构”。
即存储器阵列10被分割成夹持传感放大器SA(0)～SA(m)被配置区域的左侧区10L及右侧区10R。左侧区10L与右侧区10R的各自的构成实质上与上述的存储器阵列10相同。在下文中，把左侧区10L与右侧区10R分别称为存储器阵列10L及10R。
此外在图10中，为区别被分别配置在存储器阵列10L及10R中的信号线，对被配置在存储器阵列10L内的字线、数位线及位线，以WLL、DLL、BLL、/BLL表示，对于被配置在存储器阵列10R内的字线、数位线及位线，以WLR、DLR、BLR、/BLR表示。此外尽管图中未示出，在各存储器阵列10L及10R中，图2所示的写入列选择门电路WCSG被与各存储单元列对应配置。
各传感放大器SA(0)～SA(m)被存储器阵列10L及10R共享，对传感节点Ns(0)～Ns(m)中对应的一个与传感节点/Ns(0)～/Ns(m)中对应的一个之间的通过电流差实施用于产生对应节点No与/No之间的电压差的放大。以下在总称传感节点Ns(0)～Ns(m)时，称为传感节点Ns，在总称传感节点/Ns(0)～/Ns(m)时，称为传感节点/Ns。
与存储单元列分别对应，分别配置用于控制传感节点Ns及/Ns与存储器阵列10R及10L之间的连接的位线连接开关BSWL(0)，BSWR(0)～BSWL(m)，BSWR(m)。在下文中，在总称位线连接开关BSWL(0)～BSWL(m)的场合下，称为位线连接开关BSWL，在总称位线连接开关BSWR(0)～BSWR(m)的场合下，称为位线连接开关BSWR。
比如，位线连接开关BSWL(0)对控制信号BLIL的活化响应，使位线BLL0及/BLL0分别与传感节点Ns(0)及/Ns(0)连接。同样，位线连接开关BSWR(0)对控制信号BLIR的活化响应，使位线BLR0及/BLR0分别与传感节点Ns(0)及/Ns(0)连接。
与其它存储单元列对应设置的位线连接开关BSWL及BSWR也同样动作。因此，在控制信号BLIL被活化的期间内，传感节点Ns(0)，/Ns(0)～Ns(m)，/Ns(m)被分别与存储器阵列10L的位线BLL0，/BLL0～BLLm，/BLLm连接。反之，在控制信号BLIR被活化的期间内，传感节点Ns(0)，/Ns(0)～Ns(m)，/Ns(m)被分别与存储器阵列10L的位线BLR0，/BLR0～BLRm，/BLRm连接。
被分别按存储单元列对应设置的均衡电路EQG0～EQGm对位线均衡信号BLEQ的活化响应，实施均衡与预充电动作。比如，均衡电路EQG0对位线均衡信号BLEQ响应，把各传感节点Ns(0)与/Ns(0)设定到接地电压Vss上。这样，对位线均衡信号BLEQ的活化响应后，各传感节点Ns(0)，/Ns(0)～Ns(m)，/Ns(m)被设定到接地电压Vss上。
在数据读出时，位线均衡信号BLEQ从H电平向L电平变化，各传感节点Ns(0)，/Ns(0)～Ns(m)，/Ns(m)被与接地电压Vss断离。此外，只有控制信号BLIL与BLIR的任意一方被活化至H电平。这样，被配置在存储器阵列10L与10R的非选择一方上的位线BL，/BL被与对应的传感节点Ns与/Ns电断离。
其结果是，各传感放大器SA(0)～SA(m)基于在被与对应的传感节点Ns，/Ns连接的被选择的存储器阵列的位线之间产生的电流差，实施与实施方式4相同的数据读出动作。
根据实施方式4的变形例下的构成，由于基于共享传感结构配置传感放大器SA，因而可以对数据读出时的位线的实际配线长度进行控制，使数据读出进一步高速化。
实施方式5在实施方式5中，对可取代实施方式1至4及其变形例中采用的差动放大器60，60′，可更稳定地动作的差动放大器的构成作以说明。
参照图11，实施方式5下的差动放大器60#配有被串联连接在数据线LIO(或位线BL)与节点Nsp之间的N沟道MOS晶体管61及63、与晶体管61及63并联连接的N沟道MOS晶体管61#与63#。差动放大器60#还配有被串联连接在数据线/LIO(或位线/BL)与节点Nsp之间的P沟道MOS晶体管62及64、与晶体管62及64并联连接的P沟道MOS晶体管62#与64#。
晶体管63及64的各栅极被与晶体管62及64的连接节点连接，晶体管63#及64#的各栅极被与晶体管61#及63#的连接节点连接。在晶体管61，62，61#，62#的各栅极上输入基准电压Vref。
差动放大器60#还配有在电源电压Vcc与节点Nsp之间被电耦合的P沟道MOS晶体管65。在晶体管65的栅极上输入传感启动信号/SE。此外，与图4所示的差动放大器60′同样，晶体管65的配置也可省略。
通过上述构成，在差动放大器60#中，可以使节点No及/No的负荷电容均衡。在比如差动放大器60，60′的其节点No与/No之间的负荷电容不均衡的构成下，在节点No及/No之间产生足够的电压差ΔV之前所需的时间(传感时间)根据读出数据的电平而变化，但与此相反，在互补型构成下的差动放大器60#中，可以不取决于读出数据的电平而使传感时间保持恒定。此外，由于差动放大动作中的直流增益也增大，因而可实现稳定的数据读出动作。
此外在实施方式1至4及其变形例下，在图2，4，6，7，8，9，10中分别示出的数据读出电路系统中，可采用差动放大器60，60′及60#中的任意一个。
此外在实施方式1至4及其变形例下，虽然以采用互补的数据线的数据读出动作为前提，但对于存储器阵列10的构成，不限定于如上所述的通过2个MTJ存储单元实施1位存储的存储单元配置。
接下来，利用图12A-12C，对用于通过互补的数据线实施数据读出动作的阵列结构的变形作以说明。
图12A表示实施方式1至4及其变形例所示的通过2个MTJ存储单元实施1位存储的存储单元配置。在该配置中，与同一地址对应的2个存储单元MC及MC#分别与互补的数据线LIO(BL)及/LIO(/BL)连接，实施基于互补数据线之间的通过电流差的数据读出。
图12A所示的存储单元配置需要配有其数量为存储位数2倍的MTJ存储单元，根据实际存储互补数据的MTJ存储单元之间的通过电流差实施数据读出，因而可以根据隧道磁阻元件的制造特性偏差，实施高精度的数据读出。
图12B及12C表示采用具有中间电阻的虚存储单元的存储单元配置。虚存储单元DMC具有作为分别与存储单元MC的2种存储数据电平(“1”，“0”)对应的电阻Rmax及Rmin的中间值的电阻Rm。最好按照Rm＝Rmin+ΔR/2(ΔR＝Rmax-Rmin)设计。通常，虚存储单元DMC被按照包含与标准的MTJ存储单元MC相同的隧道磁阻元件TMR的原则设计。
在配置虚存储单元DMC的构成下，由于在每1个MTJ存储单元内存储1位数据，因此可减少存储单元的配置个数。
图12B表示虚存储单元DMC形成虚行的配置示例。
在该配置下，在各存储单元行中，存储单元MC被与位线BL或/BL的任意一个连接。比如，按照在奇数行中与位线BL连接，在偶数行中与位线/BL连接的原则，存储单元MC被交互配置。
尽管未详细图示，虚存储单元DMC按照跨越2个虚行，共享标准的存储单元MC及存储单元列的原则被配置。此外，虚字线DWL1及DWL2被分别与虚行对应配置。虚存储单元DMC在各虚行中被与位线BL或/BL中的一方连接。
通过上述配置，随着字线WL及虚字线DWL1，DWL2被有选择地活化，可把被选择的存储单元MC及虚存储单元DMC分别连接到互补的数据线LIO(BL)及/LIO(/BL)的每一方上，因而可实施基于互补数据线间的通过电流差的数据读出。
此外也可以如图12C所示，按照形成虚列的原则配置虚存储单元DMC。虚存储单元DMC按照共享标准的存储单元MC及存储单元行的原则被配置，此外，虚位线DBL被与虚列对应设置。数据线LIO及/LIO被与选择列的位线及虚位线DBL连接。
通过上述配置，根据字线WL有选择性的活化，在互补的数据线LIO(BL)与/LIO(DBL)上，可分别连接被选择的存储单元MC及虚存储单元DMC，因而可实施基于互补数据线间的通过电流差的数据读出。
即，即使在配置虚存储单元DMC，在每1个MTJ存储单元内存储1位数据的构成下，也可以在实施方式1至5及其变形例下的数据读出电路系统的构成中，取消比较单元MC#，把虚存储单元DMC作为选择存储单元的比较对象使用，实施同样的数据读出动作。
实施方式6在实施方式6中，对具有中间电阻的基准单元，即以图12B，12C所示的虚存储单元DMC的配置为前提的数据读出电路系统的构成作以说明。
参照图13，在实施方式6下的构成中，与图12B同样，存储单元MC及虚存储单元DMC被配置在存储器阵列10中。即虚存储单元DMC按照跨越2行，共享标准的存储单元MC及存储单元列的原则被配置。
由互补的位线BL及/BL构成的位线对BLPj被与各存储单元列对应配置。预充电门电路PG与/PG被分别与各位线BL及/BL对应设置。各预充电门电路PG与/PG对位线预充电信号BLPR响应，使对应的位线BL及/BL的一端与接地电压Vss耦合。
存储单元MC按照在奇数行中与位线BL连接，在偶数行中与位线/BL连接的原则被逐行交互配置。存储单元MC配有被连接在对应的位线BL或/BL与接地电压Vss之间的隧道磁阻元件TMR及存取元件(存取晶体管)ATR。存取晶体管ATR在对应的字线WL活化后通路。
虚字线DWL1及DWL2被分别与虚存储单元行对应配置。与虚字线DWL1对应的虚存储单元组配有被连接在对应的位线/BL与接地电压Vss之间的虚磁阻元件TMRd及虚存取元件(存取晶体管)ATRd。虚存取元件ATRd对选择奇数行时被活化的虚字线DWL1响应后通路。
与此相对，与虚字线DWL2对应的虚存储单元组配有被连接在对应的位线BL与接地电压Vss之间的虚磁阻元件TMRd及虚存取元件(存取晶体管)ATRd。虚存取元件ATRd对选择偶数行时被活化的虚字线DWL2响应后通路。
各虚存储单元DMC的电阻Rm被设为Rm＝Rmin+(ΔR/2)。比如，由存储与电阻Rmin对应的数据的与存储单元MC同样的隧道磁阻元件TMR构成虚磁阻元件TMRd，并把虚存取元件ATRd的通路电阻设定得比存取晶体管ATR大ΔR/2，通过上述方法构成虚存储单元DMC。或者，也可以把虚存取元件ATRd与存取晶体管ATR的通路电阻设计得相同，使虚磁阻元件TMRd与存储电阻Rmin所对应的数据的隧道磁阻元件TMR及电阻为ΔR/2的固定电阻串联连接，通过上述方法构成虚存储单元DMC。
在图13中，有代表性地示出了与第1及第2存储单元列对应的字线WL1，WL2和数位线DL1，DL2、与第j个存储单元列对应的位线BLj及/BLj、与它们对应的存储单元MC及虚存储单元DMC。
在实施方式6下的构成中，还设有与各存储单元列对应配置的列选择门电路CSG、与存储器阵列10邻接配置的互补的数据总线DB及/DB。数据总线DB及/DB构成数据总线对DBP。
列选择门电路CSG被连接在位线BL及/BL的另一端与数据总线DB及/DB之间，对所对应的列选择线CSL的活化响应后通路。比如，列选择门电路CSGj对列选择线CSLj的活化响应，使对应的位线BLj及/BLj的另一端与数据总线DB及/DB分别连接。
实施方式6下的数据读出电路110包括被设置在电源电压Vcc与节点/No之间的把恒定电流Is供应给节点/No的电流源120、被电耦合在节点/No与数据总线/DB之间的晶体管122、在节点/No与接地电压Vss之间连接的电流检测电阻124。
数据读出电路110还包括被设置在电源电压Vcc与节点No之间的把恒定电流Is供应给节点No的电流源125、被电耦合在节点No与数据总线DB之间的晶体管127、在节点No与接地电压Vss之间连接的电流检测电阻129。电流检测电阻124与129的电阻值被设为同一值RL。
数据读出电路110还包括电压放大器130，其对数据总线DB及/DB的规定一方与规定的基准电压Vr之间的电压差放大，并生成反馈电压Vfb、电压放大器140，其对节点No与/No之间的电压差放大，并生成读出数据DOUT。在图13中，虽然所表示的是电压放大器130的输入侧与数据总线/DB连接的电路结构例，但也可以把另一方的数据总线DB作为电压放大器130的输入侧。电压放大器130输出的反馈电压Vfb被输入到晶体管122及127的各栅极上。基准电压Vr被与实施方式1中的基准电压Vref同样设定。
由于在数据读出前，各字线WL被非活化，因而位线BL及/BL与存储单元MC及虚存储单元DMC断离。此外，由于位线预充电信号BLPR被活化，因而各位线BL及/BL被预充电至接地电压Vss。
此外，由于各列选择线CSL也被非活化，因而数据总线DB及/DB被与各位线BL及/BL断离。因此，通过由电压放大器130、晶体管122、127构成的数据线电压箝位部，各数据总线DB及/DB在数据读出前被箝位至规定的电压Vr。
在数据读出时，位线预充电信号BLPR被非活化，各位线BL，/BL被与接地电压Vss断离。此外，根据地址选择，选择行的字线、选择列的列选择线及虚字线DWL1与DWL2的一方被有选择地活化。
与此对应，数据总线DB及选择列的位线BL通过被选择的存储单元MC及虚存储单元DMC的一方，被电耦合在电源电压Vcc与接地电压Vss之间。同样，数据总线/DB及选择列的位线/BL通过被选择的存储单元MC及虚存储单元DMC的另一方，被电耦合在电源电压Vcc与接地电压Vss之间。
在数据读出时，由电压放大器130、晶体管122、127构成的数据线电压箝位部与数据读出前也同样，把各数据总线DB及/DB箝位至规定的电压Vr。特别是，在数据总线/DB与虚存储单元DMC连接的场合下，也可以基于虚存储单元DMC的通过电流，实施数据总线DB及/DB的箝位动作。
因此，数据读出电路110在数据总线DB，/DB及选择列的位线BL，/BL被箝位至上述规定电压的状态下，在数据总线DB与/DB的通过电流之间产生与被选择的存储单元MC及虚存储单元DMC的电阻差(ΔR/2)对应的电流差。
根据数据总线DB及/DB的通过电流差，在具有同一电阻RL的电流检测电阻124与129之间也发生通过电流差，与此对应，在节点No与/No之间，发生与被选择的存储单元MC的存储数据对应的电压差。其结果是，电压放大器130可生成反映被选择的存储单元MC的存储数据的电平的读出数据DOUT。
此外，在数据总线DB与虚存储单元DMC被连接的场合下，即使不特地切换电压放大器130的输入侧与数据总线DB及/DB之间的连接，也可以实施基于被选择的存储单元MC及虚存储单元DMC的通过电流差的同样的数据读出动作。然而在希望基于虚存储单元DMC的通过电流，严密实施数据总线DB，/DB的电压箝位动作的场合下，也可以采用与虚字线DWL1，DWL2的选择连动，对电压放大器130的输入侧与数据总线DB及/DB之间的连接进行切换的构成。
如上所述，在实施方式6下的构成中，可以在把数据总线DB，/DB及选择列的位线BL及/BL的电压基本上维持在恒定电平的基础上，实施数据读出动作。因此，可以实施不伴随具有较大寄生电容的上述数据线的充放电的高速的数据读出。
特别是，由于在数据读出前，把寄生电容较大的数据总线DB及/DB箝位至与数据读出时相同的规定电压，因此即使在数据读出开始时，也无需数据总线DB及/DB的充放电。其结果是，可使数据读出动作进一步高速化。
此外，由于可以基于虚存储单元DMC的通过电流，即实际的电阻，实施数据总线DB，/DB的电压箝位动作，因而可以根据制造过程的变动所引起的MTJ存储单元的电阻特性偏差，确保数据读出动作点(得到最大电压振幅的点)。
实施方式6的变形例在实施方式6中，所介绍的是在与标准的MTJ存储单元相同的阵列内把基准单元(虚存储单元)配置成行列状的构成，在实施方式6的变形例中，对把基准单元配置到存储器阵列以外的场合下的数据读出电路系统的构成作以说明。
图14是表示在实施方式6的变形例下的数据读出电路系统结构的电路图。
参照图14，在实施方式6的变形例下的构成中，在存储器阵列10内，用于实施数据存储的标准存储单元MC被配置成行列状。
位线BL与各存储单元列对应配置。预充电门电路PG与各位线BL对应设置。各预充电门电路PG对位线预充电信号BLPR响应，使对应的位线BL的一端与接地电压Vss耦合。存储单元MC被分别与字线WL及位线BL的交点对应配置。在图14中，代表性地示出了与第1及第2存储单元行和第1及第2存储单元列对应的4个存储单元列以及与它们对应的信号线组。
在实施方式6的变形例下的构成中，配置2条数据总线DB1及DB2。与数据总线DB1及DB2分别对应，设置DPG1及DPG2。预充电门电路DPG1及DPG2对位线预充电信号BLPR响应，把数据总线DB1及DB2预充电至接地电压Vss。
列选择线CSL与数据总线DB的配置根数对应，被按每2个存储单元列配置。比如，图14所示的列选择线CSL1被按第1及第2存储单元列共用设置，在第1或第2存储单元列被选择的场合下，被活化至H电平。
通过被分别与存储单元列对应设置的列选择门电路CG(1)，CG(2)，……，奇数列的位线的另一端被与数据总线DB1连接，偶数列的位线的另一端被与数据总线DB2电耦合。比如，位线BL1通过列选择门电路CG(1)，被与数据总线DB1电耦合，位线BL2通过列选择门电路CG(2)，被与数据总线DB2电耦合。各列选择门电路CG(1)，CG(2)，……通过比如N沟道MOS晶体管被构成。在下文中，在总称列选择门电路CG(1)，CG(2)，……的场合下，称为列选择门电路CG。
此外，读词选择门电路RCSG被按共享同一列选择线CSL的存储单元列配置。读词选择门电路RCSG在对应的列选择线被活化的场合下，使列选择门电路CG的门电路与节点Nb连接。比如，对列选择线CSL1的活化响应后，读词选择门电路RCSG1使列选择门电路CG(1)及CG(2)的各门电路与节点Nb连接。
另一方面，读词选择门电路RCSG在对应的列选择线被非活化的场合下，使所对应的列选择门电路CG的门电路与接地电压Vss相接。这样，与非选择的列选择线对应的各列选择门电路CG被断路。
在存储器阵列10之外被作为基准单元配置的复制存储单元RMC被连接在基准节点Nr与接地电压Vss之间。复制存储单元RMC具有与图13所示的虚存储单元DMC同样的电阻Rm，配有被串联连接的复制磁阻元件TMRr、复制存取元件ATRr。复制磁阻元件TMRr及复制存取元件ATRr分别与虚存储单元DMC中的虚磁阻元件TMRd及虚存取元件ATRd同样设计。复制存取元件ATRr的门电路被固定在电源电压Vcc，被设定为常通状态。
实施方式6的变形例下的数据读出电路150包括电流源120、晶体管122、电流检测电阻124、电压放大器130、140。电压放大器130对通过复制存储单元RMC与接地电压Vss耦合的基准节点Nr与规定的基准电压Vr之间的电压差进行放大，向节点Nb输出反馈电压Vfb。晶体管122被电耦合在基准节点Nr与节点No之间，接收向栅极传送的反馈电压Vfb。
数据读出电路150还包括被设置在电源电压Vcc与节点No之间，用于把恒定电流Is提供给节点/No的电流源165、用于切换数据总线DB1及DB2与节点No之间的连接的选择开关167、被连接在节点No与接地电压Vss之间的电流检测电阻169。电流检测电阻124及169的电阻被设定为同一值RL。
选择开关167对控制信号SWG响应，使被与数据总线DB1及DB2中的选择存储单元耦合的一方与节点No连接。比如，控制信号SWG可以由表示选择存储单元是否属于偶数列及奇数列的任意一方的1位信号构成。
在数据读出前，各字线WL及各列选择线被非活化，位线预充电信号BLPR被活化。因此，各位线BL被与存储单元MC断离，被预充电至接地电压Vss。此外，数据总线DB及/DB也被预充电至接地电压Vss。
在数据读出时，位线预充电信号BLPR被非活化，各位线BL，/BL及各数据总线DB1，DB2被与接地电压Vss断离。此外，根据地址选择，选择行的字线及选择列的列选择线被有选择地活化。此外，通过选择开关167，数据总线DB1及DB2的一方被与节点No连接。
与此对应，在构成选择列的列选择门电路CG的MOS晶体管的栅极上，与晶体管122的栅极同样，用于把基准节点Nr维持在基准电压Vr上的反馈电压Vfb被输入。因此，在由电压放大器130、晶体管122及选择列的列选择门电路CG构成的数据线电压箝位部的作用下，选择列的位线基于复制存储单元RMC的通过电流，被箝位至规定电压Vr。
与此对应，数据总线DB1及DB2的被选择的一方及选择列的位线BL通过被选择的存储单元MC，被电耦合在电源电压Vcc与接地电压Vss之间。同样，基准节点通过复制存储单元RMC，被电耦合在电源电压Vcc与接地电压Vss之间。
因此，数据读出电路110在基准节点Nr及选择列的位线BL被箝位至上述规定电压的状态下，在被选择的数据总线与基准节点Nr的通过电流之间产生与被选择的存储单元MC及复制存储单元RMC的电阻差(ΔR/2)对应的电流差。
与此对应，通过具有同一电阻RL的电流检测电阻124及159，在节点No与/No之间，发生与被选择的存储单元MC的存储数据对应的电压差。其结果是，电压放大器130可与实施方式6同样生成读出数据DOUT。
通过上述构成，可与实施方式6下的数据读出动作同样，在高速及高精度下实施数据读出。此外，由于可以由配置1个复制存储单元RMC取代以行列状配置的虚存储单元DMC，因而与实施方式6下的构成相比，存储器阵列10的面积可以小型化。
权利要求
1.一种薄膜磁体存储装置，配有多个存储单元，其各自具有与被磁写入的存储数据对应的电阻；互补的第1及第2数据线；差动放大部，其用于实施与上述第1及第2数据线的通过电流差对应的数据读出，在数据读出时，上述第1及第2数据线中的每一方分别通过上述多个存储单元中的选择存储单元及作为上述选择存储单元的比较对象被设置的比较单元来与固定电压电耦合，其中上述差动放大部，包括电流供应电路，其被设置在电源电压与第1及第2节点之间，用于至少在上述数据读出时向上述第1及第2节点提供同一动作电流；电流放大电路，其使上述第1及第2节点与上述第1及第2数据线之间电耦合，同时为把上述各第1及第2数据线维持在基准电压以下的规定电压，而把上述第1及第2数据线之间产生的通过电流差转换成上述第1及第2节点的电压差。
2.权利要求1中记载的薄膜磁体存储装置，其中上述差动放大部还包括电流供应晶体管，其被电耦合在上述电源电压与内部节点之间，在数据读出时通路，提供上述动作电流，上述电流供应电路具有第1及第2晶体管，其分别被电耦合在上述内部节点与上述第1及第2节点之间，各自具有与上述第1节点连接的栅极，上述电流放大电路具有第3晶体管，其被电耦合在上述第1节点及上述第1数据线之间，在栅极接收上述基准电压；第4晶体管，被电耦合在上述第2节点及上述第2数据线之间，在栅极接收上述基准电压。
3.权利要求2中记载的薄膜磁体存储装置，其中上述基准电压低于上述电源电压。
4.权利要求1中记载的薄膜磁体存储装置，其中上述电流供应电路即使在数据读出前，也向上述第1及第2节点供应上述动作电流。
5.权利要求4中记载的薄膜磁体存储装置，其中上述电流供应电路具有第1及第2晶体管，其分别被电耦合在上述电源电压与上述第1及第2节点之间，各自具有与上述第1节点连接的栅极，上述电流放大电路具有第3晶体管，其被电耦合在上述第1节点及上述第1数据线之间，在栅极接收上述基准电压；第4晶体管，其被电耦合在上述第2节点及上述第2数据线之间，在栅极接收上述基准电压。
6.权利要求1中记载的薄膜磁体存储装置，其中上述多个存储单元被按多个存储块分割配置，上述差动放大部与上述第1及第2数据线被按各上述存储块设置，上述薄膜磁体存储装置还配有互补的第1及第2总数据线，其在上述多个存储块共用设置；总电流供应部，其被设置在第1电压与上述第1及第2总数据线之间，向上述第1及第2总数据线中的各条提供同一电流；多个第1数据传输电路，其分别与上述多个存储块对应设置，用于各自利用对应的差动放大部中的上述第1节点的电压对应的电流把上述第1总数据线向第2电压驱动；多个第2数据传输电路，其分别与上述多个存储块对应设置，用于各自利用对应的差动放大部中的上述第2节点的电压对应的电流把上述第2总数据线向上述第2电压驱动；电压放大器，其对上述第1及第2总数据线之间的电压差进行放大，并生成读出数据。
7.权利要求6中记载的薄膜磁体存储装置，其中上述第1及第2电压分别相当于上述电源电压及接地电压，各上述第1数据传输电路具有第1N沟道场效应晶体管，其被电耦合在上述第1总数据线与上述接地电压之间，具有被与对应的第1节点连接的栅极，各上述第2数据传输电路具有第2N沟道场效应晶体管，其被电耦合在上述第2总数据线与上述接地电压之间，具有被与对应的第2节点连接的栅极。
8.权利要求1中记载的薄膜磁体存储装置，其中上述多个存储单元(MC)被按行列状配置，上述第1及第2数据线分别与被按各存储单元列配置的互补位线对应，上述差动放大部在各上述存储单元列被作为传感放大器设置，上述薄膜磁体存储装置还配有互补的第1及第2总数据线，其针对上述多个存储单元共用设置；总电流供应部，其被设置在第1电压与上述第1及第2总数据线之间，向上述第1及第2总数据线中的各条提供同一电流；多个第1数据传输电路，其分别与上述存储单元列对应设置，用于各自根据列选择结果动作，利用对应的差动放大部中的上述第1节点的电压所对应的电流，把上述第1总数据线向第2电压驱动；多个第2数据传输电路，其分别与上述存储单元列对应设置，用于各自根据上述列选择结果动作，利用对应的差动放大部中的上述第2节点的电压所对应的电流，把上述第2总数据线向上述第2电压驱动；电压放大器，其对上述第1及第2总数据线之间的电压差进行放大，并生成读出数据。
9.权利要求1中记载的薄膜磁体存储装置，其中上述电流供应电路具有第1电流镜电路，其用于向各上述第1节点及第3节点供应上述同一电流；第2电流镜电路，其用于向各上述第2节点及第4节点供应上述同一电流，上述电流放大电路具有第1转换电路，其被设置在上述第1及第4节点与上述第1数据线之间，用于在上述第1节点生成与上述第1数据线的上述通过电流对应的电压；第2转换电路，其被设置在上述第2及第3节点与上述第2数据线之间，用于在上述第2节点生成与上述第2数据线的上述通过电流对应的电压。
10.权利要求9中记载的薄膜磁体存储装置，其中上述第1电流镜电路具有第1及第2晶体管，其分别被电耦合在上述电源电压与上述第1及第3节点之间，各自的栅极被与上述第3节点连接，上述第2电流镜电路具有第3及第4晶体管，其分别被电耦合在上述电源电压与上述第2及第4节点之间，各自的栅极被与上述第4栅极连接，上述第1转换电路具有第5及第6晶体管，其分别被电耦合在上述第1及第4节点与上述第1数据线之间，向各自的栅极接收上述基准电压，上述第2转换电路具有第7及第8晶体管，其分别被电耦合在上述第2及第3节点与上述第2数据线之间，向各自的栅极接收上述基准电压。
11.一种薄膜磁体存储装置，配有多个存储单元，其各自根据被磁写入的存储数据，具有第1及第2电阻之一；基准单元，其具有上述第1及第2电阻的中间电阻，至少在上述数据读出时，被电耦合在第1及第2电压之间；第1数据线，其在数据读出时，通过与被选择的地址对应的选择存储单元，被电耦合在第1及第2电压之间；数据读出电路，其用于实施与上述选择存储单元及上述基准单元的通过电流差对应的数据读出，其中上述数据读出电路包括数据线电压箝位部，其在上述数据读出时，基于上述基准单元的通过电流，把上述第1数据线箝位至规定电压。
12.权利要求11中记载的薄膜磁体存储装置，其中上述数据线电压箝位部在上述数据读出前，把上述第1数据线箝位至上述规定电压。
13.权利要求11中记载的薄膜磁体存储装置，还配有第2数据线，其用于传输与上述第1数据线互补的数据，其中上述第2数据线在上述数据读出时，通过上述基准单元，被电耦合在第1及第2电压之间，上述数据读出电路包括第1电流供应部，其被设置在上述第1电压与第1节点之间，用于把恒定电流供应给上述第1节点；第2电流供应部，其被设置在上述第1电压与第2节点之间，用于把上述恒定电流供应给上述第2节点，上述数据线电压箝位部包括第1电流控制部，其被设置在上述第1节点与上述第1及第2数据线的规定一方之间，按照上述一方的数据线电压被维持在上述规定电压的原则，对上述一方的数据线的通过电流进行控制；第2电流控制部，其被设置在上述第2节点与上述第1及第2数据线的规定的另一方之间，按照上述一方的数据线电压被维持在上述规定电压的原则，对上述另一方的数据线的通过电流进行控制，上述数据读出电路还包括用于把上述第1及第2数据线的通过电流差转换成电压差的电压转换部。
14.权利要求11中记载的薄膜磁体存储装置，其中数据读出电路还包括第1电流供应部，其被设置在上述第1电压与第1节点之间，用于把恒定电流供应给上述第1节点；第2电流供应部，其被设置在上述第1电压与第2节点之间，用于把上述恒定电流供应给上述第2节点，上述数据线电压箝位部具有基准节点，其通过上述基准单元被与上述第2电压连接；第1电流控制部，其被设置在上述第1节点与上述基准节点之间，按照上述基准节点的电压被维持在上述规定电压的原则，对上述基准节点的通过电流进行控制；第2电流控制部，其被设置在上述第2节点与上述第1数据线之间，按照上述基准节点的电压被维持在上述规定电压的原则，对上述第1数据线的通过电流进行控制，上述数据读出电路还包括电流差检测部，用于把上述第1数据线及上述基准节点的通过电流差转换成电压差。
15.权利要求14中记载的薄膜磁体存储装置，其中上述数据线电压箝位部还具有电压放大器，其对第3节点产生与上述基准节点的电压与上述规定电压之间的电压差对应的反馈电压，上述第1电流控制部具有第1晶体管，其被电耦合在上述第1节点与上述基准节点之间，通过栅极接收上述反馈电压，上述第2电流控制部具有第2晶体管，其用于根据地址选择结果，使上述第1数据线与上述选择存储单元电耦合，上述反馈电压被输入到上述第2晶体管的栅极。
全文摘要
在数据读出时，被选择的存储单元(MC)及比较单元(MC#)通过互补的第1及第2位线(BL，/BL)，分别与互补的第1及第2数据线(DIO，/DIO)连接。差动放大器(60)向互补的第1及第2数据总线(DB，/DB)提供存储单元(MC)及比较单元(MC#)的通过电流，同时对与存储单元(MC)及比较单元(MC#)的电阻差对应产生的第1及第2数据总线(DB，/DB)的通过电流差进行放大，在第1及第2节点(No，/No)之间产生具有与选择存储单元的存储数据的电平对应的极性的电压差(ΔV)。
文档编号H01L43/08GK1435842SQ02131598
公开日2003年8月13日 申请日期2002年9月10日 优先权日2002年1月30日
发明者谷崎弘晃, 日高秀人, 大石司 申请人:三菱电机株式会社, 三菱电机工程株式会社