半导体装置的制造方法

专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种在同一衬底上具有不同耐压漏极的高压MOS(金属氧化物半导体)晶体管与低压MOS晶体管的半导体装置的制造方法，并涉及一种根据此方法制造的半导体装置。
背景技术：
一般情况下，用于驱动图像传感器、LCD以及印刷磁头等的集成电路(以下称为“驱动IC”)，由具有在+V以上的电源电压下工作的漏极及源极间的耐压(或简称为“漏极耐压”)能力强的高压MOS晶体管的驱动输出单元，以及具有在数伏以下的电源电压下可以使用的漏极耐压能力差的低压MOS晶体管的控制驱动输出单元的逻辑单元构成。另外，在以下的叙述中，有时也会将MOS晶体管简称为晶体管。
对于驱动IC而言，将这些高压晶体管和低压晶体管在同一衬底上形成是比较理想的。耐压能力不同的晶体管在同一衬底上形成的最简单的方法是分别使用不同的处理工艺来进行。即，不论高压晶体管还是低压晶体管，先将其中之一在衬底上形成，再将另外一个在同一衬底上形成。
但是，通过分别处理形成高压晶体管或低压晶体管时，由于制造工艺多，导致效率低并且成本高。
因此，最理想的方法是既不损害高压晶体管和低压晶体管的各自的特性，又能够高效率地在同一衬底上形成高压晶体管和低压晶体管。

发明内容
本发明的目的是解决现有技术存在的问题，提供既不损害高压MOS晶体管和低压MOS晶体管的各自特性，又能够高效率地在同一衬底上形成高压MOS晶体管和低压MOS晶体管的技术和方法。
为了达到所述目的的至少一部分，本发明所述用于制造在同一半导体衬底上具有不同漏极耐压能力的高压MOS晶体管与低压MOS晶体管的半导体装置的方法包括以下步骤(a)在所述衬底的上方已形成的第一绝缘膜上形成栅极；(b)在已形成的所述栅极的侧面形成侧壁；(c)通过引入杂质元素，形成漏极区及源极区；步骤(b)进而包括，(b1)在包含栅极的衬底的表面形成第二绝缘膜；(b2)形成覆盖与高压MOS晶体管对应区域的第一掩膜；以及(b3)利用已有的第一掩膜，在衬底上已形成的绝缘膜内，通过蚀刻与低压MOS晶体管对应区域的第二绝缘膜，在低压MOS晶体管的栅极的侧面，形成由第二绝缘膜产生的侧壁。
根据本发明的制造方法，可以高效率地在同一衬底上形成高压MOS晶体管与低压MOS晶体管。特别是当形成侧壁时，由于第一掩膜预先覆盖了与高压MOS晶体管对应的区域，即使为了形成低压MOS晶体管的侧壁进行过度蚀刻，也不能使高压MOS晶体管的栅极周边的第二绝缘体变薄。因此，对于高压MOS晶体管，不能够在栅极周边的第一绝缘膜的下层区引入杂质元素形成漏极区或者源极区，以及不能在下层区的表面区域实施硅化。这样做则不会导致漏极耐压能力降低，不会损害高压MOS晶体管的耐压特性。
本发明的制造方法中，步骤(c)进而包括以下步骤(c1)至少在该高压MOS晶体管的漏极区及源极区理应形成的漏极-源极形成区，同时在栅极上至少处于打开状态，形成覆盖该高压MOS晶体管的栅极与漏极区或者源极区之间应形成补偿区的补偿形成区的第二掩膜；(c2)利用已有的第二掩膜，在该衬底上已形成的绝缘膜内，通过蚀刻至少将漏极-源极形成区上的第一及第二绝缘膜以及栅极上的第二绝缘膜去除；以及(c3)利用已形成的该第二掩膜，至少在漏极-源极形成区以及栅极处引入杂质元素。
采用这样的结构，当引入杂质元素时，对于高压MOS晶体管，由于第二掩膜的作用，可以阻止栅极周边的第一绝缘膜的下层区内杂质的进入。
另外，利用第一掩膜，通过蚀刻除掉去除高压MOS晶体管的漏极-源极形成区的第一及第二绝缘膜，此后，由于不必去除而继续利用此掩膜，在向漏极-源极形成区引入杂质元素时，不会产生掩膜的位移，在向这些区域中引入杂质元素时可以保证较好的精度。
本发明的制造方法中，还包括对于步骤(c1)，作为第二掩膜，在补偿形成区以外，进一步形成覆盖应形成低压MOS晶体管元件的元件形成区的掩膜，同时，(c4)形成至少在该低压MOS晶体管的元件形成区上展开的第三掩膜；以及(c5)利用已形成的第三掩膜，至少在元件形成区处引入杂质元素。
这样，通过蚀刻去除高压MOS晶体管的漏极-源极形成区的第一及第二绝缘膜时，作为第二掩膜，由于是利用同样覆盖低压MOS晶体管的元件形成区的掩膜，低压MOS晶体管的元件形成区不受任何此时的蚀刻影响，也不会因为蚀刻而发生部分低压MOS晶体管的侧壁被去除的危险。
本发明的制造方法中，进一步还包括(d)在已有的栅极、漏极区与源极区上形成金属膜，通过对其热处理，使构成栅极、漏极区及源极区的各自的半导体层的至少一部分与构成金属膜的金属相融合的硅化步骤。
步骤(c)结束后，对于高压MOS晶体管，栅极周边的第一绝缘膜由于第二绝缘膜作用而被覆盖受到保护。因此，即使其后由于步骤(d)而产生硅化，栅极周边的第一绝缘膜的下层区的半导体也不会被硅化。这样可以控制下层区的半导体由于产生硅化而导致漏极耐压能力的降低，不会损害高压MOS晶体管的耐压特性。


图1是在场表面形成局部氧化膜步骤的剖面示意图；图2是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图；图3是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图；图4是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图；图5是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图；图6是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；图7是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；图8是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；图9是在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图；图10是在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图；图11是形成高压晶体管的栅极氧化膜步骤的剖面示意图；
图12是形成高压晶体管的栅极氧化膜步骤的剖面示意图；图13是在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图；图14是在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图；图15是形成低压晶体管的栅极氧化膜步骤的剖面示意图；图16是形成低压晶体管的栅极氧化膜步骤的剖面示意图；图17是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；图18是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；图19是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；图20是形成低压nMOS源极及漏极的补偿区步骤的剖面示意图；图21是形成低压pMOS源极及漏极的补偿区步骤的剖面示意图；图22是形成侧壁步骤的剖面示意图；图23是形成侧壁步骤的剖面示意图；图24是形成高压晶体管以及低压晶体管的漏极区及源极区步骤的剖面示意图；
图25是形成高压晶体管以及低压晶体管的漏极区及源极区步骤的剖面示意图；图26是形成高压晶体管以及低压晶体管的漏极区及源极区步骤的剖面示意图；图27是硅化步骤的剖面示意图；图28是硅化步骤的剖面示意图；图29是根据普通的制造工艺实施例形成的高压nMOS构造特征的剖面示意图；图30是根据普通的制造工艺实施例形成的高压nMOS构造特征的剖面示意图；图31是本发明的半导体制造工艺实施例中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图；图32是所述实施例的制造工艺中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图；图33是所述实施例的制造工艺中形成侧壁步骤的剖面示意图；图34是所述实施例的制造工艺中形成侧壁步骤的剖面示意图；图35是所述实施例的制造工艺中形成侧壁步骤的剖面示意图；图36是所述实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图；图37是所述实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图；
图38是所述实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图；图39是所述实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图；图40是所述实施例的制造工艺中，形成高压晶体管以及低压晶体管的漏极区及源极区步骤的剖面示意图；以及图41是根据所述实施例的制造工艺形成的高压晶体管的剖面示意图。
具体实施例方式
根据以下顺序说明本发明的优选实施例的实施方式。
A、构成其前提的普通的制造工艺实施例B、由普通制造工艺形成的高压晶体管的构造特征C、根据本发明的制造工艺实施例A.构成其前提的普通的制造工艺实施例首先，为了说明本发明的半导体装置的制造工艺，先对构成其前提的普通制造工艺进行说明。图1至图28表示构成本发明的半导体制造装置前提的普通制造工艺的剖面示意图。该制造工艺是一个高/低压互补型金属氧化物半导体(CMOS)晶体管处于同一衬底工艺的实施例。各图的区域HV表示高压晶体管区域，区域LV表示低压晶体管区域。区域HVp表示高压的P沟道MOS晶体管(以下简称为“pMOS”)区域，区域HVn表示高压的N沟道MOS晶体管(以下简称为“nMOS”)区域。另外，区域LVp表示低压pMOS区域，区域LVn表示低压nMOS区域。
首先，在半导体衬底上，通过将元件形成区域与其它区域(称为“场部”或是“绝缘部”)分离，形成限定的元件形成区域。图1表示在场表面形成局部氧化硅膜步骤的剖面示意图。如图1所示，p型的硅(Si)衬底(Psub)100的场的表面上形成局部氧化硅膜(LOCOS(Local Oxidation of Silicon)膜)102。以下将p型硅衬底简称为“衬底”。LOCOS膜102的形成通过一般的光蚀刻技术完成。LOCOS膜102形成后，在衬底100的全部表面形成第一氧化膜(SiO2)110。以第一氧化膜110为例，通过淀积形成衬底100的表面。
然后，在高压晶体管区域HV，形成产生高压pMOS的n型势阱(以下简称为“n型势阱”)。图2及图3表示在高压晶体管区域HV内形成n型势阱步骤的剖面示意图。
如图2所示，除了高压晶体管区域HV外，在其它的区域上形成第一抗蚀膜R1。抗蚀膜的形成通过一般的光蚀刻技术完成。然后，在第一抗蚀膜R1的开口区域，即高压晶体管区域HV的衬底100内，注入n型杂质离子。图中的记号X表示被注入的杂质，在以后的图中表示同样的意思。该实施例中，注入具有2.6MeV能量的磷离子(P+)。然后，如图3所示，除去第一抗蚀膜R1，通过高温和长时间的热处理，被注入的n型杂质(磷)在衬底100中扩散，形成n型势阱120。本实施例中在1200℃状态下进行了12小时的热处理。
然后，在高压晶体管区域HV中，形成产生高压nMOS的p型势阱(以下简称为“p型势阱”)。图4及图5表示在高压晶体管区域HV内形成p型势阱步骤的剖面示意图。
如图4所示，除了高压nMOS区域HVn外，在其它的区域上形成第二抗蚀膜R2。因此，在第二抗蚀膜R2的开口区域，即高压nMOS区域HVn的n型势阱120内，注入p型杂质离子。本实施例中注入的是具有250keV能量的硼离子(B+)。随后，如图5所示，除去第二抗蚀膜R2，经过高温和长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成p型势阱130。本实施例中在1200℃状态下进行12小时的热处理。
然后，为了得到高压晶体管的源极区及漏极区，形成源极补偿区及漏极补偿区(以下均简称为“补偿区”)。图6至图8表示形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
首先，如图6所示，除了高压nMOS的漏极及源极的补偿区部分外，在其它的区域上形成第三抗蚀膜R3。然后，在第三抗蚀膜R3的开口区域，即与高压nMOS的补偿区相对应的p型势阱130内，注入n型杂质离子。离子注入后，除去第三抗蚀膜R3。在本实施例中注入的是具有300keV能量的磷离子(P+)。
然后，如图7所示，除去高压pMOS的漏极及源极的补偿区部分，在其它的区域上形成第四抗蚀膜R4。然后，在第四抗蚀膜R4的开口区域，即与高压pMOS的补偿区相对应的n型势阱120内，注入p型杂质离子。离子注入后，清除第四抗蚀膜R4。本实施例中注入的是具有150keV能量的硼离子(B+)。
另外，对于图6所示的离子注入步骤与图7所示的离子注入步骤，二者也可反向顺序进行。
然后，如图8所示，通过高温、长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成高压pMOS的漏极补偿区122及源极补偿区124。另外，注入其中的n型杂质(磷)在p型势阱130中扩散，形成高压nMOS的漏极补偿区132及源极补偿区134。
为了控制高压晶体管的临界电压，在沟道区域注入杂质离子。图9表示在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图。图10表示在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图。
首先，如图9所示，除高压nMOS区域HVn外，在其它区域上形成第五抗蚀膜R5。因此，为了控制高压nMOS的临界电压，在第五抗蚀膜R5的开口区域即沟道区域，注入n型杂质离子。本例中注入的是具有80keV能量的磷离子(P+)。离子注入后，清除第五抗蚀膜R5。
然后，如图10所示，除高压pMOS区域HVp外，在其它区域上形成第六抗蚀膜R6。因此，为了控制高压pMOS的临界电压，在第六抗蚀膜R6的开口区域即沟道区域，注入p型杂质离子。本实施例中注入的是具有40keV能量的硼离子(B+)。离子注入后，清除第六抗蚀膜R6。
另外，对于图9所示的离子注入步骤与图10所示的离子注入步骤，二者也可反向顺序进行。
然后，形成高压晶体管的栅极氧化膜。图11及图12表示形成高压晶体管的栅极氧化膜步骤的剖面示意图。
如图11所示，首先，利用全面蚀刻清除第一氧化膜110，然后，为了形成高压晶体管的栅极氧化膜，通过淀积形成第二氧化膜112。接着，作为栅极氧化膜，为了保护必要的区域，形成第七抗蚀膜R7，用蚀刻清除第七抗蚀膜R7开口区域的已不需要的第二氧化膜112。由此，如图12所示，形成高压nMOS所需的栅极氧化膜112Gn及高压pMOS所需的栅极氧化膜112Gp。此外，图中的点划线表示高压nMOS及pMOS的沟道区域，以下的图表示同样的意思。
这里，已完成的栅极氧化膜112Gp和112Gn由淀积形成的第二氧化膜112构成。但是最终的栅极氧化膜构造还包含下边所述步骤中进一步淀积形成的氧化膜。为使栅极氧化膜112Gp和112Gn的厚度达到约700，本实施例中的第二氧化膜112由淀积形成。
然后，在低压晶体管区域LV的低压pMOS区域LVp，形成低压pMOS所需的n型势阱。图13表示在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图。
如图13所示，在衬底100整体表面上，淀积形成了作为牺牲氧化膜的第三氧化膜114。因此，除低压pMOS区域LVp外，在其它区域形成第八抗蚀膜R8。然后，在第八抗蚀膜的开口区域，即低压pMOS区域LVp的衬底100内，通过注入n型杂质离子形成n型势阱140。本实施例中注入具有1.2MeV、380keV、180keV及30keV的4种能量的磷离子(P+)，形成n型势阱140。离子注入后，除去第八抗蚀膜R8。
然后，在低压晶体管区域LV的低压nMOS区域LVn，形成低压nMOS所需的p型势阱。图14表示在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图。
如图14所示，除去低压nMOS区域LVn，在其它区域形成第九抗蚀膜R9。在第九抗蚀膜R9的开口区域，即低压nMOS区域LVn的衬底100内，通过注入p型杂质离子形成p型势阱150。本例中注入具有700keV、130keV及60keV的3种能量的硼离子(B+)，以及注入具有50keV能量的氟化硼离子(BF2+)，形成p型势阱150。离子注入后，清除第九抗蚀膜R9。
另外，对于图13所示n型势阱140的形成步骤与图14所示的p型势阱150的形成步骤，二者也可反向顺序进行。
但是，图13及图14的步骤完成后的高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第二氧化膜112和第三氧化膜114构成的。本实施例的第三氧化膜114由大约100的厚度淀积形成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp形成约760-770的厚度。
然后，形成低压晶体管的栅极氧化膜。图15及图16表示形成低压晶体管的栅极氧化膜步骤的剖面示意图。
首先，如图15所示，形成第十抗蚀膜R10，通过蚀刻去除不需要的第三氧化膜114。此后当清除第十抗蚀膜R10后，如图16所示，在衬底100的全部表面淀积形成第四氧化膜116。在低压nMOS区域LVn及低压pMOS区域LVp的元件形成区(被LOCOS102挟在其中的区域)上形成的第四氧化膜116，成为在各自区域上形成的晶体管的栅极氧化膜116Gn及116Gp。
这里，高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第二至第四的氧化膜112、114及116构成。本实施例的第四氧化膜116由大约70的厚度淀积而成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp由厚度约800的淀积而形成。
然后，形成高压晶体管以及低压晶体管的栅极。图17至图19表示形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
首先，如图17所示，在衬底100整体表面上，淀积形成了作为栅极的多晶硅膜160。然后，除高压nMOS及低压nMOS的栅极区域外，在其它区域形成第十一抗蚀膜R11。在第十一抗蚀膜R11的开口区域，即形成高压nMOS及低压nMOS栅极的多晶硅膜160区域内，注入n型杂质离子。本实施例中注入具有30keV能量的磷离子(P+)。另外，如图18所示，清除第十一抗蚀膜R11后，通过热处理使注入的n型杂质(磷)扩散。
然后，如图19所示，在与各个晶体管的栅极相对应的区域内形成第十二抗蚀膜R12。接着，通过蚀刻清除不受第十二抗蚀膜R12保护的不需要的多晶硅膜160。由此形成高压pMOS栅极160Hp、高压nMOS栅极160Hn、低压pMOS栅极160Lp以及低压nMOS栅极160Ln。
这里，作为电极材料，由于多晶硅的阻抗值与其它一般的金属材料相比较高，利用多晶硅构成栅极时，通过在各自不同的沟道注入相对应的杂质使其产生低阻抗。对于后述图24中所示的步骤，当在nMOS的漏极及源极区中注入n型杂质离子时，与其对应的栅极中也要注入n型杂质离子，但此时的离子注入量对于nMOS的栅极的离子注入来说数量不足，低阻抗效果不充分。为此，对于上述图17和图18中表示的处理方法，与nMOS的栅极相对应的多晶硅区域160H和160L作为预备产生低阻抗。
对图17的第十一抗蚀膜R11，虽然与栅极不相对应的区域也有开口区域，但这是如后述图24所示，为了在向漏极与源极区注入离子时形成第十五抗蚀膜R15而使用抗蚀掩膜，以及利用该掩膜形成第十一抗蚀膜R11。这样，即使第十一抗蚀膜R11在与栅极不相对应的区域也有开口区，如图1 9所示，由于用蚀刻清除与栅极不相对应的区域的多晶硅，因此也不会产生问题。另外，对于与专用掩膜形成的第十一抗蚀膜R11的栅极不相对应的区域，也可以不开口。
然后，在p型势阱150的衬底表面侧面形成低压nMOS的源极及漏极的补偿区。图20表示形成低压nMOS源极及漏极的补偿区步骤的剖面示意图。
如图20所示，在衬底100的全部表面，通过淀积形成第五氧化膜118。然后，除低压nMOS区域LVn外，在其它区域形成第十三抗蚀膜R13，在p型势阱150的较浅区域内注入n型杂质离子。本实施例中作为n型杂质，具有30keV能量的磷离子(P+)被注入。由此，形成了为得到漏极区及源极区的漏极补偿区152以及源极补偿区154。
下一步，在p型势阱150的较深区域注入p型杂质离子。本实施例中注入的p型杂质为具有55keV能量的硼离子(B+)。与较浅区域相比较，p型势阱150的较深区域的n型杂质浓度低。利用这样的p型势阱150的构造，可以使形成低压nMOS的各电极间的耐压能力变得比较高。
然后，在n型势阱140的衬底表面侧面形成低压pMOS的源极及漏极的补偿区。图21表示形成低压pMOS的源极及漏极补偿区步骤的剖面示意图。
如图21所示，除低压pMOS区域LVp外，在其它区域形成第十四抗蚀膜R14，在n型势阱140的较浅区域内注入p型杂质离子。本实施例中注入的p型杂质为具有20keV能量的氟化硼离子(BF2+)。由此，形成了用于漏极区及源极区的漏极补偿区142以及源极补偿区144。
下一步，在n型势阱140的较深区域注入n型杂质离子。本实施例中注入的n型杂质为具有100keV能量的磷离子(P+)。与较浅区域相比较，n型势阱140的较深区域的p型杂质浓度低。利用这样的n型势阱140的构造，可以使形成低压pMOS的各电极间的耐压能力变得比较高。
另外，对于图20表示的低压nMOS补偿区的形成步骤与图21表示的低压pMOS补偿区的形成步骤来说，二者也可反向顺序进行。
在低压nMOS的栅极160Ln以及低压pMOS的栅极160Lp的侧面，形成在源极区及漏极区产生时成为掩膜的侧壁。图22及图23表示形成侧壁的步骤剖面示意图。
如图22所示，在衬底100的全部表面，形成用于产生侧壁的第六氧化膜119。本例中第六氧化膜的厚度约为1300。随后，如图23所示，通过蚀刻手段将覆盖在各晶体管的栅极160Hp、160Hn、160Lp、160Ln上面的第五氧化膜118及第六氧化膜119完全清除。由此在低压pMOS的栅极160Lp及nMOS的栅极160Ln的侧面形成由第五氧化膜118及第六氧化膜119所产生的侧壁119SW。由此步骤，在高压nMOS的栅极160Hn及高压pMOS的栅极160Hp的侧面，也同样形成侧壁119SW。
接下来形成高压晶体管及低压晶体管的源极区及漏极区。图24至图26表示形成高压晶体管以及低压晶体管的源极区及漏极区的步骤的剖面示意图。
首先，如图24所示，除高压nMOS区域HVn及低压nMOS区域LVn的元件形成区外，在其它区域上形成第十五抗蚀膜R15。然后，除了第十五抗蚀膜R15、分别在高压nMOS区域HVn的元件形成区以栅极氧化膜112Gn作为掩膜，在低压nMOS区域LVn的元件形成区以栅极160Ln与侧壁119SW作为掩膜，注入n型杂质离子。本实施例中，注入其中的是具有50keV能量的砷离子(As+)。
其次，如图25所示，除去高压pMOS区域HVp及低压pMOS区域LVp的元件形成区，在其它区域上形成第十六抗蚀膜R16。然后，除了第十六抗蚀膜R16、分别在高压pMOS区域HVp的元件形成区以栅极氧化膜112Gp作为掩膜，在低压pMOS区域LVp的元件形成区以栅极160Lp与侧壁119SW作为掩膜，注入p型杂质离子。本实施例中，注入其中的是具有10keV能量的硼离子(B+)。
另外，对于图24所示的离子注入步骤与图25所示的离子注入步骤，二者也可反向顺序进行。
然后经过高温、长时间的热处理，被注入的杂质扩散，如图26所示，形成高压pMOS的漏极区126及源极区128、高压nMOS漏极区136及源极区138、低压pMOS的漏极区146及源极区148、以及低压nMOS漏极区156及源极区158。
另外如图24及图25所示，由于在nMOS栅极160Hn和160Ln中注入了n型杂质，在pMOS栅极160Hp和160Lp中注入了p型杂质，因此各栅极160Hn、160Ln、160Hp、和160Lp成为低阻抗。
如图24及图25所示，在高压晶体管区HV，即便是nMOS或者pMOS区域以外的被LOCOS膜102夹在其中的区域，也注入杂质。这是由于被LOCOS膜102夹在其中的区域产生寄生性沟道，有时会发生元件间不完全分离的情况，因此需加以防止。
随后，对各晶体管的漏极、栅极及源极区的表面进行硅化处理。图27及图28表示硅化步骤的剖面示意图。
如图27所示，在衬底100的整体表面上，通过喷镀形成钛(Ti)膜180。然后经高温、长时间的热处理，对各晶体管上的栅极160Hp、160Hn、160Lp及160Ln，漏极126、136、146及148，源极128、138、148及158的钛膜180的接触区域160SHp、160SHn、160SLp、160SLn、126S、136S、146S、148S、128S、138S、148S、和158S进行硅化处理。另外，如图28所示，未做硅化处理的钛膜180被自动去除。
完成以上所示图1至图28的步骤后，通过实施图中未示出的布线步骤，在同一衬底100上，可以高效率地制造出高压晶体管及低压晶体管混合存在的半导体装置。B.由普通制造工艺形成的高压晶体管的构造特征图29及图30表示根据普通的制造工艺实施例形成的高压nMOS的构造特征的剖面示意图。由于高压pMOS的情况与高压nMOS相同，故这里只对高压nMOS的例子进行说明。
对于高压nMOS的栅极氧化膜112Gn，由于图22及图23中所示步骤中的侧壁119SW形成时蚀刻过度，如图29(A)所示，没有形成侧壁的119SW的周围(点划线圆圈内部分)的厚度相比中央部分要薄。因此，图24及图25所示步骤中向补偿区132和134注入杂质离子时，由栅极氧化膜112Gn作为掩膜从而使得杂质不得进入的区域，即在栅极氧化膜112Gn周围(点划线圆圈内部分)下层的补偿区，如图29(A)所示也进入了杂质。进入其中的杂质如图26所示步骤通过热处理而扩散，如图29(B)所示，在栅极氧化膜112Gn的周边(点划线圆圈内部分)下层补偿区域也形成漏极区136α及源极区138α。由此，由于进一步形成了漏极区136α与源极区138α，则漏极区与源极区的间隔变得狭小，从而会发生各电极间的耐压能力变小的情况。
当进行图27所示的硅化处理时，如图30所示，也会发生使栅极氧化膜112Gn周边(点划线圆圈内部分)下层区域136α和138α表面区域136Sα和138Sα产生被硅化的情况。即便如此，由于漏极区与源极区之间的间隔变得狭小，容易引起各电极间耐压能力的降低。另外，由于在下层区域136α和138α中没有注入杂质，即使在漏极区及电极区域没有形成的情况下，栅极氧化膜112Gn的周边(点划线圆圈内部分)相比中间部分要薄，因此硅化的情况也会发生。
以上说明表明的特征为由普通制造工艺形成的高压晶体管，对于低压晶体管的栅极的侧壁制造工艺，由于栅极氧化膜会被过度蚀刻，因而存在导致各电极间耐压能力降低的问题。C.根据本发明的制造工艺实施例在这里，为了解决由普通制造工艺形成的高压晶体管存在的问题，根据本发明的实施例，如图31-图40所示，半导体装置的制造工艺的一部分产生于普通制造工艺的变化。图31-图40是本发明的半导体制造工艺实施例中主要步骤的剖面示意图。
对于根据本发明的实施例的制造工艺，首先，在普通制造工艺的图11及图12表示的高压晶体管的栅极氧化膜形成步骤，变化为图31及图32的所示步骤。
图31及图32是本发明的半导体制造工艺实施例中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图。对于图31及图32所示步骤，与图11及图12所示步骤相比较可以知道，在衬底100上形成的第二氧化膜112中，低压晶体管区LV的氧化膜全部清除，而高压晶体管区HV的氧化膜没有开口，全部照样存留。因此，对于图31所示步骤，第七抗蚀膜R7变化为抗蚀膜R7A。
具体而言，如图31所示，当第二氧化膜112淀积形成后，为了保护高压晶体管区HV的氧化膜，在全部高压晶体管区HV形成抗蚀膜R7A，通过蚀刻只清除低压晶体管区LV的第二氧化膜112。由此，如图32所示，只在高压晶体管区HV中，形成可能成为未来栅极氧化膜的氧化膜。
然后，在以下的制造工艺中，直至图20及图21所示低压MOS的源极及漏极的补偿区形成步骤，均与所述普通制造工艺相同。但是，由于高压晶体管区HV的氧化膜全部存留，例如，对于图15所示低压晶体管的栅极氧化膜的形成步骤，在高压晶体管区HV中，将要形成的第十抗蚀膜R10的形状也随之变化。
接着，对于根据本发明的制造工艺实施例，在普通制造工艺中，图22及图23所示侧壁形成步骤、以及图24及图25所示高压晶体管及低压晶体管的漏极区和源极区形成步骤，分别变化为图33-图35、以及图36-图40中所示步骤。
图33-图35是根据本发明的实施例的制造工艺中形成侧壁步骤的剖面示意图。在普通制造工艺的图22及图23所示步骤中，当衬底100的整体表面上形成侧壁所需的第六氧化膜119后，对其第六氧化膜119实施全面蚀刻，不但在低压晶体管区LV的栅极160Lp和160Ln的侧面，在高压晶体管区HV的栅极160Hn和160Hp的侧面，也形成侧壁119SW。由此，根据本发明的实施例的图33-图35所示步骤中，当衬底100整体表面上形成侧壁所需的第六氧化膜119后，仅对第六氧化膜119的低压晶体管区LV侧实施蚀刻，只在低压晶体管区LV的栅极160Lp和160Ln的侧面形成侧壁119SW。
具体而言，如图33所示，在衬底100的整体表面，形成侧壁所需的第六氧化膜119。此外，本例中第六氧化膜119的厚度约为1300。因此，如图34所示，仅在低压晶体管区LV侧形成侧壁，高压晶体管区HV侧的氧化膜119存留，在整体高压晶体管区HV形成第十七抗蚀膜R17，如图35所示，实施过度蚀刻直至低压晶体管区LV的衬底100显现出来。由此，对于低压晶体管区LV，在低压pMOS的栅极160Lp及nMOS的栅极160Ln的侧面，由第五氧化膜118及第六氧化膜119形成侧壁119SW，在高压晶体管区HV侧，没有形成侧壁119SW，第五氧化膜118及第六氧化膜119照样存留。
接着，对于根据本发明实施例的制造工艺，在普通制造工艺中图24-图26所示高压晶体管及低压晶体管的漏极区及源极区形成步骤，分别变化为图36-图40中所示步骤。具体而言，对于高压晶体管区HV及低压晶体管区LV，以往同时注入杂质离子的步骤，此时须对于低压晶体管区LV与高压晶体管区HV分别进行。
图36是根据本发明实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图。对于图36所示步骤，与图24所示步骤相比较即可明了，第十五抗蚀膜R15变化为抗蚀膜R15A。此抗蚀膜R15A仅在低压nMOS区LVn的元件形成区打开，而在包括高压nMOS区HVn的元件形成区的其它区域形成全面覆盖。因此，利用此抗蚀膜R15A，仅向低压nMOS区LVn的元件形成区注入n型杂质离子。
具体而言，如图36所示，首先，在除去低压nMOS区LVn的元件形成区的全部区域，形成所述抗蚀膜R15A，除了利用此抗蚀膜R15A作为掩膜外，在低压nMOS区LVn的元件形成区，分别利用栅极160Ln及侧壁119SW作为掩膜，注入n型杂质离子。本例中注入的是50keV能量的砷离子(As+)。由此，在低压nMOS区LVn的元件形成区中，n型杂质离子被注入进漏极-源极形成区内。
图37是根据本发明实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图。对于图37所示步骤，与图24所示步骤相比较即可明了，第十五抗蚀膜R15变化为抗蚀膜R15B。此抗蚀膜R15B中，至少构成对高压nMOS区HVn的栅极160Hn周边的氧化膜119和112的覆盖，进一步形成抗蚀膜R15n。此外也形成对包括低压nMOS区LVn元件形成区在内的低压晶体管区LV区的全面覆盖。这里，对于图37所示步骤，利用此抗蚀膜R15B，首先，通过蚀刻清除高压晶体管区HV的不再需要的第六氧化膜119以及第二氧化膜112，在高压nMOS区HVn的元件形成区，在漏极-源极形成区及栅极160Hn的上部分别开口。接着，在不去除抗蚀膜R15B而让其存留的情况下，向开口的漏极-源极形成区及栅极160Hn内注入n型杂质离子。
具体而言，如图37所示，首先，在除高压nMOS区HVn的元件形成区的其它区域外，形成抗蚀膜R15B，通过蚀刻将高压晶体管区HV的不需要的部分第六氧化膜119及第二氧化膜112分别清除。由此，在高压nMOS区HVn元件形成区，在对漏极-源极形成区分别实施开口的同时，也在栅极160Hn的上部实施开口。其结果在形成栅极氧化膜112Gn的同时，构成对栅极160Hn的周边的栅极氧化膜112Gn的上部的覆盖，形成保护氧化膜119。
接着，利用所述抗蚀膜R15B作为掩膜注入n型杂质离子。本实施例中注入的是50keV能量的砷离子(As+)。由此，至少在高压nMOS区HVn的元件形成区中，n型杂质离子被注入进漏极-源极形成区内以及栅极160Hn内。
图38是根据本发明实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图。对于图38所示步骤，与图25所示步骤相比较即可明了，第十六抗蚀膜R16变化为抗蚀膜R16A。此抗蚀膜R16A仅在低压pMOS区LVp的元件形成区打开，而在包括高压pMOS区LVp的元件形成区的其它区域形成全面覆盖。因此，利用此抗蚀膜R16A，仅向低压pMOS区LVp的元件形成区注入p型杂质离子。
具体而言，如图38所示，首先，在除低压pMOS区LVp的元件形成区的全部区域外，形成抗蚀膜R16A，除了利用该抗蚀膜R16A作为掩膜外，在低压pMOS区LVp的元件形成区，分别利用栅极160Lp及侧壁119SW作为掩膜，注入p型杂质离子。本实施例中注入的是10keV能量的硼离子(B+)。由此，在低压pMOS区LVp的元件形成区中，p型杂质离子被注入进漏极-源极形成区内。
图39是根据本发明实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图。对于图39所示步骤，与图25所示步骤相比较即可明了，第十六抗蚀膜R16变化为抗蚀膜R16B。此抗蚀膜R16B中，至少构成对高压pMOS区HVp的栅极160Hp周边的氧化膜119和112的覆盖，进一步形成抗蚀膜R16p。此外也构成对包括低压pMOS区LVp元件形成区在内的低压晶体管区LV区的全面覆盖。这里，对于图39所示步骤，利用此抗蚀膜R16B，首先，通过蚀刻清除高压晶体管区HV的不再需要的第六氧化膜119以及第二氧化膜112，在高压pMOS区HVp的元件形成区，在漏极-源极形成区及栅极160Hp的上部分别开口。接着，在不去除抗蚀膜R16B而让其存留的情况下，向开口的漏极-源极形成区注入p型杂质离子。
具体而言，如图39所示，首先，在除高压pMOS区HVp的元件形成区的其它区域外，形成所述抗蚀膜R16B，通过蚀刻将高压晶体管区HV的不需要的部分第六氧化膜119及第二氧化膜112分别清除。由此，在高压pMOS区HVp元件形成区，在对漏极-源极形成区实施开口的同时，也在栅极160Hp的上部实施开口。其结果在形成栅极氧化膜112Gp的同时，构成对栅极160Hp的周边的栅极氧化膜112Gp的上部的覆盖，形成保护氧化膜119。
接着，利用抗蚀膜R16B作为掩膜注入p型杂质离子。本实施例中注入的是10keV能量的硼离子(B+)。由此，至少在高压pMOS区HVp的元件形成区中，p型杂质离子被注入进漏极-源极形成区内以及栅极160Hp内。
图40是根据本发明实施例的制造工艺中，形成高压晶体管以及低压晶体管的漏极区及源极区步骤的剖面示意图。在顺序向低压nMOS、高压nMOS、低压pMOS及高压pMOS内注入杂质离子后，通过实施高温和长时间的热处理，使注入其中的杂质扩散，这样如图40所示，形成高压pMOS的漏极区126和源极区128、高压nMOS的漏极区136和源极区138、低压pMOS的漏极区146和源极区148、以及低压nMOS的漏极区156和源极区158。
如上所述，对于本实施例，当形成侧壁119SW时，在图34所示步骤中，由于预先由第十七抗蚀膜R17对高压晶体管区HV的整体形成掩膜，在图35所示步骤里，即使为了形成低压晶体管区LV的侧壁119SW而实行过度蚀刻，对于高压晶体管区HV，应成为栅极160Hn和160Hp周边部位的栅极氧化膜部分(相当于图29或是图30中点划线圆圈包围部分)也不会变薄。
因此对于根据本发明实施例，由于不存在普通制造工艺中产生问题的原因本身，故在栅极160Hn和160Hp周边的栅极氧化膜的下层区域注入杂质离子，形成漏极区或源极区，或者下层表面区被硅化等问题均不会发生。
再有，对于根据本发明实施例，在图37及图39所示步骤中，当注入杂质离子时，对于高压晶体管区HV，由于抗蚀膜R15B和R16B的抗蚀膜R15n和R16p也成为掩膜，故可以阻止栅极160Hn和160Hp周边部位的栅极氧化膜112Gn和112Gp的下层区内杂质离子的进入。
另外，对于根据本发明的实施例，在图37及图39所示步骤中，利用抗蚀膜R15B和R16B，在高压MOS区的元件形成区，使漏极-源极形成区开口，此后，不用除去此抗蚀膜R15B和R16B而让其存留，由于向开口的漏极-源极形成区注入杂质离子，因而能够准确地将离子注入这些区域。
即对于普通制造工艺而言，在图11及图12所示步骤里，在高压晶体管区HV内对漏极-源极形成区实施开口后，经过各种步骤，在图25及图26所示步骤中，利用新的抗蚀膜R15和R16，向漏极-源极形成区注入杂质离子。为此，当抗蚀膜R15和R16形成时，在抗蚀膜R15和R16的开口区与漏极-源极形成区之间可能发生位移，因此要准确地向这些区域内注入离子比较困难。针对这些问题，在根据本发明的实施例中，对于进行漏极-源极形成区开口时所用的抗蚀膜R15B和R16B不做清除而让其存留，以便向这些区域中注入离子，使抗蚀膜没有位移的余地，因而能够保证准确地向将离子注入到这些区域。
此外，根据本发明的实施例中，由于对低压晶体管区LV的杂质离子注入与对高压晶体管区HV的杂质离子注入是分别进行的，故在图37及图39所示步骤中，包括低压MOS区的元件形成区的全部低压晶体管区LV，均被抗蚀膜R15B和R16B所覆盖。因此，对于图37及图39所示步骤，在高压MOS区的元件形成区，由于对漏极-源极形成区实施开口，即使利用抗蚀膜R15B和R16B进行蚀刻，对于低压MOS区的元件形成区，也不受任何蚀刻的影响，也不必担心由于蚀刻而去除因氧化膜而形成的侧壁119SW的一部分。
此外，在图36-图39所示步骤中，由于向nMOS的栅极160Hn和160Ln注入n型杂质元素，向pMOS的栅极160Hp和160Lp注入p型杂质元素，这样，各栅极160Hn、160Ln、160Hp、和160Lp成为低阻抗。
在图37及图39所示步骤中，对于高压晶体管区HV，即使是被nMOS或是pMOS形成的区域以外的LOCOS膜102夹在其中的区域，利用抗蚀膜R15B和R16B，通过采用蚀刻清除氧化膜119和112，分别实施开口，利用同样的抗蚀膜R15B和R16B，注入杂质离子。其结果为，即使是被这样的LOCOS膜102夹在其中的区域，也可以准确地注入离子，可以防止元件间分离不彻底的问题发生。
在图37及图39所示步骤中，对于进一步形成的抗蚀膜R15n和R16p，考虑其形成的尺寸精度，分别在栅极160Hn和160Hp的周边端部也形成覆盖。
另外，对于图36所示离子注入步骤、图37所示蚀刻-离子注入步骤、图38所示离子注入步骤、以及图39所示蚀刻-离子注入步骤，执行时也可以分别改变其顺序。
当图40所示步骤完成后，根据图27及图28所示步骤，完成对各晶体管的漏极区、栅极区、和源极区的表面硅化。
这里，对于本实施例，如图40所示，在高压晶体管区HV，栅极160Hp和160Hn的周边部位的栅极氧化膜112Gp和112Gn的一部分被厚度约1300的相当厚的第六氧化膜119形成的保护氧化膜119P所覆盖而得到保护。因此，即使实施了由图27及图28所示的硅化步骤，如图30所示，在栅极160Hn的周边部位的栅极氧化膜112Gp和112Gn的部分(点划线圆圈包围部分)，其下层区域136α和138α的表面区域136Sα和138Sα也不会被硅化。
图41是根据本发明的实施例的制造工艺形成的高压晶体管的剖面示意图。如图41所示，在高压晶体管区HV，没有被保护氧化膜119p覆盖的漏极区126和136或是源极区128和138的表面以及栅极160Hp和160Hn的表面被硅化的、由保护氧化膜119P覆盖的部分，由于不能被硅化，因而栅极160Hp和160Hn的周边部分的栅极氧化膜112Gp和112Gn的下层区的表面区域则不会被硅化。
以上情况说明，即便对于根据本发明的实施例，与普通制造工艺的情况相同，也可以高效率地在同一衬底100上形成高压MOS晶体管与低压MOS晶体管。另外，特别是对于根据本发明的实施例，其优点在于可以有效地防止普通制造工艺形成的高压晶体管的耐压能力降低的问题发生。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
附图标记说明100…衬底102…LOCOS膜110…第一氧化膜112…第二氧化膜112Gn，112Gp…栅极氧化膜114…第三氧化膜116…第四氧化膜116Gn，116Gp…栅极氧化膜118…第五氧化膜119…第六氧化膜119P…保护氧化膜119SW…侧壁120…n势阱122…漏极补偿区
124…源极补偿区126，136…漏极区126…漏极区128，138…源极区128…源极区130…p势阱132…漏极补偿区134…源极补偿区136…漏极区138…源极区140…n势阱142…漏极补偿区144…源极补偿区146…漏极区148…源极区150…p势阱152…漏极补偿区154…源极补偿区156…漏极区158…源极区160…多晶硅膜160H，160L…多晶硅区160Hn，160Ln，160Hp，160Lp…栅极180…钛膜
HV…高压晶体管区LV…低压晶体管区R1…第一抗蚀膜R10…抗蚀膜R11…抗蚀膜R12…抗蚀膜R13…抗蚀膜R14…抗蚀膜R15…抗蚀膜R15A…抗蚀膜R15B…抗蚀膜R15n…抗蚀膜R16…抗蚀膜R16A…抗蚀膜R16B…抗蚀膜R16p…抗蚀膜R17…抗蚀膜R2…第二抗蚀膜R3…第三抗蚀膜R4…第四抗蚀膜R5…第五抗蚀膜R6…抗蚀膜R7…抗蚀膜R7A…抗蚀膜
R8…抗蚀膜R9…抗蚀膜100…衬底102…LOCOS膜110…第一氧化膜112…第二氧化膜112Gn，112Gp…栅极氧化膜114…第三氧化膜116…第四氧化膜116Gn，116Gp…栅极氧化膜118…第五氧化膜119…第六氧化膜119SW…侧壁120…n势阱122…漏极补偿区124…源极补偿区126…漏极区126Sα，128Sα，136Sα，138Sα…表面区126α，128α，136α，138α…补偿区128…源极区128α…源极区130…p势阱132…漏极补偿区134…源极补偿区
136…漏极区136Sα，138Sα…表面区136α，138α…补偿区138…源极区140…n势阱142…漏极补偿区144…源极补偿区146…漏极区148…源极区150…p势阱152…漏极补偿区154…源极补偿区156…漏极区158…源极区160…多晶硅膜160H，160L…多晶硅区160Hn，160Ln，160Hp，160Lp…栅极180…钛膜190…氧化膜190P…保护氧化膜HV…高压晶体管区LV…低压晶体管区R1…第一抗蚀膜R10…抗蚀膜
R11…抗蚀膜R12…抗蚀膜R13…抗蚀膜R14…抗蚀膜R15…抗蚀膜R15A…抗蚀膜R15B…抗蚀膜R15C…抗蚀膜R15n…抗蚀膜R15p…抗蚀膜R16…抗蚀膜R16A…抗蚀膜R16B…抗蚀膜R16C…抗蚀膜R16p…抗蚀膜R17…抗蚀膜R2…第二抗蚀膜R3…第三抗蚀膜R4…第四抗蚀膜R5…第五抗蚀膜R6…抗蚀膜R7…抗蚀膜R7A…抗蚀膜R8…抗蚀膜
R9…抗蚀膜100…衬底102…LOCOS膜110…第一氧化膜112…第二氧化膜112Gn，112Gp…栅极氧化膜114…第三氧化膜116…第四氧化膜116Gn，116Gp…栅极氧化膜118…第五氧化膜119…第六氧化膜119SW…侧壁120…n势阱122…漏极补偿区124…源极补偿区126…漏极区126Sα，128Sα，136Sα，138Sα…表面区126α，128α，136α，138α…补偿区128…源极区128α…源极区130…p势阱132…漏极补偿区134…源极补偿区136…漏极区
136Sα，138Sα…表面区136α，138α…补偿区138…源极区140…n势阱142…漏极补偿区144…源极补偿区146…漏极区148…源极区150…p势阱152…漏极补偿区154…源极补偿区156…漏极区158…源极区160…多晶硅膜160H，160L…多晶硅区160Hn，160Ln，160Hp，160Lp…栅极180…钛膜190…氧化膜190P…保护氧化膜HV…高压晶体管区LV…低压晶体管区R1…第一抗蚀膜R10…抗蚀膜R11…抗蚀膜
R12…抗蚀膜R13…抗蚀膜R14…抗蚀膜R15…抗蚀膜R15A…抗蚀膜R15B…抗蚀膜R15C…抗蚀膜R15n…抗蚀膜R15p…抗蚀膜R16…抗蚀膜R16A…抗蚀膜R16B…抗蚀膜R16C…抗蚀膜R16p…抗蚀膜R17…抗蚀膜R2…第二抗蚀膜R3…第三抗蚀膜R4…第四抗蚀膜R5…第五抗蚀膜R6…抗蚀膜R7…抗蚀膜R7A…抗蚀膜R8…抗蚀膜R9…抗蚀膜
权利要求
1.一种半导体装置制造方法，用于制造在同一半导体衬底上具有不同漏极耐压能力的高压MOS晶体管与低压MOS晶体管的半导体装置，所述制造方法的特征在于包括以下步骤(a)在所述衬底的上方已形成的第一绝缘膜上形成栅极；(b)在已形成的所述栅极的侧面形成侧壁；(c)通过引入杂质元素，形成漏极区及源极区；所述步骤(b)中包括，(b1)在包含所述栅极的所述衬底的表面形成第二绝缘膜；(b2)形成覆盖与所述高压MOS晶体管对应区域的第一掩膜；以及(b3)利用已有的所述第一掩膜，在所述衬底上已形成的所述绝缘膜内，通过蚀刻与所述低压MOS晶体管对应区域的所述第二绝缘膜，在所述低压MOS晶体管的所述栅极的侧面，形成由所述第二绝缘膜产生的侧壁。
2.根据权利要求1所述的半导体装置制造方法，其特征在于所述的步骤(c)包括以下步骤(c1)至少在所述高压MOS晶体管的所述漏极区及源极区的理应形成的漏极-源极形成区上，同时在所述栅极上至少处于打开状态，形成至少覆盖所述高压MOS晶体管的所述栅极与所述漏极区或者所述源极区之间应形成补偿区的补偿形成区的第二掩膜；(c2)利用已有的所述第二掩膜，在所述衬底上已形成的所述绝缘膜内，通过蚀刻至少将所述漏极-源极形成区上的所述第一及第二绝缘膜以及所述栅极上的所述第二绝缘膜去除；以及(c3)利用已形成的所述第二掩膜，至少在所述漏极-源极形成区以及所述栅极处引入所述杂质元素。
3.根据权利要求2所述的半导体装置制造方法，其特征在于，对于所述步骤(c1)，作为所述第二掩膜，在所述补偿形成区以外，进一步形成覆盖所述应形成低压MOS晶体管元件的元件形成区的掩膜，同时，(c4)形成至少在所述低压MOS晶体管的所述元件形成区上展开的第三掩膜；以及(c5)利用已形成的所述第三掩膜，至少在所述元件形成区处引入所述杂质元素。
4.根据权利要求2或3所述的半导体装置制造方法，其特征在于还包括(d)在已有的所述栅极、漏极区与源极区上形成金属膜，通过对其热处理，使构成所述栅极、漏极区及源极区的各自的半导体层的至少一部分与所述构成金属膜的金属相融合的硅化步骤。
全文摘要
本发明涉及一种高效率地在同一衬底上形成高压MOS晶体管与低压MOS晶体管，同时又可以减小对各晶体管特性损坏的技术。在衬底(100)上形成的第一氧化膜(110)及第二氧化膜(112)中，去除全部低压晶体管区LV的氧化膜，而保留全部高压晶体管区HV的氧化膜。然后，在衬底(100)的全部表面，当用于侧壁的第六氧化膜(119)形成后，在全部高压晶体管区HV形成抗蚀膜(R17)，实施过度蚀刻直至露出低压晶体管区LV的衬底(100)，只在低压晶体管区LV侧形成侧壁，让高压晶体管区HV侧的氧化膜(119)存留。其后，利用抗蚀膜(R15B)，通过蚀刻将不需要的氧化膜(119)和(112)去除，在高压nMOS区HVn的元件形成区，分别打开应成为漏极区与源极区的漏极－源极形成区。不必去除抗蚀膜(R15B)，向开口的漏极－源极形成区引入n型杂质离子。
文档编号H01L27/088GK1412833SQ0214632
公开日2003年4月23日 申请日期2002年10月18日 优先权日2001年10月19日
发明者神田敦之, 芳贺泰 申请人:精工爱普生株式会社