专利名称：半导体装置的制造方法及半导体装置的制作方法
技术领域：
本发明涉及在同一衬底上形成高压晶体管和低压晶体管的技术。
背景技术：
在用于驱动摄像装置、液晶显示装置(LCD)、以及印刷磁头等的驱动装置中，都具有驱动部分和控制驱动部分的逻辑电路部分。通常，驱动部分包括漏极-源极间耐压(也可简称为“漏极耐压”) 能力较强的高压晶体管，而控制部分包括耐压能力较低的低压晶体管。例如，高压晶体管在10伏左右或以上的电源电压下工作，而低压晶体管在5伏左右或以下的电源电压下工作。
对于上述类型的驱动装置，理想的情况是将高压晶体管和低压晶体管在同一衬底上形成。现有的做法是，为了高效率地在同一衬底上形成耐压能力不同的晶体管，将制造各晶体管的部分工艺通用化。在这种情况下，经常会使至少一种晶体管的特性受到损害。
发明内容
本发明的目的是解决现有技术存在的问题，提供一种高效率地将高压晶体管和低压晶体管在同一衬底上形成，同时又可以减小对各晶体管特性损坏的技术和方法。
本发明制造半导体装置的方法至少部分实现了上述目的和其他相关目的。在半导体装置中，漏极-源极间耐压不同的绝缘栅极型高压晶体管与低压晶体管处于同一半导体衬底，每个晶体管形成于该衬底的一个元件形成区，每个元件形成区包括一个源极形成区和一个漏极形成区。该半导体装置的制造方法包括以下步骤(a)在该各元件形成区内，形成包括作为栅极绝缘膜区域的绝缘膜，在高压晶体管的漏极-源极区上形成的绝缘膜比在低压晶体管的漏极-源极区上形成的绝缘膜厚；(b)在各晶体管的栅极绝缘膜上形成栅极；(c)至少在低压晶体管的栅极侧面形成侧壁，通过蚀刻，在各晶体管的漏极-源极形成区的绝缘膜处预留开口部分，在高压晶体管的漏极-源极形成区上的较厚的绝缘膜处预留开口部分时，采用的蚀刻不使低压晶体管的栅极侧面形成的侧壁的宽度变小；以及(d)借助绝缘膜处预留的开口部分，通过向各晶体管的漏极-源极形成区内注入杂质元素，形成各晶体管的漏极-源极区。
此种方法在高压晶体管的漏极-源极形成区上的较厚的绝缘膜处预留开口部分时，采用的蚀刻不使低压晶体管的栅极侧面形成的侧壁的宽度变小。因此，可以使低压晶体管的漏极-源极区之间的距离保持较高的精度，由此可以减小漏极-源极间耐压(漏极耐压)能力的损坏。即通过采用此方法，既能高效地将高压晶体管和低压晶体管同时在同一衬底上形成，又能够减少对各晶体管特性的损坏。
在优选实施例中，步骤(c)可包括(c1)至少在低压晶体管的元件形成区，利用与绝缘膜不同的绝缘材料形成材料膜；(c2)对绝缘膜不进行蚀刻，通过有选择地对材料膜进行蚀刻，至少在低压晶体管栅极的侧面形成侧壁；以及(c3)对材料膜不进行蚀刻，通过有选择地对绝缘膜实行蚀刻，在各晶体管的漏极-源极形成区上的绝缘膜处形成开口部分。
这样，由于能够有选择地对材料膜与绝缘膜进行蚀刻，从而对高压晶体管的漏极-源极形成区的绝缘膜进行蚀刻时，不会使低压晶体管的栅极侧面形成的侧壁宽度变小。
在上述方法中该半导体衬底为硅衬底；该绝缘膜为氧化硅膜；材料膜为氮化硅膜。
在上述方法中，优选的是在步骤(b)包括用多晶硅形成各晶体管的栅极的步骤；在步骤(c)包括，在侧壁形成前，在由多晶硅形成的栅极侧面形成氧化硅膜的步骤；以及在步骤(d)包括在栅极中注入杂质元素的步骤。
这样，晶体管的栅极可不用金属材料，而使用加入了杂质元素的多晶硅形成。另外，利用上述方法，可在多晶硅形成的栅极与氮化硅形成的侧壁之间形成氧化硅膜。由于插入了氧化硅膜，可使形成氮化硅膜产生的应力得到缓和，其结果是可能减少膜脱落及裂缝的发生。
在另一优选实施例中，步骤(c)可包括(c1)至少在低耐压晶体管的元件形成区，利用与绝缘膜相同的材料形成材料膜；(c2)通过对材料膜进行蚀刻，至少在低压晶体管的栅极的侧面形成侧壁；继续蚀刻，在低压晶体管的漏极-源极形成区上的比较薄的绝缘膜处形成开口部分；(c3)形成保护低压晶体管的元件形成区的抗蚀膜；以及(c4)通过进一步蚀刻绝缘膜，在高压晶体管的漏极-源极形成区残存的比较厚的绝缘膜处形成开口部分。
这样，在高压晶体管的漏极-源极形成区残存的比较厚的绝缘膜处形成开口部分时，由于低压晶体管的栅极侧面形成的侧壁没有被蚀刻，因此对高压晶体管的漏极-源极形成区的绝缘膜进行蚀刻时，不会使该侧壁宽度变小。
上述方法中，该半导体衬底为硅衬底；该绝缘膜及该材料膜也可以为氧化硅膜。
另外，上述方法中，优选的是该半导体衬底为硅衬底；该绝缘膜为硅氧化膜；步骤(b)包括用多晶硅形成各晶体管的栅极；以及步骤(d)包括在栅极中注入杂质元素的步骤。
这样，晶体管的栅极可不用金属材料，而由加入了杂质元素的多晶硅形成。
上述方法中，步骤(b)可包括在栅极绝缘膜上的中间部分形成高压晶体管的栅极的步骤；步骤(d)可包括以下步骤至少在高压晶体管的栅极绝缘膜的周边部分形成抗蚀膜；以及通过离子注入向各晶体管的漏极-源极区内注入杂质元素。
在高压晶体管的栅极-源极形成区的比较厚的绝缘膜处形成开口部分时，高压晶体管的栅极绝缘膜的周边部分会变得比较薄。高压晶体管的栅极绝缘膜的周边部分变薄后，杂质有时会注入栅极绝缘膜的周边部分的下层区域。这时，漏极-源极区之间的距离变小，导致漏极耐压能力降低。但是，如果使用上述方法，可以抑制杂质注入高压晶体管的栅极绝缘膜下层区域，从而可以减小对漏极耐压能力的损坏。
上述方法中，步骤(b)可包括在栅极绝缘膜上的中间部分形成高压晶体管的栅极的步骤；上述方法还可包括以下步骤(e)至少在高压晶体管的栅极绝缘膜的中间部分上形成保护膜；以及(f)至少在各晶体管的漏极-源极区形成金属层，使漏极-源极区的表层与金属层化合，以形成用于连接金属配线的接触层。
在高压晶体管的漏极-源极形成区的比较厚的绝缘膜处形成开口部分时，高压晶体管的栅极绝缘膜的周边部分会变得比较薄。高压晶体管的栅极绝缘膜的周边部分变薄后，在栅极绝缘膜的周边部分的下层区域会与金属层化合。这时，漏极区接触层与源极区的接触层间的距离变小，导致漏极耐压能力降低。但是，如果使用上述方法，可以抑制高压晶体管的栅极绝缘膜下层区域和金属层的化合，从而能够减小漏极耐压能力的降低。
上述方法中，该半导体衬底为硅衬底，该绝缘膜为氧化硅膜，步骤(b)可包括用多晶硅形成各晶体管的栅极的步骤；步骤(d)可包括在栅极中注入杂质元素的步骤；步骤(f)可包括在各晶体管的栅极上形成金属层，使栅极的表层与金属层化合，从而形成接触层的步骤。
如上所述，用多晶硅构成栅极时，最好是在栅极的表层形成接触层。另外，硅与金属的化合物称为硅化物。
本发明还致力于形成一种半导体装置，其中包括半导体衬底；以及在半导体衬底上形成的漏极-源极间耐压能力不同的绝缘栅极型高压晶体管和低压晶体管。该低压晶体管包括第一栅极绝缘膜；在第一栅极绝缘膜上形成的第一栅极；以及在第一栅极侧面形成的、用与第一栅极绝缘膜不同的绝缘材料构成的第一侧壁。
当使用本发明的方法时，将制造出具有如上所述特性的半导体装置。
从以下结合附图对优选实施例的详细描述中，本发明的上述及其他目的、特征、优点等会变得明显。
图1是半导体装置制造工艺流程示意图；图2是形成元件分割区的半导体衬底的剖面示意图；
图3和图4是形成高压pMOS晶体管的n势阱工艺的剖面示意图；图5和图6是形成高压nMOS晶体管的p势阱工艺的剖面示意图；图7、图8、和图9是形成高压晶体管的漏极-源极补偿区工艺的剖面示意图；图10和图11是形成高压晶体管沟道区工艺的剖面示意图；图12和图13是形成高压晶体管的栅极氧化膜工艺的剖面示意图；图14是形成低压pMOS晶体管n势阱工艺的剖面示意图；图15是形成低压nMOS晶体管p势阱工艺的剖面示意图；图16和图17是形成低压晶体管的栅极氧化膜工艺的剖面示意图；图18、图19、和图20是形成高压晶体管及低压晶体管的栅极工艺的剖面示意图；图21是形成低压nMOS晶体管的漏极及源极补偿区工艺的剖面示意图；图22是形成低压pMOS晶体管的漏极及源极补偿区工艺的剖面示意图；图23和图24是形成低压晶体管的侧壁工艺的剖面示意图；
图25、图26、和图27是形成高压晶体管以及低压晶体管的漏极及源极区工艺的剖面示意图；图28和图29是形成硅化物的工艺的剖面示意图；图30是根据比较例的元件形成工艺(图2-图29)制造的低压晶体管的结构特征的剖面示意图；图31(A)、图31(B)、和图32是根据比较例的元件形成工艺(图2-图29)制造的低压晶体管的结构特征的剖面示意图；图33是在低压晶体管栅极的侧面形成侧壁时的剖面示意图；图34和图35是形成高压晶体管及低压晶体管的漏极-源极区工艺的剖面示意图；图36和图37是形成高压晶体管的栅极氧化膜周边部分保护膜工艺的剖面示意图；图38是根据第一实施例的元件形成工艺制造的高压晶体管及低压晶体管的结构特征的剖面示意图；图39是根据第二实施例的侧壁形成工艺中，第一次蚀刻完成后的剖面示意图；以及图40是根据第二实施例的侧壁形成工艺中，第二次蚀刻完成后的剖面示意图。
具体实施例方式
根据以下顺序说明本发明的优选实施例的实施方式。
A.比较例；
A-1.比较例的制造方法；A-2.根据比较例的制造方法制造出的半导体装置的特性；B.第一实施例；以及C.第二实施例。A.比较例A-1.比较例的制造方法在说明本发明的半导体装置的制造方法前，先说明比较例的半导体制造方法。在比较例中，具有金属氧化物半导体(MOS)结构的高压晶体管与低压晶体管是在同一块半导体衬底上形成的。各晶体管的栅极由多晶硅形成，但这样的结构通常也被称为MOS结构。
图1是半导体装置的制造工艺流程图。步骤S100、S200、和S300分别表示元件间隔离步骤、元件形成步骤、及配线步骤。
在步骤S100(图1)的元件隔离步骤中，在半导体衬底上形成隔离各个元件的元件隔离区(也称为“场部”或“隔离部”)。图2为表示形成元件隔离区的半导体衬底的剖面示意图。半导体衬底100为p型的硅衬底。在衬底100上，由LOCOS方法形成作为元件隔离区的场氧化膜102。
图中，区域HV表示要形成高压晶体管的高压晶体管区域，区域LV表示要形成低压晶体管的低压晶体管区域。区域HVp表示高压p沟道MOS(pMOS)晶体管的形成区域，区域HVn表示高压n沟道MOS(nMOS)晶体管的形成区域。同样，区域LVp表示低压pMOS晶体管的形成区域，而区域LVn表示低压nMOS晶体管的形成区域。
在步骤S200(图1)的元件形成步骤中，晶体管在通过元件隔离区分隔的各元件形成区域内形成。图2至图29表示元件形成工艺中的一系列步骤。
步骤S201(图1)形成高压晶体管的势阱。具体而言，区域HVp中形成的是为产生高压pMOS晶体管的n型势阱(n势阱)，区域HVn中形成的是为产生高压nMOS晶体管的p型势阱(p势阱)。
图3和图4是形成高压pMOS晶体管的n势阱工艺的剖面示意图。图5和图6表示形成高压nMOS晶体管的p势阱工艺的剖面示意图。
图3中，首先通过热氧化，在衬底100的整个表面形成第一氧化膜(SiO2膜)110。该氧化膜110是为了降低后续处理对区域HV内衬底的损害而形成。而后，利用光刻技术，形成第一抗蚀膜R1。第一抗蚀膜R1在区域HV内具有开口部分。然后，借助第一抗蚀膜R1的开口部分，通过离子注入将n型杂质离子注入衬底100内。这里注入的是具有2.6MeV能量的磷离子(P+)。图中的“X”记号表示注入的杂质。图4中，在第一抗蚀膜R1被清除后进行热处理，热处理的温度约为1200℃，时间约为12小时，这样，注入其中的n型杂质(磷)在衬底100中扩散，形成n势阱120。
在图5中，形成了第二抗蚀膜R2。第二抗蚀膜R2在区域HVn处有开口。然后，借助于第二抗蚀膜R2的开口部分，通过离子注入将p型杂质离子注入衬底100内。这里注入的是具有250keV能量的硼离子(B+)。图6中，在第二抗蚀膜R2被清除后进行热处理，热处理的温度约为1200℃，时间约为12小时。这样，注入其中的p型杂质(硼)在n势阱120中扩散，在n势阱120内形成p势阱130。
步骤S202(图1)中，形成高压晶体管的漏极及源极补偿区。图7、图8、和图9表示形成高压晶体管的漏极及源极补偿区工艺的剖面示意图。
在图7中形成了第三抗蚀膜R3。第三抗蚀膜R3在高压nMOS晶体管的漏极-源极补偿形成区域处有开口部分。然后，借助第三抗蚀膜R3的开口部分，通过离子注入将n型杂质离子注入衬底100内。这里注入的是具有300keV能量的磷离子(P+)。离子注入后，第三抗蚀膜R3被清除。图8中形成了第四抗蚀膜R4。第四抗蚀膜R4在高压pMOS晶体管的漏极-源极补偿形成区域处有开口部分。然后，借助第四抗蚀膜R4的开口部分，通过离子注入将p型杂质离子注入衬底100内。这里注入的是具有150keV能量的硼离子(B+)。离子注入后，第四抗蚀膜R4被清除。另外，图7和图8示出的离子注入步骤的顺序可以变换。
图9中，实施了热处理的工艺，热处理的温度约为1100℃，时间约为120分钟，这样，图7中注入其中的n型杂质(磷)在p势阱130中扩散，结果形成高压nMOS晶体管的漏极补偿区132及源极补偿区134。另外，图8中注入其中的p型杂质(硼)在n势阱120中扩散，结果形成高压pMOS晶体管的漏极补偿区122及源极补偿区124。
步骤S203(图1)中，形成高压晶体管的沟道区域。具体做法是，为调整高压晶体管的临界电压，向沟道区域注入杂质。图10和图11表示形成高压晶体管沟道区域工艺的剖面示意图。
图10中，形成第五抗蚀膜R5。第五抗蚀膜R5在区域HVn处有开口部分。然后，借助于第五抗蚀膜R5的开口部分，通过离子注入将n型杂质离子注入衬底100内。这里注入的是具有80keV能量的磷离子(P+)。这样，通过向高压nMOS晶体管的沟道区域注入n型杂质，可调整临界电压。离子注入后，第五抗蚀膜R5被清除。图11中形成第六抗蚀膜R6。第六抗蚀膜R6在区域HVp处有开口部分。然后，借助于第六抗蚀膜R6的开口部分，将p型杂质离子注入衬底100内。这里注入的是具有40keV能量的硼离子(B+)。这样，通过向高压pMOS晶体管的沟道区域注入p型杂质，可调整临界电压。离子注入后，第六抗蚀膜R6被清除。另外，图10和图11表示的离子注入步骤的顺序可以变换。
步骤S204(图1)形成高压晶体管的栅极氧化膜。图12和图13是形成高压晶体管的栅极氧化膜工艺的剖面示意图。
图12中，首先通过蚀刻清除第一氧化膜。然后利用热氧化在衬底100的全部表面形成第二氧化膜112。第二氧化膜112的厚度比第一氧化膜110厚一些。然后，为了保护作为高压晶体管的栅极氧化膜区域，形成第七抗蚀膜R7。通过蚀刻清除第七抗蚀膜R7开口部分露出的第二氧化膜112的不需要部分。此结果如图13所示，形成高压nMOS晶体管的栅极氧化膜112Gn以及高压pMOS晶体管的栅极氧化膜112Gp。这时，栅极氧化膜112Gn和112Gp的厚度约为700，而经过后续工艺的处理，最终的栅极氧化膜的厚度还会加大。
另外，图10及图11里注入杂质的高压晶体管的沟道区域，在图12和图13中用虚线表示。
步骤S205(图1)形成低压晶体管的势阱。具体做法是，在区域LVp内，形成低压pMOS晶体管需要的n势阱，而在区域LVn内，形成低压nMOS晶体管需要的p势阱。
图14是形成低压pMOS晶体管所需n势阱工艺的剖面示意图。图15是形成低压nMOS晶体管所需p势阱工艺的剖面示意图。
图14中，首先通过热氧化，在衬底100的整个表面形成氧化膜。具体做法是，在低压晶体管形成区域LV与高压晶体管的补偿区122、124、132、及134处，形成第三氧化膜114。此时，高压晶体管的栅极氧化膜112Gn和112Gp的厚度变大。结果是，第三氧化膜114的厚度约为100，栅极氧化膜112Gn和112Gp的厚度约为760-770。在后续的处理中为了降低区域LV内衬底的损伤，形成第三氧化膜114。
随后，形成第八抗蚀膜R8。第八抗蚀膜R8在区域LVp处有开口部分。因此，借助于第八抗蚀膜R8的开口部分，通过离子注入将n型杂质离子注入衬底100内。这里注入的是具有约1.2MeV、约380keV、约180keV、和约30keV四种能量的磷离子(P+)。由此形成n势阱140。离子注入后，清除第八抗蚀膜R8。
图15中，形成第九抗蚀膜R9。第九抗蚀膜R9在区域LVn处有开口部分。然后，借助第九抗蚀膜R9的开口部分，通过离子注入将p型杂质离子注入衬底100内。这里注入的是具有约700keV、约130keV、和约60keV三种能量的硼离子(B+)以及具有约50keV能量的氟化硼离子(BF2+)。由此形成p势阱150。离子注入后，清除第九抗蚀膜R9。
图14和图15表示的势阱形成步骤的顺序可以变换。
步骤S206(图1)形成低压晶体管的栅极氧化膜。图16和图17表示形成低压晶体管的栅极氧化膜工艺的剖面示意图。
图16中，为了保护区域HV内的氧化膜，形成第十抗蚀膜R10。通过蚀刻清除第十抗蚀膜R10开口部分露出区域LV内的氧化膜114的不需要部分。完成蚀刻处理后，清除第十抗蚀膜R10。
图17中，首先通过热氧化，在衬底100的整个表面形成氧化膜。具体做法是，在区域LV内形成第四氧化膜116。此时，高压晶体管的补偿区122、124、132、和134处的氧化膜厚度变大，高压晶体管的栅极氧化膜112Gn和112Gp的厚度也变大。结果是，第四氧化膜116的厚度约为70，栅极氧化膜112Gn和112Gp的厚度约为800。区域LV处形成的第四氧化膜116作为低压晶体管的栅极氧化膜116Gn和116Gp使用。
步骤S207(图1)形成各晶体管的栅极。图18、图19、及图20表示形成高压晶体管及低压晶体管的栅极工艺的剖面示意图。
在图18中，首先在衬底100的整个表面利用淀积形成多晶硅膜160。然后形成第十一抗蚀膜R11。第十一抗蚀膜R11在高压及低压nMOS晶体管的栅极形成区域内有开口部分。因此，借助于第十一抗蚀膜R11的开口部分，通过离子注入将n型杂质离子注入多晶硅膜169内。这里注入的是具有约30keV能量的磷离子(P+)。离子注入后，第十一抗蚀膜R11被清除。图19中，通过进行热处理，注入的n型杂质(磷)在多晶硅膜160内扩散。图20中，为了保护各晶体管的栅极区域，形成第十二抗蚀膜R12。利用蚀刻将第十二抗蚀膜R12开口部分露出的多晶硅膜160的不需要部分清除。蚀刻完成后，第十二抗蚀膜R12被清除。其结果是在区域HV内，形成高压pMOS晶体管的栅极160Hp及高压nMOS晶体管的栅极160Hn。另外，在区域LV内，形成低压pMOS晶体管的栅极160Lp及低压nMOS晶体管的栅极160Ln。如图20所示，在栅极氧化膜112Gp和112Gn的中部形成高压晶体管的栅极160Hp和160Hn。
由于多晶硅是多晶半导体，其阻抗比金属高。为此，用多晶硅形成栅极时，通过注入与各晶体管沟道相对应的杂质，降低多晶硅的阻抗。比较例中，多晶硅的低阻抗化也在后述步骤S210(图25)的漏极-源极区域形成工艺中被采用。但是此时的离子注入量不足以降低高压及低压nMOS晶体管栅极阻抗。因此，图18和图19表示的工艺中，对构成高压及低压nMOS晶体管栅极的多晶硅区域160A实施了预备性的降低阻抗。
如图18所示，第十一抗蚀膜R11在栅极形成区以外的区域也有开口部分。这是因为在后述图25所示工艺中使用了抗蚀罩。即使这样，如图20所示，由于栅极形成区以外区域的多晶硅膜160被清除，故不存在问题。显然，图18中，可在栅极形成区以外区域内形成没有开口部分的抗蚀膜。
步骤S208(图1)形成低压晶体管的漏极-源极补偿区。图21表示形成低压nMOS晶体管的漏极-源极补偿区工艺的剖面示意图。图22表示形成低压pMOS晶体管的漏极-源极补偿区工艺的剖面示意图。
在图21中，首先，利用减压CVD方法，在衬底100的整个表面淀积形成第五氧化膜118。此时在各晶体管栅极160Hp、160Hn、160Lp、和160Ln的侧面，也形成第五氧化膜118。
随后，形成第十三抗蚀膜R13。第十三抗蚀膜R13在区域LVn内有开口部分。因此，借助于第十三抗蚀膜R13的开口部分，通过离子注入将n型杂质离子注入n势阱150内较浅的层中。这里注入的是具有约30keV能量的磷离子(P+)。由此形成漏极补偿区152及源极补偿区154。接着，将p型杂质离子注入p势阱150内较深的层中。这里注入的是具有约55keV能量的硼离子(B+)。由此在p势阱150内n型补偿区152和154的下层形成杂质浓度较高的p型层，其结果是可使低压nMOS晶体管的耐压能力提高。
图22中形成第十四抗蚀膜R14。第十四抗蚀膜R14在区域LVp内有开口部分。因此，借助于第十四抗蚀膜R14的开口部分，通过离子注入将p型杂质离子注入n势阱140内较浅的层中。这里注入的是具有约20keV能量的氟化硼离子(BF2+)。由此形成漏极补偿区142及源极补偿区144。接着，通过离子注入将n型杂质离子注入n势阱140内较深的层中。这里注入的是具有约100keV能量的磷离子(P+)。由此在n势阱140内p型补偿区142和144的下层形成杂质浓度较高的n型层，其结果是可使低压pMOS晶体管的耐压能力提高。
图21、图22表示的补偿区形成步骤的顺序可以变换。
步骤S209(图1)形成低压晶体管的侧壁。具体做法是，在低压nMOS及pMOS晶体管的栅极160Ln和160Lp的侧面形成侧壁，其作用是作为形成漏极-源极区域的掩膜。图23和图24表示形成低压晶体管的侧壁工艺的剖面示意图。
图23中，在衬底100的整个表面淀积形成第六氧化膜119。利用例如反应离子蚀刻(RIE)等各向异性蚀刻形成侧壁。图24中，在低压pMOS及nMOS晶体管的栅极160Lp和160Ln的侧面形成侧壁119SW。另外，在高压pMOS及nMOS晶体管的栅极160Hp和160Hn的侧面，也形成侧壁119SW。
形成侧壁119SW的蚀刻需要连续进行，直至在各晶体管补偿区的氧化膜处形成开口部分。这样，在蚀刻完成后，各晶体管的栅极160Hp、160Hn、160Lp、和160Ln上覆盖的氧化膜118和119将被完全清除。
步骤S210(图1)形成各晶体管的漏极-源极区域。图25、图26和图27表示形成高压晶体管以及低压晶体管的漏极-源极区域工艺的剖面示意图。
图25中形成第十五抗蚀膜R15。第十五抗蚀膜R15在区域HVn和LVn内有开口部分。因此，借助于第十五抗蚀膜R15的开口部分，通过离子注入将n型杂质离子注入高压及低压nMOS晶体管的补偿区132、134、152、和154内。这里注入的是具有约50keV能量的砷离子(As+)。图26中形成第十六抗蚀膜R16。第十六抗蚀膜R16在区域HVp和LVp处有开口部分。因此，借助于第十六抗蚀膜R16的开口部分，通过离子注入将p型杂质离子注入高压及低压pMOS晶体管的补偿区122、124、142、和144内。这里注入的是具有约10keV能量的硼离子(B+)。另外，图25和图26表示的离子注入工艺的顺序可以变换。
图27中实施了热处理工艺以使图25和图26中注入的杂质扩散。结果是在高压pMOS晶体管的两个补偿区122和124内分别形成漏极区126及源极区128，在高压nMOS晶体管的两个补偿区132和134内分别形成漏极区136及源极区138。同样，在低压pMOS晶体管的两个补偿区142和144内分别形成漏极区146及源极区148，在低压nMOS晶体管的两个补偿区152和154内分别形成漏极区156及源极区158。
如图25和图26所示，由于栅极氧化膜发挥掩膜的功能，高压晶体管的漏极-源极区域通过自对准的方式形成。另外，由于栅极与侧壁发挥掩膜的功能，低压晶体管的漏极-源极区域也通过自对准的方式形成。
图25中，n型杂质还被注入到高压及低压nMOS晶体管的多晶硅栅极160Hn和160Ln内，图26中，p型杂质被注入到高压及低压pMOS晶体管的多晶硅栅极160Hp和160Lp内。因此，经过如图27所示的热处理，各晶体管的多晶硅栅极160Hn、160Ln、160Hp、及160Lp变为低阻抗。
另外，图25中，在高压pMOS晶体管的外部区域(即被磁场氧化膜102夹在其中的区域)也有杂质注入。同样，图26中，高压nMOS晶体管的外部区域也有杂质注入。这样，晶体管间可以被确实分离。
步骤S211(图1)是在各晶体管栅极的表层以及漏极-源极区域表层形成硅化物。硅化物是硅与金属的二元化合物。图28和图29表示形成硅化物工艺的剖面示意图。
图28中，通过喷镀在衬底100的整个表面形成钛膜(Ti膜)180。最好在衬底100上注入氩(Ar)离子，作为形成钛膜的预处理。接下来进行热处理。此时硅与钛化合，在硅、钛接触部分，即在各晶体管栅极的表层以及漏极-源极区域的表层形成硅化物。具体而言，即在各晶体管的栅极表层形成硅化物160SHp、160SHn、160SLp、及160SLn。另外，在各晶体管的漏极-源极区域表层，形成硅化物126S、136S、146S、156S、128S、138S、148S、及158S。图29中，保留硅化物，而钛层180通过自对准的方式被蚀刻清除。此后，实施热处理以降低硅化物的阻抗。
上述的元件形成工艺完成后，实施步骤S300(图1)的配线工艺。配线工艺中，Al等金属配线连接在各晶体管栅极的表层以及漏极-源极区域的表层处形成的硅化物上。即硅化物发挥着连接金属线的接触层的作用。
如上所述，对于比较例的元件形成工艺，由于一部分工艺(例如步骤S207、S210、和S211等)是共通的，因此可以高效率地将高压晶体管与低压晶体管在同一衬底上形成。
A-2.根据比较例的方法制造的半导体装置的特征图30表示根据比较例的元件形成工艺(图2-图29)制造的低压晶体管的结构特征剖面示意图。虽然图30表示的是低压nMOS晶体管，但低压pMOS晶体管的特征与此相似。
对于步骤S209(图1)的侧壁形成工艺(图23、图24)，需要连续施行蚀刻，直至在各晶体管补偿区上的氧化膜处形成开口。即图23中，在第六氧化膜119淀积形成之前，覆盖高压晶体管的漏极-源极形成区域的氧化膜比覆盖低压晶体管的漏极-源极形成区域的氧化膜厚。因此，低压区的氧化膜要比高压区的氧化膜先行清除。需要连续施行蚀刻，直至高压晶体管的漏极-源极形成区域上覆盖的较厚的氧化膜被清除。因此，例如，蚀刻停止的时间稍迟些，有时会造成蚀刻量过大，如图30所示，从而产生低压晶体管的侧壁119SW的宽度比设计值小的结果。这样，步骤S210的漏极-源极区域形成工艺(图25至图27)中，会在靠近栅极160Ln较近的区域内形成漏极区156及源极区158。另外，步骤S211的硅化物形成工艺(图28和图29)中，会在靠近栅极160Ln较近的区域内形成硅化物156S与158S。这样，漏极区与源极区之间的间隔变得狭小，其结果是造成漏极耐压能力降低。
图31(A)、图31(B)、和图32表示根据比较例的元件形成工艺(图2-图29)制造的低压晶体管的结构特征剖面示意图。虽然图31(A)、图31(B)、和图32表示的是高压nMOS晶体管的情况，但对于高压pMOS晶体管而言，特征与此相似。
如上所述，对于步骤S209(图1)的侧壁形成工艺(图23和图24)，需要连续施行蚀刻，直至在各晶体管补偿区上的氧化膜处形成开口。此时，高压nMOS晶体管的栅极氧化膜112Gn蚀刻过度。因此，如图31(A)、图31(B)、和图32所示，栅极氧化膜112Gn的周边部分(即没有形成侧壁119SW的图中○记号所圈部分)的厚度比中间部分的厚度小。
因而，如果蚀刻量过大，可能会在步骤S210的漏极-源极区域形成工艺(图25至图27)中产生问题，如图31(A)所示，在栅极氧化膜112Gn周边部分的下层补偿区132和134内也会有杂质被注入。这时，如图31(B)所示，在栅极氧化膜112Gn的周边部分的下层区域，也会形成漏极区136α及源极区138α，从而使漏极区与源极区之间的间隔变得狭小，导致漏极耐压能力降低。
另外，在步骤S211的硅化物形成工艺(图28和图29)中，如图32所示，蚀刻量过大会导致在栅极氧化膜112Gn周边部分的下层区域的表层形成硅化物136Sα及138Sα。这时，在漏极-源极区域形成的硅化物136Sα与138Sα的间隔变小，结果导致漏极耐压能力降低。即使在栅极氧化膜112Gn的周边部分的下层区域没有进入杂质的情况下，硅化物136Sα及138Sα同样也会形成。
如上所述，经过比较例的制造工艺形成的低压晶体管由于侧壁的宽度过于窄小，结果产生漏极耐压能力降低的情况。同样，对于高压晶体管，由于栅极氧化膜周边部分的厚度过小，也会造成漏极耐压能力降低。
为了解决上述的各种问题，以下实施例中对上述制造工艺进行了改进。B.第一实施例与比较例的制造工艺一样，第一实施例的制造工艺同样遵从图1的流程图。但是，本实施例中变更了以下内容，即步骤S209的侧壁形成工艺、步骤S210的漏极-源极区域形成工艺、以及步骤S211的硅化物形成工艺。
本实施例中，对于S209的侧壁形成工艺，当清除各晶体管的漏极-源极形成区域上的氧化膜时，如图30所示，侧壁的宽度不致变小。即比较例(图23)中，为了形成侧壁淀积了氧化膜119，本实施例中为了代替氧化膜而淀积了氮化膜。因此，通过实行各向异性蚀刻，形成氮化物的侧壁。
图33表示第一实施例中在低压晶体管栅极的侧面形成侧壁时的剖面示意图。如果用氮化膜代替图23的氧化膜119，如图33所示，在衬底100上的氧化膜保持原状的情况下，可以对氮化膜进行选择性蚀刻。由此在低压晶体管的栅极160Lp和160Ln的侧面形成氮化物的侧壁219SW。
侧壁219SW形成后，随后对氧化膜进行选择性蚀刻。由于氮化物在此步骤未被蚀刻，侧壁219SW的宽度保留着原有的尺寸。与比较例一样，对氧化膜进行蚀刻，直至高压晶体管的漏极-源极形成区上较厚的氧化膜与高压晶体管的漏极-源极形成区上较薄的氧化膜均被清除。蚀刻完成后呈图24的状态。
这样，通过这样对氮化膜与氧化膜施行选择性蚀刻，可在不使低压晶体管栅极的侧面形成的侧壁宽度变小的情况下，对高压晶体管的漏极-源极形成区域上的氧化膜进行蚀刻。另外，在对氧化膜蚀刻时，没有蚀刻到侧壁，这样可以保持低压晶体管的漏极-源极区域间距离的良好精度，从而可以减小漏极耐压能力的降低。
如图33所示，本实施例中，在多晶硅构成的栅极与氮化物构成的侧壁219SW之间，形成了氧化膜118。当多晶硅与氮化膜之间没有氧化膜的介入时，由于氮化膜的形成产生应力，由此容易在栅极与侧壁之间发生膜脱落和裂缝。但是，如果采用本实施例中的结构，氮化膜的形成所产生的应力可以得到缓解，由此可以减少膜脱落和裂缝的发生。
如图33所示，本实施例中，在硅衬底100与氮化物构成的侧壁219SW之间，形成了氧化膜116、112Gn、和112Gp。如果硅与氮化膜之间没有氧化膜的介入，在硅与氮化膜的界面上由于陷波的固定电荷作用，会造成界面状态不稳定。但是，如果采用本实施例中的结构，可以稳定硅衬底和氧化膜之间的界面状态，其结果是可以稳定晶体管固有的特性。
本实施例中，将步骤S210的漏极-源极区域形成工艺，设计成防止杂质进入高压晶体管的栅极氧化膜112Gp和112Gn周边部分的下层补偿区122、124、132、和134处，如图31(A)和图31(B)所示。
图34和图35表示第一实施例中形成高压晶体管及低压晶体管的漏极-源极区工艺的剖面示意图。第一实施例中，实施了图34和图35所示工艺，代替比较例的图25和图26的所示的工艺。
将图34与图25进行比较可以发现，图34中的第十五抗蚀膜R15A发生了变化。此抗蚀膜R15A包含了覆盖高压nMOS晶体管栅极氧化膜112Gn的周边部分与侧壁219SW的抗蚀膜部分R15n。此外，比较图36与图26可以发现，图35中的第十六抗蚀膜R16A也有变化。此抗蚀膜R16A包含了覆盖高压pMOS晶体管栅极氧化膜112Gp的周边部分与侧壁219SW的抗蚀膜部分R16p。
利用这些抗蚀膜R15A和R16A中的抗蚀膜部分R15n和R16p可作为掩膜，利用抗蚀膜R15A和R16A可以防止在栅极氧化膜112Gn和112Gp的下层区域内注入杂质，其结果是可以减小漏极耐压能力的降低。
图34和图35中，形成抗蚀膜R15A和R16A(抗蚀膜部分R15n和R16p)，以覆盖栅极160Hn和160Hp上表面的周边端部。
另外，本实施例中，对于步骤S211的硅化物形成工艺，如图32所示，在高压晶体管的栅极氧化膜112Gn和112Gp周边部分的下层区域表层处，特别注意了防止硅化物的形成。具体做法是利用了防止在栅极氧化膜的下层区域形成硅化物的保护膜。
图36和图37表示第一实施例中形成高压晶体管的栅极氧化膜周边部分保护膜工艺的剖面示意图。图36和图37所示保护膜形成工艺在图28所示钛膜180形成前实施。
图36中，首先在衬底100的整个表面淀积形成第七氧化膜190。第七氧化膜190的厚度约为700。接着，形成第十七抗蚀膜R17。第十七抗蚀膜R17覆盖了高压晶体管栅极氧化膜112Gn和112Gp的周边部分与侧壁219SW。因此，通过蚀刻清除第十七抗蚀膜R17开口部分暴露的第七氧化膜190的不需要部分。这样，如图37所示，形成了保护高压晶体管栅极氧化膜112Gn和112Gp的周边部分与侧壁219SW的保护膜190P。
此外，图36中，第十七抗蚀膜R17覆盖了栅极160Hn和160Hp上表面的周边端部。但是，第十七抗蚀膜R17的各栅极160Hn和160Hp处形成的开口部分的尺寸比图34、图35中的两个抗蚀膜R15A和R16A的各栅极160Hn和160Hp处形成的开口部分尺寸小。这是因为当蚀刻第七氧化膜190时，保护膜190P的端部后退。同样，第十七抗蚀膜R17在栅极氧化膜112Gn和112Gp的周边部分形成完全覆盖。利用这样的抗蚀膜R17，可以按照所希望的尺寸形成保护膜190P。另外，如图37所示，本实施例形成的保护膜190P覆盖了栅极160Hp和160Hn上表面的周边端部。
保护膜190P形成后，经过图28和图29的工艺，在各晶体管栅极以及漏极-源极区域的表面形成硅化物。如图37所示，本实施例中栅极氧化膜112Gn和112Gp的周边部分受到了保护膜190P保护。因此，可以防止高压晶体管栅极氧化膜112Gn和112Gp的周边下层区域与钛膜180化合而形成硅化物的现象发生，其结果是可以防止漏极耐压能力的降低。
本实施例中，步骤S300(图1)的配线工艺是在保护膜190P存在的情况下实施的，也可以在硅化物形成后去除保护膜190P。
如上所述，本实施例与比较例的情况相同，也可以高效率地使高压晶体管与低压晶体管在同一衬底上形成。此外，本实施例中，可以使在比较例中可能发生的各晶体管特性下降的现象减少。
图38表示根据第一实施例的元件形成工艺制造的高压晶体管及低压晶体管的结构特征剖面示意图。图38中虽然表示的是高压nMOS晶体管与低压nMOS晶体管的情况，但高压pMOS晶体管与低压pMOS晶体管的情况与此相似。
在低压nMOS晶体管中，在栅极氧化膜116Gn上形成多晶硅栅极160Ln，在栅极160Ln的侧面形成由氮化物构成的侧壁219SW，氧化膜118介于多晶硅栅极160Ln和侧壁219SW之间。在栅极160Ln的上表面，形成硅化物160SLn。
与低压nMOS晶体管相同，在高压nMOS晶体管中，在栅极氧化膜112Gn上形成多晶硅栅极160Hn，在栅极160Hn的侧面形成由氮化物构成的侧壁219SW，氧化膜118介于多晶硅栅极160Hn和侧壁219SW之间。在多晶硅栅极160Hn的上表面，形成硅化物160SHn。另外，对于高压nMOS晶体管，还形成了保护膜190P，以覆盖栅极氧化膜112Gn的周边部分与侧壁219SW。本实施例中，保护膜190P覆盖了栅极160Hn上表面的周边端部。这样，在除了栅极160Hp上表面的周边端部以外的部分形成硅化物160SHn。即使当保护膜190P在硅化物形成工艺完成后被清除的情况下，同样在除了栅极160Hp上表面周边端部以外的部分，形成硅化物160SHn。C.第二实施例与比较例的制造工艺相同，第二实施例的制造工艺同样遵循图1的流程图实施。但是在本实施例中，步骤S209、步骤S210以及步骤S211的内容有变化。
本实施例中，对于步骤S209的侧壁形成工艺，在清除各晶体管的栅极-源极形成区域上的氧化膜时采取了措施，使侧壁的宽度不会变得太小，如图30所示。即在比较例(图23和图24)中，当形成侧壁119SW时，连续施行蚀刻直至高压晶体管的漏极-源极形成区域上的较厚的氧化膜被清除，而在本实施例中，蚀刻分两次进行。
图39表示第二实施例的侧壁形成工艺中，第一次蚀刻完成后的剖面示意图。如图所示，第一次的蚀刻须待低压晶体管的漏极-栅极形成区域上的较薄氧化膜116和118(图23)被清除后停止。此时，如图39所示，高压晶体管的漏极-栅极形成区域上的较厚氧化膜的厚度变小，但此氧化膜未被完全清除。
图40表示第二实施例的侧壁形成工艺中，第二次蚀刻完成后的剖面示意图。图40中，第二次蚀刻开始前，为保护区域LV，形成第十八抗蚀膜R18。第十八抗蚀膜R18在区域LV处有开口部分，利用与形成第一抗蚀膜R1(图3)同样的抗蚀罩而形成。因此，在区域LV受到保护的状态下，蚀刻第十八抗蚀膜R18开口部分露出的氧化膜。第二次蚀刻须待高耐压晶体管的漏极-栅极形成区域上残存的氧化膜全部清除后停止。
这样，在高压晶体管的漏极-栅极形成区域上残存的较厚的氧化膜处形成开口部分时，不会对低压晶体管栅极的侧面形成的侧壁119SW进行蚀刻。因此，可以做到在对高压晶体管的漏极-源极形成区域上的氧化膜施行蚀刻时，使侧壁的宽度不致变小。此外，还可以保证低压晶体管的漏极-源极区域间的距离的精度，其结果是能够减小漏极耐压能力的降低。
本实施例的步骤S210和S211的工艺与第一实施例相似，故在此不予详细说明。根据第二实施例的元件形成工艺制作的高压晶体管和低压晶体管的结构特征与第一实施例(图38)中的相似。只是第二实施例中的侧壁由氧化物形成。
如上所述，与比较例相同，本实施例也可以做到高效地使高压晶体管和低压晶体管在同一衬底上形成。此外，本实施例还可以减少在比较例中可能发生的各晶体管特性降低的现象。
此外，本发明并不局限于上述实施例或其修改，在不脱离本发明要点的范围内，可以适用于各种修改情况，例如可以有下面的修改。
(1)上述实施例中，如图34和图35所示，形成抗蚀膜R15A和R16A，以覆盖高压晶体管栅极氧化膜112Gn和112Gp的周边、侧壁219SW、以及各栅极160Hn和160Hp上表面的周边端部，但一般而言，形成的保护膜至少要覆盖高压晶体管的栅极氧化膜的周边。
(2)上述实施例中，如图37所示，形成保护膜190P，以覆盖高压晶体管栅极氧化膜112Gn和112Gp的周边、侧壁219SW、以及各栅极160Hn和160Hp上表面的周边端部，但一般而言，形成的保护膜至少要高压晶体管的栅极氧化膜的周边。
上述实施例中，保护膜190P由氧化硅构成，然而由其它替代物，例如用氮化硅(Si3N4)构成也可以。
(3)上述实施例中，利用钛(Ti)形成了多晶硅栅极上的硅化物，然而由其它替代物，例如利用钼(Mo)、钨(W)、钽(Ta)或其它高熔点金属也可以。另外，使用Ta的优点是可以让形成硅化物的热处理温度变得较低。使用Ti和Ta的优点是可以使硅化物的阻抗变小。
(4)在第一实施例中，侧壁由氮化硅形成，并对其进行选择性蚀刻。第二实施例中，分两次进行蚀刻。这样，一般而言，在高压晶体管的漏极-源极形成区域上较厚的氧化膜处形成开口部分时，施行的蚀刻可以使低压晶体管的栅极侧面形成的侧壁宽度不致变小。
(5)上述实施例中，半导体衬底为P型硅衬底，但也可使用n型硅衬底，或其它类型的半导体衬底。
上述实施例中，各晶体管的栅极氧化膜由热氧化形成，然而也可利用如CVD等淀积方法形成。但是用热氧化形成的栅极氧化膜具有绝缘性高和质量好的优点。
上述实施例中使用的是在掺杂了杂质的多晶硅表面上形成硅化物的栅极，但也可使用单纯用金属材料形成的栅极。
上述实施例中使用氧化硅膜作为各晶体管的栅极绝缘膜，然而也可使用氮化硅膜等其他绝缘膜作为绝缘膜。即各晶体管也可具有MIS结构。
如上所述，一般而言，本发明可适用于在同一半导体衬底上形成绝缘栅极型的高压及低压晶体管的情况。
(6)第一实施例中，侧壁219SW由氮化硅构成，但也可使用与氧化硅膜不同的其他绝缘材料。一般而言，可用与栅极绝缘膜不同的绝缘材料构成的材料膜形成侧壁，优选可以有选择地对绝缘膜或是材料膜施行蚀刻的材料膜。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
权利要求
1.一种半导体装置制造方法，其特征为具备所述半导体装置的漏极-源极间耐压能力不同的绝缘栅极型高压晶体管与低压晶体管处于同一半导体衬底，每个晶体管形成于所述衬底的一个元件形成区内，每个元件形成区包括一个源极区和一个漏极区，所述制造方法包括以下步骤(a)在所述的各元件形成区内形成包括作为栅极绝缘膜部分的绝缘膜，所述高压晶体管的漏极-源极区上形成的所述绝缘膜比所述低压晶体管的漏极-源极区上形成的所述绝缘膜厚；(b)在所述各晶体管的所述栅极绝缘膜上形成栅极；(c)至少在所述低压晶体管的所述栅极侧面形成侧壁，通过蚀刻在所述各晶体管的所述漏极-源极形成区上的所述绝缘膜部分形成开口部分，其中，在所述高压晶体管的所述漏极-源极形成区上的较厚的所述绝缘膜处形成开口部分时，所实施的蚀刻不使所述低压晶体管的所述栅极侧面形成的所述侧壁的宽度变小；以及(d)通过所述绝缘膜处形成的开口部分，向所述各晶体管的所述漏极-源极形成区内导入杂质元素，以形成所述各晶体管的漏极区和源极区。
2.根据权利要求1所述的半导体装置制造方法，其中，所述的步骤(c)包括以下步骤(c1)至少在所述低压晶体管的所述元件形成区，利用与所述绝缘膜不同的绝缘材料形成材料膜；(c2)不对所述绝缘膜进行蚀刻，通过有选择地对材料膜进行蚀刻，以至少在所述低压晶体管的所述栅极的侧面形成所述的侧壁；以及(c3)不对所述材料膜进行蚀刻，通过有选择地对绝缘膜进行蚀刻，以在所述存在于各晶体管的漏极-源极形成区上的所述绝缘膜部分形成开口部分。
3.根据权利要求2所述的半导体装置制造方法，其中，所述半导体衬底为硅衬底；所述绝缘膜为氧化硅膜；以及所述材料膜为氮化硅膜。
4.根据权利要求3所述的半导体装置制造方法，其中，所述步骤(b)包括利用多晶硅形成所述各晶体管的所述栅极的步骤；所述步骤(c)包括在所述侧壁形成前，在由多晶硅形成的所述栅极侧面形成氧化硅膜的步骤；以及所述步骤(d)包括在所述栅极中导入杂质元素的步骤。
5.根据权利要求1所述的半导体装置制造方法，其中，所述步骤(c)包括(c1)至少在所述低压晶体管的所述元件形成区，利用与所述绝缘膜相同的材料形成材料膜；(c2)通过对所述材料膜进行蚀刻，至少在所述低压晶体管的所述栅极的侧面形成所述的侧壁，继续所述的蚀刻，在所述低压晶体管的所述漏极-源极形成区的比较薄的所述绝缘膜处形成开口部分；(c3)形成对所述低压晶体管的所述元件形成区实行保护的抗蚀膜；以及(c4)通过进一步蚀刻所述绝缘膜，在所述高压晶体管的所述漏极-源极形成区上残存的所述比较厚的绝缘膜处形成开口部分。
6.根据权利要求5所述的半导体装置制造方法，其中，所述半导体衬底为硅衬底；以及所述绝缘膜及所述材料膜为氧化硅膜。
7.根据权利要求1所述的半导体装置制造方法，其中，所述半导体衬底为硅衬底；所述绝缘膜为氧化硅膜；所述步骤(b)包括用多晶硅形成所述各晶体管的所述栅极的步骤；以及所述步骤(d)包括在所述栅极中导入杂质元素的步骤。
8.根据权利要求1所述的半导体装置制造方法，其中，所述步骤(b)包括在所述栅极绝缘膜的中间部分形成所述高压晶体管的所述栅极的步骤；以及所述步骤(d)包括以下步骤至少在所述高压晶体管的所述栅极绝缘膜的周边部分形成抗蚀膜；以及通过离子注入向所述各晶体管的所述漏极-源极区内导入所述杂质元素。
9.根据权利要求1所述的半导体装置制造方法，其中，所述步骤(b)包括在所述栅极绝缘膜的中间部分形成所述高压晶体管的所述栅极的步骤；所述制造方法还包括以下步骤(e)至少在所述高压晶体管的所述栅极绝缘膜的周边部分形成保护膜；以及(f)对于所述各晶体管，至少在所述漏极-源极区形成金属层，使所述漏极-源极区的表层与所述金属层化合，形成连接金属配线的接触层。
10.根据权利要求9所述的半导体装置制造方法，其中，所述半导体衬底为硅衬底；所述绝缘膜为氧化硅膜；所述步骤(b)包括用多晶硅形成所述各晶体管的所述栅极的步骤；所述步骤(d)包括在所述栅极中导入杂质元素的步骤；以及所述步骤(f)包括在所述各晶体管的所述栅极上形成所述金属层，使所述栅极的表层与所述金属层化合，形成所述接触层的步骤。
11.一种半导体装置，其特征在于，包括半导体衬底；以及在所述半导体衬底上形成的、漏极-源极间耐压能力不同的绝缘栅极型的高压晶体管以及低压晶体管；其中，所述的低压晶体管包括第一栅极绝缘膜；在所述第一栅极绝缘膜上形成的第一栅极；以及在所述第一栅极侧面形成的、用与所述第一栅极绝缘膜不同的绝缘材料构成的第一侧壁。
12.根据权利要求11所述的半导体装置，其中，所述半导体衬底为硅衬底；所述第一栅极绝缘膜为氧化硅膜；以及所述第一侧壁由氮化硅构成。
13.根据权利要求12所述的半导体装置，其中所述第一栅极由导入了杂质元素的多晶硅形成。
14.根据权利要求13所述的半导体装置，其中在所述第一栅极与所述第一侧壁之间形成氧化硅膜。
15.根据权利要求11所述的半导体装置，其中所述高压晶体管包括第二栅极绝缘膜；在所述第二栅极绝缘膜的中间部分上形成的第二栅极；以及至少覆盖所述第二栅极绝缘膜周边部分的保护膜。
16.根据权利要求11所述的半导体装置，其中所述高压晶体管包括第二栅极绝缘膜；以及在所述第二栅极绝缘膜的中间部分上形成的第二栅极，其中，所述第二栅极由导入了杂质元素的多晶硅形成，在除了第二栅极的周边端部的上表面形成硅化物。
全文摘要
本发明涉及一种在同一衬底上高效率地形成高压晶体管与低压晶体管，同时又可以减小对各晶体管特性损坏的技术。首先，形成绝缘膜。高压晶体管的漏极－源极形成区上的绝缘膜比低压晶体管的漏极－源极形成区上的绝缘膜厚。随后，在绝缘膜上形成栅极。接着，在低压晶体管的栅极侧面形成侧壁，在各晶体管的漏极－源极形成区的绝缘膜处形成开口部分。在高压晶体管的漏极－源极形成区上的较厚的绝缘膜处形成开口部分时，采用的蚀刻不使低压晶体管的栅极侧面形成的侧壁的宽度变小。然后，通过开口部分导入杂质元素，形成各晶体管的漏极－源极区。
文档编号H01L21/336GK1412834SQ0214650
公开日2003年4月23日 申请日期2002年10月17日 优先权日2001年10月18日
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