专利名称：带有多指接通用同步和分布式自偏压功能的静电放电(esd)保护装置的制作方法
技术领域：
本发明总体而言涉及静电放电(ESD)保护电路领域，更具体而言，涉及对一种集成电路(IC)的多指式MOS保护电路的改进。
背景技术：
在CMOS技术中，鲁棒的NMOS及其它ESD保护对于获得高度的ESD鲁棒性而言甚为重要。在选择采用硅化物局部阻断的工艺中，引入了镇流电阻来保证等电流分布及一致的多指触发。
为获得具有高故障临限值及良好箝位能力的足够高的ESD保护电平，必须提供足够大的装置宽度。因此，目前已构建了若干多指式MOS结构来进行ESD保护。此外，由于焊垫间距的减小及最小有源区宽度可能主要受限于设计约束条件，因此高级CMOS技术要求使用大量的指。
关于ESD应力作用下多指式装置的一个主要问题是存在各指不一致触发的可能性。为保证多指结构一致导通，第二指击穿电压Vt2的电压值必须超过寄生BJT晶体管的触发电压Vt1，即在骤回开始时的电压。为避免因一大电流负载而损坏一最先被触发的指，相邻的指也必须被接通至低电阻ESD导通状态(即骤回)。为获得一致的Vt1＜Vt2状态，必须降低初始触发电压Vt1或增大第二击穿电压Vt2。
举例而言，在多指式MOS器件形成为分立式器件的标准I/O库单元中会出现复杂情况。具体而言，多指式器件被形成为一分立式器件，其中一第一部分指被一集成电路(IC)的电路主动用于功能性用途(即用作驱动器)，而一第二部分指则仅用于ESD保护(即用作虚ESD指)。通过纳入或排除由一前置驱动器在其各自栅极驱动的特定数量的指，可将多指式器件配置用于多种驱动强度。换言之，在正常电路运行期间，主动指受前置驱动器控制，而非主动的虚ESD指则未被利用。在后一情况下，通常将未被使用的驱动器指的栅极直接接地或通过一电阻间接接地。
在一ESD事件期间，主动使用的指(驱动指)与未被使用的指(虚ESD指)之间的触发竞争可造成正常主动指与非主动指间的不一致导通。具体而言，驱动指可能先于虚ESD指触发(即，所有指的不一致导通)，此可造成MOS器件故障并损坏IC。因此，仅整个器件的一部分载送ESD电流，而该器件的其余部分却不促使电流流动并保持不被使用。
对于被配置为过电压容限(OVT)型的驱动器或其它I/O电路而言，还会出现其它问题。亦即，施加至I/O电路的电压可能会高于电源电压(例如VDD)。在许多过电压情况下，因所施加电压超过通常所规定的漏极与栅极之间的最高电压，一单一NMOS驱动器可能受热载流子注入影响。一种克服热载流子注入问题的方法是使用一级联输出驱动器。换言之，在IC的一I/O焊垫与大地之间串联连接两个NMOS器件(晶体管)。这些串联连接的级联NMOS晶体管构成输出驱动器。主动级联NMOS晶体管指(其源极耦合接地)的栅极由前置驱动器驱动。另一方面，非主动(虚ESD指)级联NMOS晶体管指的栅极则接地。此外，在一正常接通状态中，主动及非主动NMOS晶体管指的栅极均连接至一电源线(例如VDD)，而漏极则耦接至I/O焊垫。通过这种方式，任一级联NMOS晶体管的漏极—栅极电位均不会升高至足以引发热载流子问题。
然而，在一ESD事件期间，级联器件却因寄生NPN晶体管的基极长度较长而难以触发。因此，Vt1值增大，而Vt2值保持基本恒定，由此造成了额外的级联NMOS驱动器不一致触发问题。同样，触发竞争问题可导致仅一部分晶体管指触发，由此导致过早失效。因此，在该技术领域中需要提供一种带有多指接通用同步和分布式自偏压功能的ESD保护装置。
发明内容
一位于一具有被保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路的各实施例克服了此前伴随现有技术的各种缺点。该种ESD保护电路具有一同步及分布式自偏压多指导通MOS器件。在一实施例中，复数个指中的每一个指均包含一P-阱及复数个散布于该P-阱中的N+漏极区，其中这些N+漏极区耦合至一高电位。
该复数个指中的每一个指还均包含复数个N+源极区，该复数个N+源极区散布于P-阱中并大致平行于该复数个散布的N+漏极区，其中N+源极区耦合接地。一栅极区位于该复数个散布的N+漏极区与该复数个散布的N+源极区之间并位于P-阱区之上。
另外，一第一复数个P+局部基材连接线区散布于该复数个散布的N+漏极区之间并与该复数个散布的N+漏极区电气绝缘，一第二复数个P+局部基材连接线区散布于该复数个散布的N+源极区之间并与该复数个散布的N+源极区电气绝缘。此外，至少两个指的第一及/或第二复数个P+基材连接线区中至少之一电气相连，且每一指的栅极区均耦合至任一包含一前置驱动电路的元件、大地及第一及第二复数个P+局部基材连接线区。
在一第二实施例中，一ESD保护电路包括一用于一具有被保护电路的半导体集成电路(IC)的同步偏压多指导通MOS器件。该ESD保护电路包含一多指式NMOS晶体管，其中每一指均具有分别耦合于该IC的一I/O焊垫与大地之间的一漏极及源极，以及一用于向该指施加偏压的栅极。
另外，一ESD检测器包含一PMOS晶体管，该PMOS晶体管具有一耦合至IC的I/O焊垫的源极及一用于耦合至IC的一电源电压的栅极。一寄生电容形成于IC电源线与大地之间。一具有一第一二极管的转移电路耦合于该PMOS晶体管的漏极与NMOS晶体管每一指的栅极之间。
图1展示一本发明多指导通NMOS ESD/驱动器件的俯视布置图；图2A-2C展示分别沿图1中线a-a′、b-b′、及c-c′的NMOS ESD/驱动器件的剖视布置图；图3为一示意性方块图，其展示一具有一本发明多指式NMOS器件及ESD保护电路的集成电路(IC)的一部分；图4展示图3所示多指式NMOS器件及ESD保护电路的一第一实施例示意图，该实施例包含NMOS器件的主动及被动指；图5展示图3所示多指式NMOS器件及ESD控制电路的一第二实施例示意图，该实施例包含一受控栅极电压限制器及一前置驱动器控制装置；图6展示具有一基材泵的图3所示多指式NMOS器件及ESD控制电路的一第三实施例示意图；图7展示用于过电压容限型应用的图3所示多指式NMOS器件及ESD控制电路的一第四实施例示意图；图8展示具有一基材泵的图3所示多指式NMOS器件及ESD控制电路的一第五实施例的示意图；图9展示用于过电压容限型应用的图3所示多指式NMOS器件及ESD控制电路的一第六实施例示意图；图10展示用于过电压容限型应用的图3所示多指式NMOS器件及ESD控制电路的一第七实施例示意图；图11展示一耦合至图3所示NMOS器件及ESD控制电路的虚ESD前置驱动器示意图；图12A至图12D展示图3所示虚ESD驱动器、ESD驱动器及前置驱动器控制装置的各种实施例示意图；及图13展示一本发明可控硅整流器(SCR)及PMOS检测器示意图。
为便于理解，尽可能使用了相同的参考编号来表示各附图中共有的相同元件。
具体实施例方式
本文参照CMOS器件说明本发明。然而，所属技术领域的普通技术人员应了解，通过选用不同的掺杂剂类型并调整浓度即可使本发明适用于其它易因ESD而受到损坏的器件。本发明包括各种利用一多指式NMOS器件的说明性实施例，该多指式NMOS器件可提供下列双重功能在IC正常运行(加电状态)期间用作一驱动器，而在IC处于未加电状态时用作一ESD保护器件。
图1展示一本发明多指导通NMOS ESD/驱动器件100的俯视布置图。图2A-2C展示分别沿线a-a′、b-b′、及c-c′的图1所示NMOS ESD/驱动器件的剖视布置图，其应与图1共同参阅。图1及图2A至图2C中的说明性实施例提供一种用于同步触发NMOS ESD/驱动器器件的多指方案。该说明性方案有利地提供了更大的电路设计多样性。举例而言，NMOS器件的指可分为一在正常IC运行期间主动使用的第一组指及一被动的、在IC未加电状态期间作为被动(虚)指用于ESD事件的第二组指。为获得一足以将一定量的ESD电流安全地分流接地的总器件尺寸，需同时使用主动指及被动指。
该方案还可通过各种替代技术实现所有指(即主动指组及被动指组二者)的近乎同步导通，该些替代技术包括(可选)对指施加外部栅极偏压、或施加外部基材偏压、或对形成于各指阱区及掺杂区下的基材(即P-基材)施加自偏压。NMOS器件100为完全驱动器兼容器件，意即在IC未加电状态期间ESD保护过程中主动驱动指也发挥作用，同时在IC加电状态期间用作主动晶体管且不干扰正常电路运行。下文将参照图1及图2A-2C所示布置图并根据参照图3-13所述及所示的用于各种电路中的多指式NMOS器件更详细地论述该些优点。
参见图1，在一P-阱104(参见图2A-2C)中形成复数个大致平行的指1101至110f。每一指110均包含一漏极指区112、一源极指区114、及一栅极指区116。图1说明性地展示出漏极指区1121至112f、源极指区1141至114f、及栅极指区1161至116f，其中第一漏极、栅极及源极区1121、1141及1161构成一第一指1101。
参见图2A，漏极及源极指区112及114由一种高掺杂N+材料制成，该些区域大致相互平行地位于底部的掺杂P-阱104中。栅极指区116(例如一多晶硅栅极区)则位于P-阱104上漏极及源极指区112与114之间，并位于一薄栅极介电层(即栅极氧化物层)上。由此，源极及漏极指区112与114之间且栅极区116之下的一部分P-阱即构成NMOS晶体管的一通道区127(例如图2A所示的通道区12716及127f6)。
每一漏极指区112进一步包含散布于P-阱104中的一第一复数个P+掺杂区120D，其中每一P+区120D均构成一局部基材连接线。举例而言，漏极指区1121包含P+区120D11至P+区120D1m。围绕每一基材连接线120Dfm设置浅沟道隔离(STI)118，从而将每一漏极指112分割为复数个漏极段1221至122q，该些漏极段在栅极区116附近全部耦合在一起。换言之，每一漏极指区112均由复数个连接在一起的漏极段122q构成，且其中一相应的P+局部连接线120Dm分别位于每一漏极段122q之间。举例而言，漏极指区1121包含其间散布有P+局部基材连接线区120D11至120D1m的漏极段12211至1221q。应注意，为清楚起见，下标“D”及“S”分别代表晶体管的漏极区及源极区，下标旁注“f，m，及q”代表大于1的整数。
同样，每一源极指区114进一步包含散布于P-阱104中的一第一复数个P+掺杂区120S，其中每一P+区120S均构成一局部基材连接线。举例而言，源极指区1141包含P+区120S11至P+区120S1m。围绕每一基材连接线120Sfm设置浅沟道隔离(STI)118，从而将每一源极指114分割为复数个源极段1241至124q，该些源极段在栅极区116附近全部耦合在一起。换言之，每一源极指区114均由复数个连接在一起的源极段124q构成，且其中一相应的P+局部连接线120Sm分别位于每一源极段124q之间。举例而言，源极指区1141包含其间散布有P+局部基材连接线区120S11至120S1m的源极段12411至1241q。
相应地，在每一N+漏极段122与P+局部基材连接线区120之间及每一N+源极段124与P+局部基材连接线区120之间形成复数个二极管125。图2B说明性地展示由P+区120D及漏极区122形成的二极管1251，6、1252，6、125f-1，6及125f，6。
应注意，每一栅极指区116均形成于漏极及源极指区112与114之间且相互平行。还应注意，两个相邻的栅极指区可共用一源极及漏极指区112及114。举例而言，源极指区1141由相邻栅极指区1161与1162共用。
应记得，为保证多指结构一致导通，第二指击穿电压Vt2的电压值须高于寄生BJT晶体管的触发电压Vt1。一种用于增大触发电压Vt2的常用技术是增加镇流电阻，例如通过增大漏极触点至栅极的间距及/或源极触点至栅极的间距并结合硅化物阻断来增加镇流电阻。然而，局部硅化物阻断所需的额外工艺步骤费用高且其成品率损失已众所周知。通过所谓的N+漏极区122及/或源极区124的有源区镇流及/或通过后端设置电阻性镇流元件(自硅触点向上)，可实现一种向每一指110的每一漏极区122及/或源极区124引入微镇流电阻RD及/或RS的有效技术。如果设置有源区镇流，ESD电流被局限于分别由有限数量的硅触点馈流的平行电阻性通道中。亦可将N+漏极及源极区完全硅化，以省却高费用的硅化物阻断步骤。
参见图1，较佳地，在每一指110的漏极段及源极段122及124中均设置微镇流电阻器RD及RS。举例而言，第一漏极指1121的漏极段12211至1221q分别包含镇流电阻器RD11至RD1q。同样，第一源极指1141的源极段12411至1241q分别包含镇流电阻器RS11至RS1q。此一提供足够镇流电阻的例示性技术有助于实现电流在一个指内的均匀分布。关于提供镇流电阻的详细说明，读者可参阅2000年5月30日提出申请的美国专利申请案第09/563,141号，其全部内容均以引用方式并入本文中。所属技术领域的技术人员将了解，其它用于增强NMOS器件ESD鲁棒性的技术包括硅化物阻断或一全硅化NMOS晶体管器件。
每一漏极指区112的漏极段1221至122q均通过一外部金属连接(例如金属连接130D1至130Df)相互耦合。金属连接130D1至130Df通过固定至每一漏极段122上的触点(例如触点141D11)耦合至每一漏极段122。同样，每一源极指区114的源极段1241至124q均通过一金属连接(例如金属连接130S1至130Sf)相互耦合。金属连接130S1至130Sf通过固定至每一源极段124上的触点(例如触点141S11)耦合至每一源极段124。如同图3、6及8所示实施例中进一步阐述的那样，在一实施例中，漏极区112的金属连接130D1至130Df及源极区114的130S1至130Sf分别耦合至I/O焊垫20及大地15。
同样，构成漏极指区112的局部连接线120Dfm及源极指区114的局部连接线120Sfm的散布P+掺杂区通过外部连接(例如金属连接132)相耦合。在一实施例中，外部金属连接132通过触点142耦合至至少两个P+掺杂区120。在一第二实施例中(如图1所示)，外部金属连接132通过触点142(例如固定至每一P+掺杂区120的触点142D11及142S11)耦合至每一P+掺杂区120。在该第二实施例中，外部金属连接132构成一可将漏极及源极指112及114的所有局部基材连接线120连接在一起的金属栅。图2B及2C例示性地展示耦合至每一基材连接线120的金属栅132。
应注意，P+局部基材连接线120提供了一种可实现整个多指式NMOS器件100自偏压的机理。换言之，通过金属栅132连接在一起的局部基材连接线120将分配因一局部漏极一基材结击穿所致的局部基材电位升高。在整个结构中分配的升高基材电位将降低其它指110的触发电压，以提供一同步的基材自偏压，并由此保证NMOS器件100的指110的一致导通。此外，基材连接线120(通过金属栅132)可进一步耦合至一基材偏压发生器，该基材偏压发生器将对NMOS器件100的指110施加偏压并同步触发该些指。
如果通过基材连接线120利用自偏压，则可将每一指110的栅极116接地(对于虚ESD指)或连接至(对于主动驱动指)一前置驱动器(未图示)。或者，可将虚ESD指的栅极116连接至局部基材连接线120的金属栅132，以进一步降低触发电压。下文将参照图3、6及8更详细地阐述每一指110的漏极、源极及栅极区112、114及116的外部连接。
整个多指式NMOS器件100中的指数量通常可介于10至30个指之间。在一实施例中，例示性NMOS器件100的多个指110被划分(分裂)为主动指组及虚指组。在一第二实施例中，NMOS器件的多个指可全部专门用作主动指，而在一第三实施例中，NMOS器件100的多个指可全部专门用作虚指。NMOS器件100的指的划分与具体应用相关，其中主动指及虚指的数量因应用而异。换言之，由IC电路的类型及应用决定NMOS保护器件100的指划分要求(主动指及/或虚指)。举例而言，一本发明NMOS器件100可例示性地具有20个指110，其中2个指专门用作耦合至一前置驱动器的主动驱动指，其余18个被动指用作虚ESD指。
还应注意，同一NMOS器件100内指110的尺寸(即宽度)也可能有所不同(例如20-50微米)。所属技术领域的技术人员将了解，指110的数量、指的主动指及/或被动指分组、及其尺寸均属于设计规范问题。换言之，总主动指宽度取决于所需的功能性驱动强度，而总器件宽度则取决于所需的ESD强度。
图3为一示意性方块图，其展示一具有一本发明多指式NMOS器件100及ESD控制电路300的集成电路(IC)的一部分。本发明在IC未加电状态期间利用用于正常电路运行的IC10的可用元件以及附加的ESD保护电路150。具体而言，正常运行期间所用的IC10的元件包括一I/O焊垫20、一前置驱动器600、至少一条电源线(例如VDD90及VDDx91，其中x为一大于1的整数)、及相应的寄生电容器CDD900及CDDx901。应注意，寄生电容器CDD900及CDDx901分别例示性地形成并耦合于电源线90与大地15之间及电源线91与大地15之间。前置驱动器600及一可选择的PMOS驱动器700也被视为正常IC运行电路的一部分。
ESD保护电路包括一ESD硬化多指NMOS器件100(具有主动及/或虚指)、及一ESD控制电路300。ESD控制电路300包含一ESD检测器310、一可选择的转移电路320、一可选择的电压限制器330、一可选择的前置驱动器控制电路500、及可选择的接地电阻器800及801。
参见图3，NMOS器件100耦合于焊垫20与大地15之间。一可选择的多指式PMOS驱动器700(以虚线绘出)耦合于电源线VDD90与焊垫10之间。ESD检测器310耦合至焊垫20及电压电源线VDD90或VDDx91。ESD检测器310还耦合(通过线30)至接地电阻器800，该接地电阻器800则进一步耦接大地15。在一将一虚前置驱动器(未图示)用于NMOS器件100的ESD虚指的实施例中，ESD检测器310还耦合至(通过线31)一第二接地电阻器801，该接地电阻器801同样耦接大地15。
接地电阻器800及801可保证在正常电路运行期间其它元件(即转移电路320及电压限制器330)保持断开。此外，在IC未加电状态且焊垫20处存在ESD事件期间，接地电阻器800及801可为电压限制器330及前置驱动器控制装置提供所需偏压。另外，所属技术领域的技术人员将认识到，在一利用可选择PMOS驱动器700的实施例中，一对应的前置驱动器(未图示)以一所示用于前置驱动器600与NMOS晶体管器件100的相似方式耦合至多指式PMOS器件700的栅极。
视需要，可将转移电路320耦合于ESD检测器310与大地15之间。可选择的转移电路320进一步通过用于主动指153的线40及用于虚ESD指151的线41耦合至NMOS器件100。在一其中NMOS器件100包含级联晶体管的实施例(参见图7)中，可选择的转移电路320通过线44耦合至级联晶体管中的上部NMOS晶体管。在一替代实施例中，还可在转移电路320与大地15之间设置可选择的电压限制器330。亦即，转移电路320通过线20、21及45耦合至电压限制器330以限制NMOS器件100的各连接40、41、44的电压，而电压限制器330进一步耦接至大地15。
前置驱动器600耦合至电源电压VDDx91并通过线40耦合至NMOS器件100主动指的栅极。如果设置有可选择的转移电路320及/或电压限制器330，前置驱动器600还将耦合至转移电路320与电压限制器330之间的一节点312。如果将一虚前置驱动器(图3所示正常前置驱动器600的一部分)用于NMOS器件100的被动指，该虚前置驱动器将通过线41耦合至转移电路320与电压限制器330之间的节点313。可选择的前置驱动器控制装置500耦合至前置驱动器600及大地15。如果设置有可选择的电压限制器330，则前置驱动器控制装置500还通过线50(用于正常前置驱动器600)及51(用于虚前置驱动器600)耦合至电压限制器330。此外，前置驱动器60具有一输入线60，该输入线60可根据需要耦合至电路中的其它功能性部件(未图示)以实现其正常的功能性。同时为虚前置驱动器600提供了一相同连接61。
本发明ESD控制装置300及IC10中上述元件(如图3中方块图所示)之间的可连接性及配置界定于图4-13所示的各实施例中，并在下文中进行更详细阐述。下文将针对IC10的正常电路运行及在IC10未加电状态下IC10的例示性焊垫20处发生ESD事件时的电路运行进行电路分析。在未加电状态下发生ESD事件期间，下列各实施例的多指式NMOS ESD保护器件100必须能够保护IC10的电路。而且，在IC10正常运行(即IC通电)期间，多指式NMOS器件100及ESD控制电路150绝不能干扰IC10电路的运行。
现在通过正常加电IC运行及一ESD事件期间的IC未加电运行来概述图3所示电路的运行。下文将参照图4-13对本发明的每一实施例进行详细的电路分析。
ESD检测器310用于导出一偏压信号并实现整个NMOS器件100的多指导通。ESD检测器310可感测出在焊垫20上发生的ESD事件。一般而言，在正常电路运行期间，IC10加电且电源线的寄生电容器CDD900及CDDX901(例如约10皮法至10纳法)被充电，从而使电源线VDD90及VDDX91保持电源线电位，该电位高于大地15。因此，在正常电路运行期间ESD检测器310被拉至一高电平状态，且在一实施例中ESD检测器310断开。当ESD检测器310处于一高电平状态并断开时，焊垫20与转移电路320解耦。而且，转移电路320使前置驱动器600与ESD检测器310解耦。因此，ESD保护电路150与NMOS器件100的主动指及虚ESD指将不会干扰IC10的正常运行。此外，大型有源电路(图3中未图示)通常连接于电源线VDD90及VDDX91与大地15之间，并与寄生电容器900及901并联。
在IC10未加电时发生ESD事件期间，寄生电容器CDD900及CDDx901未被充电，从而将电源线VDD90及VDDx91耦合至大地15。因此，ESD检测器310被拉至一低电平状态且在一实施例中ESD检测器310导通。此外，有源电路可吸收一定的漏电流，所吸收的漏电流极大地依赖于施加于线VDD90及VDDx91上的电压(所施加电压越高，该电流就越大)。在一未加电的IC发生ESD事件期间，由该有源电路形成的泄漏路径可提供额外的对地电流并有助于寄生电容器发挥其使电源线90及91保持低于焊垫电压的功能。
当ESD检测器310处于低电平状态并导通时，焊垫20耦合至转移电路320。转移电路320将焊垫20处ESD电压的一部分通过偏压线40、41及44自ESD检测器310转移至多指式NMOS器件100。偏压线40及可选择偏压线41及44能够使NMOS器件100的所有指110(主动指及虚指)同步导通。应注意，图1所示方案较佳与整个ESD保护电路150结合使用。
电压限制器330用于在ESD事件期间限制节点312处的电压。如下文将参照图4-12所作的更详细论述，电压限制器330通过限制施加至NMOS器件栅极指(主动指及虚ESD指)的偏压来保护NMOS器件100，并由此降低薄栅极氧化物层热载流子降格的危险。
图4展示图3所示多指式NMOS器件100及ESD控制电路300的一第一实施例的示意图，该实施例包含NMOS器件100的主动指及虚指153及151。为更佳地理解该实施例，应同时参阅图3及图4。此外，为清楚起见，将NMOS器件100的主动指及虚(即被动)指153及151分别展示为单个晶体管器件，然而，所属技术领域的技术人员应了解，所示的单个主动指及被动指153及151可分别代表多个指。
多指式NMOS晶体管器件100被例示性展示为通过有源区分段而具有镇流电阻器RD及RS或在NMOS器件100的相应漏极及源极处具有后端镇流。应记得，在图1中，镇流电阻器RD及RS形成于每一指110的每一漏极段122及源极段124中。此外，图1还例示性展示漏极指区112耦合至I/O焊垫20，源极指区114耦合接地，栅极区116则可耦合至大地15、一前置驱动器600、一局部基材拾波器，或耦合至一偏压发生器，下文将参照每一实施例对此进行更详细地阐述。为一致及清楚起见，每一图中所展示的NMOS器件100均具有镇流电阻器RD及RS。然而，所属技术领域的技术人员应认识到，本发明将既可与后端镇流电阻器或有源区分段镇流电阻器配合使用，也可与标准晶体管设计配合使用。
视IC10的类型及应用而定，NMOS器件100可包含主动指及/或被动指。NMOS器件100通过主动指153适应正常电路运行，而不使用多指式NMOS晶体管100的被动ESD指151。而在IC未加电状态下发生ESD事件期间，如下文所更详细阐述的那样，电路运行同时包括多指式NMOS晶体管100的主动指及虚ESD指153及151。
同时参见图3及图4，NMOS器件100每一指110的漏极及源极分别耦合于焊垫20与大地15之间。视需要，也可在电源线VDD90与焊垫20之间设置一PMOS驱动器700(以虚线绘出)。
ESD检测器310包含一后端镇流电阻PMOS晶体管311，该PMOS晶体管311的源极耦合至焊垫20及多指式NMOS器件100的漏极。在一替代实施例中，PMOS晶体管310可被硅化物阻断，以增强其内在ESD鲁棒性。在一第二替代实施例中，PMOS晶体管310可被完全硅化以提供ESD硬度，尽管其相对于硅化物阻断实施例而言仍处于一通常较低的内在ESD硬度水平。
PMOS ESD检测器311的栅极耦合至电源线VDD 90，且PMOSESD检测器311的源极耦合至焊垫20。PMOS ESD检测器311的漏极通过可选择的转移电路320耦合至多指式NMOS晶体管器件100的栅极。PMOS ESD检测器311用于导出一偏压信号并实现整个NMOS器件100的多指导通。PMOS ESD检测器311可感测出在焊垫20处发生的ESD事件。
如同图4中的例示性展示，转移电路320包含一第一二极管321及一第二二极管322。第一二极管321的阳极及阴极分别耦合至节点318及节点312，而节点312又进一步耦合至NMOS器件100的主动指153的栅极。在NMOS器件100的所有指均为主动指的情况下，可由一条自PMOS ESD检测器漏极至节点312的短接线代替转移电路。前置驱动器600也耦合至节点312，以为NMOS器件100的每一主动指153的栅极区116提供功能性栅极信号。此外，第二二极管322的阳极及阴极分别耦合至节点318及节点314，而节点314又进一步耦合至NMOS器件100的被动虚ESD指151的栅极。
应注意，考虑到对虚ESD指151施加偏压，在第二二极管322的阴极与大地15之间耦合有接地(并联)电阻器R801(例如约1至100千欧姆)。该并联电阻器801在正常电路运行期间用于将被动虚ESD指151耦合至大地15，而在ESD事件期间则用于产生一电压降(在接点314处)以获得虚ESD指151的栅极偏压。
在正常电路运行期间，电容器CDD900被充电，从而使PMOS检测器的栅极保持高电位(即处于VDD电位)，该电位高于或等于PMOSESD检测器311的漏极及源极电位。PMOS晶体管ESD检测器311被断开，从而使ESD检测器310及二极管转移电路321及322与节点312及314解耦。因此，在I/O焊垫20与NMOS器件100的栅极之间不存在导电路径。此外，在正常电路运行中，前置驱动器600可根据需要为NMOS晶体管器件100的主动指153提供信令电压。应记得，NMOS晶体管器件100的虚ESD指151已通过转移电路320的二极管321及322与前置驱动器600解耦，因此，除在IC未加电且发生ESD条件下，它们将不会导通。因此，在正常电路运行期间，ESD检测器310(PMOS晶体管311)可防止ESD保护电路150与IC10的功能性部件之间的干扰。
在IC未加电状态期间，IC10断电且电源线VDD90通过寄生电容器CDD900耦合至大地15。换言之，PMOS晶体管ESD检测器311的栅极被大约拉低至大地电位。一旦在焊垫20处发生ESD事件，PMOS的源极电位就将高于PMOS晶体管ESD检测器311的栅极，且PMOS晶体管ESD检测器311导通。PMOS晶体管ESD检测器311将ESD电流的一部分通过转移电路(即第一及第二二极管321及322)同步导通至NMOS晶体管器件100的主动指及被动指。
图4所示转移电路320包括分别耦合至主动指153及被动指151的第一二极管321及第二二极管322。在IC未加电状态且焊垫20处发生ESD事件期间，转移电路320使主动指153及被动指151二者均能被外部偏压并同步导通(即触发)。由此可缓解如上文参照现有技术所述的NMOS器件100所有指151及153的不一致触发问题。此外，在IC10加电时，被动指151不会干扰正常IC运行。应注意，如果NMOS器件100仅具有主动指或仅具有被动指，则可视需要选用转移电路320，但如果NMOS器件同时具有两种类型的指(即分立式驱动器)，则必须使用该转移电路。
耦合于电源电压VDD90与焊垫20之间的可选择PMOS晶体管驱动器700(以虚线绘制)可属于IC10的功能电路的一部分。当使用PMOS驱动器700时，在ESD期间，PMOS驱动器700的漏极端与N-阱端之间用作一正向偏压二极管，以通过电源线VDD90及电容器CDD900将一部分ESD电流分流接至大地15。因此，在ESD脉冲期间电容器CDD900充电过程中，VDD线将处于一电位，该电位约等于一低于焊垫20处的电压的一二极管电压。由于PMOSESD检测器311的栅极与源极之间的电压与PMOS700两端的二极管压降相同(通常高于PMOS临限电压)，因此PMOS ESD检测器311保持导通。
一旦电容器CDD900逐渐充电且PMOS检测器晶体管311的源极与栅极之间的电压差降至临限电压以下，PMOS晶体管311即被关断。然而，电容器CDD逐渐充电至PMOS311关断的时间延迟通常足够长，以使NMOS晶体管110完全导通。此外，另一种选择为，可如图3所示将前置驱动器的电源线VDDx用于PMOS检测器晶体管311。具体而言，VDDx电源线并非由PMOS晶体管700直接充电，因此可保持VDDx线以电容方式接至大地15，以保证PMOS检测器晶体管311保持导通。
图5展示图3所示多指式NMOS器件100及ESD控制电路300的一第二实施例的示意图，该实施例包含一受控栅极电压限制器330及一前置驱动器控制装置500。应结合图3及图4参阅图5。具体而言，图5所示第二实施例与图4所示相同，不同之处仅在于增设了一前置驱动器控制装置500，并修改了转移电路320及电压限制器330。应注意，下文将针对IC正常加电状态及未加电ESD状态进行电路分析。
具体而言，电压限制器330包含一对串联耦合于偏压线40与大地15之间的级联NMOS晶体管333及334。具体说来，一第一NMOS晶体管333的源极耦合至大地15，且其漏极耦合至一第二NMOS晶体管334的源极。第二NMOS晶体管334的漏极则耦合至偏压线40。第一NMOS晶体管333的栅极耦合至一高于源极的电位，例如第一NMOS晶体管333的漏极。第二NMOS晶体管334的栅极则耦合至节点316。
在该第二实施例中，如在图4所示第一实施例中所述，需使用转移电路320的第一及第二二极管321及322。其中第一二极管321需用于将一信号耦合至NMOS晶体管器件100的主动指153，而第二二极管322能够在正常运行期间将被动指151接地并在ESD事件期间对被动指151施加偏压。换言之，NMOS器件100被动指151的栅极耦合至由第二二极管322及接地电阻器801构成的节点314，接地电阻器801又进一步耦合至大地15。此外，PMOS ESD检测器311的漏极另外连接至节点316，以便如下文所详细阐述的那样，在ESD事件期间为受控栅极电压限制器330提供一偏压。
一第三NMOS晶体管501构成功能性前置驱动器控制装置500。具体而言，第三NMOS晶体管501的漏极及源极分别耦合至前置驱动器600的输入端60及大地15。第三NMOS晶体管501的栅极耦合至节点316。应注意，前置驱动器600为一反相电路，例如一包含串联耦合NMOS及PMOS晶体管(未图示)的反相器，或任一其它具有一反相功能(NAND，NOR及其它反相功能)的逻辑电路。
在正常IC运行期间，电压限制器330的级联晶体管的第一晶体管333导通，同时级联晶体管的第二晶体管334关断。第一晶体管333通过硬接线被拉高，同时第二晶体管334通过一耦合至大地15的并联电阻器R800被拉低至大地15。因此，电压限制器330不会干扰IC的正常运行。换言之，由于第二NMOS晶体管334关断，因此来自前置驱动器600的驱动电流完全流至多指式NMOS器件100的主动指153，而非通过电压限制器330流至大地15。
至于前置驱动控制NMOS晶体管501，在正常运行期间，节点316处的栅极通过并联电阻器800被拉低，由此关断前置驱动控制NMOS晶体管501。因此，前置驱动控制NMOS晶体管501对前置驱动反相器600的输入60毫无影响。因此，在正常IC运行期间，前置驱动器600可为多指式NMOS器件100的主动指153提供所需的驱动电流。
在一ESD事件期间，IC处于未加电状态，且PMOS ESD检测器320导通，由此将节点318及316拉高。在并联电阻器800对大地15之间形成一电压降，该电压降可对栅极施加偏压并导通第二晶体管334。因此，第一及第二晶体管333及334二者均导通，由此限制施加至多指式NMOS器件100的主动指153的电压。因此，电压限制器330仅在IC未加电ESD事件期间启动。应注意，电压限制器330的级联晶体管333及334二者共同提供一电压降，该电压降值约为单个晶体管333及334的临限电压VTH的两倍。
节点316处的高电位也会导通前置驱动控制NMOS晶体管501。导通前置驱动控制NMOS晶体管501即可将前置驱动反相器600的输入拉至大地15，由此在前置驱动反相器600处产生一高输出，以进一步通过偏压线40向多指式NMOS器件100的主动指153提供驱动电流及栅极偏压。
如图5所示，NMOS晶体管100的被动指151与主动指153并联连接。如参照图4所述，在正常电路运行期间，被动指151的栅极通过电阻器801被拉低。此外，应注意，ESD控制电路300的部件设置为一相同型式(图5未展示)，以保证虚ESD指151的偏压与主动指153的偏压相同。具体而言，ESD控制电路300包含与一虚前置驱动器600结合使用的一受控栅极电压限制器330及一可选的前置驱动控制装置501，以保证虚指151的栅极偏压状态与主动指153的栅极偏压状态相同。
因此，在一ESD事件期间，主动指153与被动指151共同参与对来自焊垫20的ESD电流进行分流。而且，被动指151及主动指153均在其各自栅极处被施加外部偏压且所有指均同步导通。
图6展示具有一基材泵340的图3所示多指式NMOS器件100及ESD保护电路300的一第三实施例的示意图。具体而言，该电路与参照图4所述及所示的电路相同，只是无需使用转移电路。使用一基材泵来对NMOS晶体管器件100的被动虚ESD指151以及主动指153的局部基材施加偏压。
具体而言，在IC100加电的正常IC运行期间，寄生电容器CDD900充电，从而使电源线VDD90的电源电位保持高于大地15。因此，PMOSESD检测器311关断，焊垫20与ESD控制电路300解耦，且所有指110中的基材连接线120均通过并联电阻器800接地。此外，前置驱动器600将根据需要为NMOS器件100的主动指153提供驱动电流，且ESD控制电路300(及NMOS器件100的虚ESD指151)将不会干扰IC10的正常运行。
在IC处于未加电状态时发生ESD事件期间，PMOS ESD检测器311的栅极被拉至一低电平状态并导通。由此将ESD检测器耦合至节点316，该节点316又通过并联电阻器800进一步耦合接地。
一基材泵340形成于节点316与虚ESD指151及主动指153的局部基材连接线120之间。参见图1，应记得，散布于漏极段122与源极段124之间的复数个P+区(局部基材连接线)120通过一金属栅132相互连接。该金属栅132进一步耦合至节点316，以使金属栅132与散布的P+掺杂区120构成基材泵340。
一旦发生ESD事件，节点316处的电压(由并联电阻器800两端的电压降形成)即可使偏压分布于所有主动指153及被动指151中。换言之，基材泵340提供分布式偏压，以使P+区局部基材连接线120担当所有指110的触发器分接头。因此，主动指153及被动指151将同步导通，以将ESD电流分流接至大地15。
应注意，该第三实施例不需要使用一转移电路元件来导通NMOS器件100的虚ESD指151及主动指153。更确切地说，构成基材泵340的分布式P+局部基材连接线120同步触发NMOS器件100的主动指153及被动指151二者。还应注意，也可使用一基材环代替分布式P+区120来为NMOS器件100的主动指153及被动指151提供分布式偏压。
还应注意，在所示的该实施例中，可选择PMOS驱动器700的栅极耦合至前置驱动器600及NMOS器件主动指153的栅极。或者，可将一单独的前置驱动器(未图示)耦合至可选择PMOS器件700的栅极。
在图4-6所示的各实施例中，在正常电路运行期间，I/O焊垫20处的电位低于电源线VDD90处的电位。在多指式NMOS晶体管器件100及ESD电路的替代实施例中，可能存在I/O焊垫20处的电位高于电源线VDD90处电位的过电压状态。过电压状态通常发生于自外部源(电路)至IC10的焊垫20处，而非由IC10自身产生。在该替代实施例中，可认为IC10的I/O电路为过电压容限(OVT)型，并可在正常IC运行期间用于过电压状态中而不会造成电路故障或装置降格。
图7展示图3所示多指式NMOS器件100及ESD控制电路300的一第四实施例的示意图。具体而言，该发明性电路包含依据图3所示方块图构造的一级联NMOS晶体管器件100、一ESD检测器310、一转移电路320、一受控栅极电压限制器330、一前置驱动器控制装置500及一前置驱动器600。更具体而言，除下文所述明显差别外，图7所示方块元件的构造与图5所示示意图相同。
NMOS晶体管器件100例示性包含被动指1051及主动指1053。其中每一指均包含两个串联耦合于焊垫20与大地15之间的级联NMOS晶体管(即第一及第二级联晶体管1012及1014)。举例而言，被动指1051包含第一及第二级联晶体管1012p及1014p，而主动指1053包含第一及第二级联晶体管1012a及1014a。应注意，为清楚起见，使用下标“a”及“p”将级联晶体管分别标识为主动晶体管及被动晶体管。
在一实施例中，每一NMOS晶体管1012及1014的布置结构均与参照图1及图2A-2C所述及所示的布置结构相同。还应注意，镇流漏极及源极电阻RD及RS用于增强NMOS的ESD鲁棒性。或者，也可使用硅化物阻断或一全硅化NMOS晶体管器件100。NMOS晶体管通常级联连接，以限制每一级的漏极—栅极电压并防止损坏栅极氧化物层。
图7所示电路被称作开放漏极NMOS器件，这是因为与图9所例示性展示的在电源线VDD90与焊垫20之间另外耦合有一PMOS驱动器700的器件不同，其焊垫20仅耦合至级联NMOS器件100的(第一晶体管1012的)漏极。图7所示电路用于无需使用PMOS驱动器700来实现IC功能度的应用。
ESD检测器310包含PMOS晶体管311及复数个二极管372。具体而言，PMOS晶体管的源极耦合至焊垫20，而漏极耦合至转移电路320。PMOS晶体管的栅极耦合至复数个二极管372，该些二极管372又耦合至电源线VDD90，其中该些二极管372的阴极指向VDD线，阳极则指向PMOS311的栅极及N-阱连接线377。
在IC10加电的正常电路运行期间，如果焊垫20处的电压高于电源线电压VDD90，则该复数个二极管372加上一形成于PMOS ESD检测器晶体管311中的源极—N阱二极管371构成一自焊垫20至电源线VDD90的二极管链373。该复数个二极管372两端的电压降用于保证在正常电路运行状态下出现过电压状态期间PMOS检测器晶体管311不会导通。典型过电压状态高于电源线VDD90的电位3伏特以内。在ESD事件期间，将存在一相似但明显较高的过电压状态，同时电源线VDD90被电容耦合接地。将有电流通过二极管链373流至电容耦合接地的VDD线90，且源极/N阱二极管371两端的电压降将提供导通PMOS检测器晶体管311所需的源极—栅极电压。
在正常运行中出现过电压状态期间，二极管链373中的所有二极管均以微正向偏压模式但实际非导通状态运行，以便在每一二极管两端形成0.2-0.4伏特的电压。在图7中，该复数个二极管例示性包含四个二极管，且PMOS晶体管311构成二极管链373中的一第五二极管，以便可在焊垫20与电源线VDD90之间出现一介于1.0至2.0伏特之间的电压且不会出现自该焊垫至VDD线的明显电流。二极管链373中二极管的数量为一设计因素，其取决于施加至IC10的外部过电压及PMOS检测器晶体管311的临限电压，而PMOS311的二极管371的电压降不得超过PMOS检测器晶体管311的临限电压。
举例而言，如果在焊垫20的电位为5.0伏特而电源线VDD90的电位为3.3伏特时出现过电压状态的话，则过电压为1.7伏特。亦即，二极管链373的五个二极管(即，四个形成该复数个二极管372的二极管加上二极管371)中，每一二极管的电压降均将为0.34伏特。此外，在本实例中假定PMOS检测器晶体管311的临限电压为0.5伏特。因此，一包含5个二极管的二极管链373(如图7所示)足以均衡焊垫20与电源线VDD90之间的电压且不会出现明显的电流，同时还可使PMOS检测器晶体管311保持处于关断状态。
因此，由于ESD检测器310的二极管链373可防止电流自焊垫20流至电源线VDD90，因而图7所示ESD检测器实施例兼容正常IC运行中的过电压容限状态。ESD检测器310可感测出IC是运行于正常IC加电状态(包括过电压状态)还是处于未加电(过电压)ESD状态。
前置驱动器600耦合至NMOS器件100主动指1053的第二级联晶体管1014a的栅极，而在一实施例中，主动指1053的第一级联晶体管1012a的栅极通过一电阻器1020耦合至电源线VDD90。电阻器1020可为任一电阻性元件(通常大于1千欧姆)，并且是为避免在ESD期间丢失栅极对电容耦合接地电源线90的偏压所必需的，而在正常运行状态期间，根据级联NMOS晶体管100的运行需要，栅极被偏压至VDD。
受控电压限制电路330包含耦合于节点316与大地15之间的并联电阻器800。此外，如上文参照图5所述，级联的第一及第二电压限制NMOS晶体管333及334耦合于节点312处的偏压线40与大地15之间。换言之，级联的第一及第二电压限制NMOS晶体管333及334耦合于主动指1053的第二NMOS晶体管1014a的栅极与大地15之间。
一第三及一第四电压限制NMOS晶体管335及336也均与第一电压限制NMOS晶体管333串联耦合(级联)。具体而言，NMOS晶体管335的漏极耦合至节点315(即NMOS器件100的第一级联主动NMOS晶体管及虚ESD NMOS晶体管1012的栅极)。NMOS晶体管336的漏极耦合至虚ESD指的第二晶体管1014p的栅极。第三及第四电压限制NMOS晶体管335及336的源极耦合至第二电压限制NMOS晶体管334的源极及第一电压限制NMOS晶体管333的漏极。第二至第四电压限制NMOS晶体管334-336的栅极耦合至节点316。
在正常IC运行期间，如参照图3-6所示实施例所述，主动指1053及虚ESD指1051的第一晶体管1012a及1012p导通，主动指1053的第二晶体管1014a为信号提供开关动作。ESD虚指1051的第二晶体管1014p因其栅极通过一电阻器801被拉至大地15而关断，以便在正常IC运行期间不使用ESD虚指1051。PMOS ESD检测器311关断，由此将转移电路320及电压限制器330与NMOS器件100解耦。
此外，在正常IC运行期间，电压限制晶体管的第一晶体管333导通，而电压限制器330的第二至第四电压限制晶体管334至336关断。具体而言，第一电压限制晶体管333的栅极通过硬接线被拉高，同时第二至第四电压限制晶体管334至336的栅极通过并联电阻器R800被拉低至大地15。因此，电压限制器330不会干扰IC的正常运行。由于第二电压限制NMOS晶体管334关断，因此来自前置驱动器600的驱动电流完全流至多指式NMOS器件100的主动指153，而非通过电压限制器330流至大地15(即流经电压限制NMOS晶体管333及334)。如果前置驱动器600包含一反相电路，则可如参照图5及图7所述，使用可选择的前置驱动控制器500为NMOS器件100主动指的第二晶体管1014a提供附加偏压。
在未加电ESD状态期间，IC10断电。当在焊垫20处发生ESD事件时，PMOS晶体管ESD检测器311的栅极通过寄生电容器900被拉低至大地15，由此导通ESD检测器310。ESD检测器310将一部分ESD电流传递至转移电路320(通过二极管321，322及325)，由转移电路320导通NMOS器件100的主动及被动虚ESD级联指1053及1052二者。
考虑到主动指1053及虚ESD指1051的晶体管1012及1014的偏压及导通，转移电路320包含二极管321，322及325。二极管321的阳极及阴极分别耦合至节点318及节点312，节点312又耦合至NMOS器件100主动指1053的第二级联NMOS晶体管1014a的栅极。二极管322的阳极及阴极分别耦合至节点318及节点314，节点314又耦合至虚ESD指1051的第二级联NMOS晶体管1014p的栅极。
二极管325的阳极及阴极分别耦合至节点318及第一NMOS晶体管1012的栅极。具体而言，二极管325耦合至形成于电阻器1020与NMOS器件100的第一NMOS晶体管1012的栅极之间的节点315处。在ESD事件期间，电源线VDD90电容耦合至大地15。电阻器1020可防止电流自节点318经由二极管325并通过电源线VDD 90流至大地15。因此，电阻器1020可保证第一晶体管1012a及1012p的栅极偏压。
此外，在ESD事件期间，电压限制电路330的所有晶体管333至336均导通。具体而言，第一电压限制晶体管333的栅极通过硬接线被拉高，而第二至第四电压限制晶体管334至336的栅极则在节点316处其各自的栅极处被拉高。因此，电压限制器330仅在ESD期间有效且不会干扰IC的正常运行。当第二至第四电压限制晶体管334至336导通时，主动指1053及虚ESD指1051的第一及第二级联NMOS晶体管1012及1014的栅极偏压受到限制，但仍足以保证级联NMOS晶体管100的所有指一致导通。
应注意，参照图6所述的基材偏压方法也可取代上文所述的栅极偏压方法作为一用于级联NMOS晶体管1012及1014一致导通的可能实施例。同样，如已根据图6所述，图1及图2A-2C所示的说明性布置可实现分布式基材偏压以及被动指1051的所有级联晶体管1012p及1014p及主动指1053的级联晶体管1012a及1014a的同步导通。实质上，所用偏压方案与图6相同，且将不会干扰前置驱动器。
图8展示具有一基材泵的图3所示多指式NMOS器件及ESD控制电路的一第五实施例的示意图。具体而言，图8与图6所示具有一可对NMOS器件100的主动指153及被动指151二者施加偏压的基材泵340的电路相似。此外，图8与图7所示实施例相同，只是未装设转移电路320、电压限制器330、前置驱动器控制装置500及接地电阻器801。
参见图8，主动指1053及被动指1051的第一级联晶体管1012通过电阻器1020耦合至电源线VDD90。如上文参照图7所述，一二极管321的阳极与阴极分别耦合至PMOS ESD检测器晶体管311的漏极及第一级联晶体管1012a及1012p的栅极。也如上文参照图7所述，主动指1053第二级联NMOS晶体管1014a的栅极耦合至前置驱动器600。而被动指1051第二级联NMOS晶体管1014p的栅极则耦合至大地15。
此外，主动指1053及被动指1051的级联晶体管1012及1014的局部基材均通过基材泵340耦合至形成于PMOS ESD晶体管311的漏极与接地电阻器800之间的节点316。在IC10未加电时发生ESD事件期间，基材泵340以一种与参照图6所述相似的方式对主动指1053及被动指1051同步施加自偏压。亦即，相互电连接的分布式P+基材连接线120(图1)同步导通NMOS器件100的主动指1053及被动指1051。尽管图1展示一单个MOS多指式布置，然而所属技术领域的技术人员应了解，一级联MOS多指式布置包含两个其中间设置有一附加N+区的栅极，而P+基材连接线区120则以与图1所示相似的方式散布在该附加N+区内。
图9展示图3所示多指式NMOS器件及ESD保护电路的一第六实施例的示意图。除下文所述的明显差别外，该示意图与参照图7所述及所示的示意图均相同。
I/O焊垫20能够自IC10向其它电路输出信号，并能够接收自其它电路(未图示)输入至IC10的输入信号。当I/O焊垫20接收到一输入信号时，该信号可能高于电源线VDD90，从而在焊垫20与电源线VDD90之间存在过电压状态。如果出现一过电压状态，则必须采取预防措施来防止输出电路故障，例如输入信号沉入VDD线内。如果不存在PMOS驱动器700，则提供一种如上文结合图7所述的解决方案。
如果将PMOS驱动器700用于IC10的功能方面，则亦包含一N-阱偏压发生器(阱泵)338以避免过电压信号自焊垫20沉入电位低于焊垫20的电源线VDD90内。阱泵338在PMOS ESD检测器311的节点336处耦合至N-阱。阱泵338可跟踪I/O焊垫20处的电位并感测出过电压状态。应注意，所属技术领域的技术人员将了解如何构造阱泵338的电路。
具体而言，PMOS晶体管ESD检测器311具有一形成于PMOS ESD检测器晶体管311的源极与N-阱之间的源极-N-阱二极管371。在正常IC运行期间且当I/O焊垫20用作一用于接收一输入信号的焊垫时，过电压状态将对该源极-N-阱二极管施以正向偏压并将输入信号传导至电源线VDD90，而非传导至IC中本应接收该输入信号的电路。
为缓解该问题，阱泵338的电路感测施加至I/O焊垫的电压，并在焊垫20处出现过电压状态期间将PMOS ESD检测器晶体管311的N-阱耦合至输入焊垫20。反之，当在正常电路运行期间不存在过电压状态时，阱泵338将PMOS ESD检测器晶体管311的N-阱耦合至电源线VDD90。
也可能会出现另一问题，即在ESD事件期间，由于阱泵338的存在，PMOS ESD检测器晶体管311的N-阱及栅极过快地跟随焊垫20处的电位，从而使PMOS ESD检测器311可能不能确定焊垫20处正在发生的是过电压状态还是实际ESD事件。因此，在正常运行期间PMOSESD检测器311可正确保持关断。然而，当实际上在焊垫20处存在一通常高于正常运行状态的相似的过电压状态时，即使感测出一ESD事件，PMOS ESD检测器晶体管311也可能会错误地保持关断。
为缓解该问题，在一实施例中，一电压限制电阻器375耦合于PMOS ESD检测器311的N-阱的节点336处并耦合至PMOS ESD检测器311的栅极。电压限制电阻器375的电阻值处于1千欧姆至100千欧姆范围内，并用于提供PMOS ESD检测器晶体管311的栅极偏压。换言之，在正常IC运行期间，焊垫20处的过电压状态仅在电压限制电阻器375两端产生一低于PMOS311临限电压的较小电压降，从而使PMOS ESD检测器晶体管311保持关断。
具体而言，在IC10未加电时焊垫20处发生ESD事件期间，为使PMOS晶体管311导通，PMOS晶体管311的栅极电位必须低于源极电位。然而，阱泵338会将焊垫20处的ESD事件感测为一过电压状态，并会试图将PMOS ESD检测器晶体管311的N-阱及栅极耦合至焊垫20，从而关断PMOS ESD检测器晶体管311。而在焊垫20处发生ESD事件期间关断PMOS ESD检测器晶体管311会损害IC10的电路。
为解决该问题，在一实施例中，PMOS ESD检测器晶体管311的N-阱与栅极之间的电压限制电阻器375限制阱泵338至二极管链372的电流。在ESD事件期间，过电压状态较强且此时电阻器375中的电流，即二极管链372至VDD线的电流极大程度上由某一部分ESD电流支持。因此，在电阻器375两端产生一高于PMOS临限电压的电压降，从而导通PMOS检测器晶体管311。
图10展示图3所示多指式NMOS器件及ESD保护电路的一第七实施例的示意图。图10展示一用于解决在IC未加电状态下焊垫20处发生ESD事件期间阱泵338错误关断PMOS ESD检测器晶体管311问题的第二实施例。除下文所述的明显差别方面之外，图10所示电路与图9所示及所述电路相同。
具体而言，在图9所示电路中增设一N-阱下拉环路1400。尽管图10未显示ESD保护电路300的电压限制电路330，然而所属技术领域的技术人员应知道，本发明的本实施例中也可保护该ESD保护电路300的电压限制电路330。N-阱下拉环路1400包含两个级联NMOS晶体管1461及1462及接地电阻器800。第一级联NMOS晶体管1461的源极耦合至大地15，栅极耦合至电压限制电路330的节点316。第一级联NMOS晶体管1461的漏极耦合至第二级联NMOS晶体管1462的源极。第二级联NMOS晶体管1462的栅极耦合至漏极，漏极则耦合至PMOSESD检测器晶体管311处的节点336。
在一替代实施例中，一击穿器件399装设于PMOS ESD检测器晶体管311的N-阱连接性377与大地15之间。击穿器件399可与下拉环路1400共同装设或代替下拉环路1400，并可包含一齐纳二极管、一普通的面结型二极管、一接地栅极NMOS器件及其它器件。具体而言，击穿器件399的阴极耦合至PMOS ESD检测器晶体管311的N-阱连接性377，阳极则耦合接地。击穿器件399的击穿电压高于任一电源电压及信号电平，但低于任一临界氧化物击穿电压。
在正常IC运行期间，由于第一晶体管1461的栅极通过电阻器800被拉低，因而PMOS ESD检测器晶体管311及N-阱下拉环路1400关断。除其本征漏电流外，击穿器件399不传导任何电流。除参照图7所述的过电压状态外，PMOS ESD检测器晶体管311及N-阱下拉环路1400不影响正常电路运行。
在IC未加电状态下焊垫20处发生ESD事件期间，必须同时考虑PMOS ESD检测器晶体管311及N-阱下拉环路1400二者。具体而言，一旦PMOS ESD检测器晶体管311导通，节点316处的电位即会升高，从而导通第一级联NMOS晶体管1461。而第二级联NMOS晶体管1462为常通，这是因为其栅极被耦合至漏极处的较高电位。第二级联NMOS晶体管1462的作用是满足一栅极氧化物层两端的最高电压限制。
PMOS ESD检测器晶体管311的N-阱(即节点336)通过N-阱下拉环路1400被拉低，且阱泵338的输出电流大部分被分流接地。因此，在源极-N阱二极管371两端产生一电压降，同时可防止在电阻器375两端形成电压降。因此，PMOS ESD检测器晶体管311的栅极保持低于源极，并将更强地导通PMOS ESD检测器晶体管311以容许流过更大的电流。下拉环路1400通过正反馈增强该效应并使PMOS ESD检测器晶体管311保持导通状态。因此，N-阱下拉环路1400可抵消阱泵338将PMOS ESD检测器晶体管311的栅极及N-阱耦合至焊垫20从而使PMOS ESD检测器晶体管311保持关断状态的趋势。
如果使用替代击穿器件399，则在ESD事件期间流经该器件399的电流同样可防止N-阱电位跟随焊垫20处的电压并使N-阱电压低于焊垫电压。如同下拉环路1400，击穿器件399可抵消阱泵338的趋势。
与下拉环路1400不同，击穿器件399无需PMOS检测器311初始微导通即可变为有效。因此，在ESD事件期间，击穿器件399能够使PMOS检测器311的N-阱及栅极低于焊垫电压，从而导通该PMOS检测器。此意味着不再需要使用二极管链372且可使用一短接线代替阱泵338与PMOS检测器栅极之间的电阻器375。其重要的电路应用优点在于，由此可使ESD保护电路150满足所谓的故障安全要求。具体而言，可在正常电路运行期间将电源线VDD90及VDDX91硬接地，同时焊垫20处的电压仍可高于正常VDD电平，且不会出现故障。
上文参照图1-10所述及所示的实施例提供了各种可同步导通一NMOS晶体管器件(其用作一输出驱动器及/或ESD保护器件)的多个指的技术。为便于更佳地了解本发明，用于阐述本发明的各电路被界定为如图3所示的块或“模块”。所属技术领域的技术人员应知道，也可在图3所示的每一方块中使用替代电路实施例。
如果一库I/O单元具有尚未使用的驱动指，则通常还需使用一第二组元件，包括一第二前置驱动器控制装置500、转移电路320及电压限制器310。第二组元件是必需的，以保证在焊垫20处发生ESD事件期间，NMOS器件100的所有驱动栅极共同偏压，而非将未使用的驱动指的栅极保持为地电位，以至于未使用的驱动指难以触发并趋于不参与ESD保护。
在下文中，图11及图12提供本发明各部分(即块)的附加实施例。该些附加实施例例示性包括适用于库I/O单元的值得注意的互补元件。
图11展示一耦合至图3所示NMOS器件100及ESD控制电路300的虚ESD前置驱动器601及前置驱动器控制装置501的示意图。具体而言，一虚前置驱动器601被展示为一反相电路，其输出线41(亦参见图3)耦合至NMOS器件100的虚ESD指151。前置驱动器控制装置500的NMOS晶体管501的漏极耦合至虚前置驱动器601的输入线61，源极耦合至大地15。前置驱动器控制装置501的栅极耦合至ESD检测器310，以如上文参照图5所述通断前置驱动器控制用NMOS晶体管501。一上拉器件503(例如一电阻器)耦合至一高于大地15的电位(例如电源线VDD90或VDDx91)及虚前置驱动器601的输入线61。
虚前置驱动器601及前置驱动器控制电路501及503以与参照图5所示前置驱动器600及前置驱动器控制装置500所述相似的方式为多指式NMOS晶体管器件100的虚指151提供栅极偏压。换言之，虚前置驱动器601用于分立式功能驱动器中的虚驱动指151，并设计用于使普通的前置驱动器600适应对NMOS晶体管器件100主动驱动指153的偏压要求。
图12A至图12D展示图3所示虚ESD前置驱动器601、前置驱动器600及前置驱动器控制装置500的各种实施例的示意图。图12A为一示意图，其与图11所示的虚ESD前置驱动器601结合使用。虚ESD驱动器601由一反相器电路构成，该反相器电路包含串联耦合的PMOS及NMOS晶体管612及614，其中PMOS晶体管612的源极耦合至一电源线(例如VDDx91)，而PMOS晶体管612的漏极则耦合至NMOS晶体管614的漏极，以构成反相器输出端。晶体管612及614的栅极共同耦合构成反相器输入端并通过一上拉器件616(例如一电阻器)耦合至电源线VDDx91。
前置驱动器控制装置501包含NMOS晶体管513及514、PMOS晶体管516及一上拉器件515。其中NMOS晶体管514自前置驱动器601的NMOS晶体管614的源极耦合至大地15，PMOS晶体管516自电源线VDDx91耦合至反相器晶体管612及614的漏极并通过线41耦合至NMOS晶体管器件100的虚ESD指151的栅极。PMOS晶体管516的栅极亦通过上拉器件(例如一电阻器)515耦合至电源线VDDx91。NMOS晶体管513则自上拉器件515及NMOS晶体管514的栅极耦合至大地15。ESD检测器310通过线30对NMOS晶体管513的栅极施加偏压。
参见图12B，应注意，其构造与图12A所示相同，只是反相器前置驱动器600变为通过线40耦合至多指式NMOS晶体管器件100主动指153的栅极，且该反相器前置驱动器的输入端60从某些前置驱动器逻辑接收一信号。对于图12A及12B所示的每一实施例，在ESD事件期间，晶体管513均由PMOS ESD检测器310导通，由此将晶体管514及516的栅极拉低。PMOS晶体管516被导通，以将线40及/或41耦合至电源线VDDx91，由此对NMOS器件100的未使用的被动指151(虚ESD指)的栅极及主动指153的栅极施加偏压。此外，晶体管514被关断，以防反相器件601将线40或41拉低而起到与栅极偏压晶体管516相对立的作用。
图12C展示可与多指式NMOS器件100共同使用的替代虚前置驱动器601及前置驱动器控制装置501。具体而言，虚ESD驱动器601由一反相期电路构成，该反相期电路包含串联耦合的PMOS及NMOS晶体管612及614，其中NMOS晶体管614的源极耦合至大地15，且NMOS及PMOS晶体管614及612的漏极相互串联耦合。
前置驱动器控制装置501包含一串联耦合至反相器601的PMOS晶体管612的源极及电源线VDDx91的PMOS晶体管531。前置驱动器晶体管612及614的栅极耦合至一下拉NMOS晶体管532，该下拉NMOS晶体管532又进一步耦合至大地15。前置驱动器晶体管612及614的栅极还耦合至一上拉器件515(例如电阻器)，该上拉器件515则耦合至电源线VDDx91。ESD检测器310耦合至前置驱动器控制晶体管531及532的栅极以控制前置驱动器601的导通。虚前置驱动器601的输出端连接至多指式NMOS晶体管100的虚ESD指151的栅极。
参见图12D，其构造与图12C所示相同，只是反相器前置驱动器600的输出端变为耦合至多指式NMOS晶体管器件100主动指153的栅极，且该反相器前置驱动器的输入端60从某些前置驱动器逻辑接收一信号。对于图12C及12D所示的每一实施例，在ESD事件期间，晶体管531均关断且晶体管532导通。反相器601及600的输入端被拉低至大地15。NMOS晶体管614关断且PMOS晶体管612导通。因此，在线40或41处，整个结构进入一三态高阻抗状态，以防止前置驱动器601(或600)对转移电路320的作用产生影响。
还应注意，视其电源及前置逻辑连接线而定，前置驱动器600及虚前置驱动器601构造(如图12A-12B所示)也可用作转移电路320。其原因在于它们也向NMOS晶体管100的栅极转移一定的ESD电压。一与图4-10所示的普通ESD转移电路320的差别在于，ESD电压并非通过ESD检测器310提供，而是通过已充电VDD线及前置驱动器600或虚前置驱动器601提供。因此，前置驱动器600或虚前置驱动器601有助于ESD检测器310及转移电路320的ESD偏压。如果不能保证现有前置驱动器600及601构造可用作转移电路以对输出驱动器100正确施加偏压，则为了ESD，应加装前置驱动器控制装置500来在ESD期间强制前置驱动器600及601提供一偏压以获得所期望的效果。或者，如上文在图12C-12D中参照图5所述，可使用一不同的前置驱动器控制装置500来防止前置驱动器影响转移电路320的功能。
还应注意，前置驱动器600及虚前置驱动器601用于在主动晶体管部分与虚晶体管部分之间提供尽可能对称的偏压状态，以实现NMOS晶体管100的最一致导通。如果前置驱动器600及虚前置驱动器601均从电源线VDDx91提供支持性偏压(图12A及图12B)或均在ESD事件期间关断(图12C及图12D)，则可最佳地获得此种对称状态。
图13展示一本发明可控硅整流器(SCR)及PMOS ESD检测器310的示意图。该电路包含一SCR1300、一ESD检测器310、一接地电阻器800及一寄生电容器CDD900。具体而言，使用SCR1300而非图1-12所示的多指式NMOS晶体管器件100来将ESD电流自I/O焊垫20分流至大地15。如所属技术领域的技术人员所熟知，一SCR1300可由一PNP晶体管1301及一NPN晶体管1302表示。PNP晶体管1301的发射极耦合至焊垫20，NPN晶体管1302的发射极耦合接地。尽管仅例示性展示出一单个SCR1300，然而所属技术领域的技术人员应了解，该单个SCR1300也可包含多个SCR指。为更详细地了解SCR ESD保护器件的制造及运行，读者可参阅由共同受让人新泽西(New Jersey)州普林斯顿Sarnoff公司(Sarnoff Corporation of Princeton)于2001年11月5日提出申请的美国专利申请案第10/007,833号，其全部内容均以引用方式并入本文中。
图13所述电路的构造与参照图4所述的电路构造相似。具体而言，ESD检测器310包含一PMOS晶体管311，该PMOS晶体管311的源极耦合至焊垫20及SCR1300的PNP晶体管1301的发射极。PMOS晶体管311的栅极耦合至电源线VDD60，PMOS晶体管311的漏极则通过接地电阻器800耦合至大地15。一第一栅极G1 1306在节点1304处耦合至接地电阻器及PMOS ESD晶体管311的漏极。具体说来，每-SCR指的第一栅极G1 1306均通过一基材泵1340被施加偏压，如同有关图1所示NMOS器件100的例示性展示，或如同上述美国专利申请案第10/007,833号中有关SCR的具体论述，该基材泵1340由复数个耦合在一起的散布的局部基材连接线(触发器分接头)构成。
在IC10处于未加电状态时发生ESD事件期间，PMOS ESD检测器311导通并以一种与参照图4所示NMOS晶体管100所述相似的方式向SCR1300的第一栅极G1 1306提供一栅极偏压信号。使用SCR1300的一个优点在于，SCR可与NMOS晶体管100结合使用，从而由SCR1300取代NMOS晶体管100的被动虚ESD指151。SCR1300为一低压箝位装置，其还与ESD控制电路300共同构成一低压触发装置，且其仅用于ESD保护。
尽管本文已详细展示并阐述了各种包含本发明教示的实施例，然而所属技术领域的技术人员可軽易地构想出许多仍包含该些教示的其它经改动的实施例。
权利要求
1.一种用于ESD保护的具有复数个指的MOS器件100，其中所述复数个指(151，153)中的每一指均包含一P-阱(104)；复数个散布于所述P-阱中的N+漏极区(122)，所述N+漏极区耦合至一高电位；复数个散布于所述P-阱中并基本平行于所述复数个散布的N+漏极区的N+源极区(124)，所述N+源极区耦合至大地(15)；一栅极区(116)，其位于所述复数个散布的N+漏极区与复数个散布的N+源极区之间并位于所述P-阱区之上；及一第一复数个P+局部基材连接线区(120D)，其散布于所述复数个散布的N+漏极区之间并与所述复数个散布的N+漏极区电气绝缘；一第二复数个P+局部基材连接线区(120S)，其散布于所述复数个散布的N+源极区之间并与所述复数个散布的N+源极区电气绝缘，其中至少两个指的所述第一与第二复数个P+基材连接线区之一的至少一个所述P+局部基材连接线区电气相连，及每一指的所述栅极区，其耦合至任一包含一前置驱动电路(600，601)的元件、大地(15)及所述第一及第二复数个P+局部基材连接线区。(图1，2A-2C)
2.根据权利要求1所述的MOS器件，其中所述第一与第二复数个P+基材连接线接地，所述第一与第二复数个基材连接线及所述复数个散布的N+漏极区构成一对应复数个二极管(125)。(图1，2A-2C)
3.根据权利要求1所述的MOS器件，其中所述MOS器件的所述复数个指包含至少一组主动指(153)及虚ESD指(151)。(图1，2A-2C)
4.根据权利要求4所述的MOS器件，其中所述主动指的栅极耦合至所述前置驱动器。(图1，2A-2C)
5.根据权利要求4所述的MOS器件，其中在静电放电(ESD)事件期间，所述至少一组主动指与虚ESD指的至少一组第一及第二复数个局部P+基材连接线电耦合至所述焊垫。(图1，2A-2C)
6.一种用于一具有被保护电路的半导体集成电路(IC)的ESD保护电路(150)，该ESD保护电路(150)包括一多指式NMOS晶体管(100)，其中每一指均具有分别耦合于所述IC的一I/O焊垫(20)与大地(15)之间的一漏极及源极，及每一指的一用于对所述指施加偏压的栅极；一具有一PMOS晶体管(311)的ESD检测器(310)，所述PMOS晶体管(311)包含一耦合至所述IC的I/O焊垫的源极、及一耦合至所述IC的一第一电源电压(90)的栅极；一寄生电容(900)，其形成于所述IC的电源线与大地之间；及一具有一第一二极管(321)的转移电路(320)，其中阴极及阳极分别耦合至所述PMOS晶体管的漏极及所述NMOS晶体管每一指的栅极。(图4)
7.根据权利要求8所述的ESD保护电路，其中所述多指式NMOS晶体管进一步包含复数个主动指(153)及复数个ESD虚指(151)，其中所述主动指的栅极耦合至所述第一二极管及一前置驱动器(600)。(图4，5)
8.根据权利要求10所述的ESD保护电路，其进一步包含一耦合于所述转移电路(320)与大地之间的第一接地电阻器(801)。(图4)
9.根据权利要求11所述的ESD保护电路，其中所述转移电路进一步包含一第二二极管(322)，其中所述第二二极管的阴极及阳极分别耦合至所述PMOS晶体管(311)的漏极及第一接地电阻器(801)，所述第二二极管进一步耦合至所述ESD虚指(151)的栅极。(图4，5)
10.根据权利要求12所述的ESD保护电路，其进一步包含一耦合于所述PMOS晶体管的漏极与大地之间的第二接地电阻器(800)。(图5)
11.根据权利要求13所述的ESD保护电路，其进一步包含一耦合于所述转移电路与大地之间的电压限制器(330)。(图5)
12.一种用于一具有被保护电路的半导体集成电路(IC)的ESD保护电路，该ESD保护电路包含一多指式NMOS晶体管(100)，其中每一指均具有分别耦合于所述IC的一I/O焊垫(20)与大地(15)之间的一漏极及源极，每一多指式NMOS晶体管的栅极耦合至所述IC的一前置驱动器(600)；一PMOS晶体管(311)，其具有一耦合至所述IC的I/O焊垫的源极及一耦合至所述IC的一电源电压(90)的栅极；一寄生电容(900)，其形成于所述IC的电源线与大地之间；至少一条局部基材连接线(120)，其形成于所述多指式NMOS晶体管附近并耦合至所述PMOS晶体管的漏极。(图6)
13.一种用于一具有被保护电路的半导体集成电路(IC)的ESD保护电路(150)，该ESD保护电路(150)包含一级联多指式NMOS晶体管(100)，其中每一指均具有一第一晶体管(1012)及一第二晶体管(1014)，所述第一晶体管(1012)的漏极及所述第二晶体管(1014)的源极分别耦合于所述IC的一I/O焊垫(20)与大地(15)之间，所述第一晶体管的源极耦合至所述第二晶体管的漏极，且每一指的每一晶体管(1012，1014)的一栅极均用于对所述指施加偏压；一具有一PMOS晶体管(311)的ESD检测器(30)，所述PMOS晶体管(311)包含一耦合至所述IC的I/O焊垫的源极，及一耦合至所述PMOS晶体管的栅极的N-阱连接线(377)；一寄生电容(900)，其形成于所述IC的电源线与大地之间；一转移电路(320)，其包含一第一二极管(321)，其阳极及阴极分别耦合至所述PMOS晶体管的漏极及所述NMOS晶体管(100)每一指的第二晶体管(1014)的栅极；及一第二二极管(325)，其阳极及阴极分别耦合至所述PMOS晶体管的漏极及所述NMOS晶体管每一指的第一晶体管(1012)的栅极；及复数个串联耦合的二极管(372)，其耦合于一电源线(90)与所述PMOS晶体管(311)的栅极之间，其中所述串联耦合的二极管的阴极及阳极分别指向所述电源线(90)及所述PMOS晶体管(311)的栅极。(图7，9)
14.一种用于一具有被保护电路的半导体集成电路(IC)(10)的ESD保护电路(150)，该ESD保护电路(150)包含一级联多指式NMOS晶体管(100)，其中每一指均具有一第一晶体管(1012)及一第二晶体管(1014)，所述第一晶体管(1012)的漏极及所述第二晶体管(1014)的源极分别耦合于所述IC的一I/O焊垫(20)与大地(15)之间，所述第一晶体管的源极连接至所述第二晶体管的漏极，且每一指的每一晶体管(1012，1014)的一栅极均用于对所述指施加偏压；一PMOS晶体管(311)，其具有一耦合至所述IC的I/O焊垫的源极，及一耦合至一N-阱连接线的栅极；一包含复数个串联耦合的二极管的二极管链(372)，其耦合于所述电源线(90)与所述PMOS晶体管(311)的栅极之间，其中所述串联耦合的二极管的阴极及阳极分别指向所述电源线(90)及所述PMOS晶体管(311)的栅极；一寄生电容(900)，其形成于所述IC的电源线与大地之间；及至少一条局部基材连接线(120)，其形成于所述多指式NMOS晶体管附近并耦合至所述PMOS晶体管的漏极。(图8)
全文摘要
本发明揭示一种ESD保护电路(150)，其包括一用于一具有被保护电路的半导体集成电路(IC)的同步偏压多指导通MOS器件。该ESD保护电路包括一多指式NMOS晶体管(100)，其中每一指均具有用于分别耦合于IC的一I/O焊垫(20)与大地(15)之间的一漏极及源极，以及一用于对该指施加偏压的栅极；一ESD检测器(310)，其包含一PMOS晶体管(311)，该PMOS晶体管(311)具有一用于耦合至IC的I/O焊垫的源极及一耦合至IC的一电源电压(90)的栅极；一寄生电容(900)，其形成于IC的电源线与大地之间；一具有一第一二极管(321)的转移电路(320)，其耦合于PMOS晶体管的漏极与NMOS晶体管每一指的栅极之间。
文档编号H01L21/70GK1524294SQ02813553
公开日2004年8月25日 申请日期2002年7月1日 优先权日2001年7月5日
发明者J·阿默, M·P·J·默根斯, P·C·尤伊维亚克, C·C·鲁斯, J 阿默, J 默根斯, 尤伊维亚克, 鲁斯 申请人:萨诺夫公司