专利名称：非易失性半导体存储装置及其制造方法和半导体集成电路及系统的制作方法
技术领域：
本发明涉及非易失性半导体存储装置，特别是涉及连接多个存储单元，构成存储单元组件，并且具有在沟道区域注入了杂质的选择晶体管的微细的非易失性半导体存储装置及其制造方法、半导体集成电路和非易失性半导体存储装置系统。
背景技术：
以往，作为非易失性半导体存储装置，例如有用电进行数据的写入、擦除的EEPROM(电可擦可编程只读存储器)。在该EEPROM中，特别是当NAND型时，在彼此交叉的行方向的字线和列方向的位线的交点分别配置了存储单元，构成了存储单元阵列。在存储单元中使用了层叠浮栅和控制栅的层叠栅构造的MOS晶体管。
在EEPROM中，有能用电一次擦除的闪存。作为闪存，广泛使用了实现了高集成度的NAND型闪存。
NAND型闪存的代表性的存储单元例如示于白田理一郎的“256M位NAND闪存的概观和NAND闪存的未来动向”，非易失性半导体存储器工作室，2000年，22～31页。
如图1所示，在NAND型闪存中，形成用虚线包围的区域所表示的存储块70的多个例如16个存储单元晶体管M0、M1、M2、～M15在列方向串联，在其一侧连接了一个位线一侧选择晶体管SG1，在另一侧连接了一个源线一侧选择晶体管SG2。
在各存储单元晶体管M0、M1、M2、…M15的栅极分别一对一地连接了字线WL0、WL1、WL2、…WL15。在位线一侧选择晶体管SG1的栅极上连接了位线一侧选择栅线SGD。在源线一侧选择晶体管SG2的栅极连接了源线一侧选择栅线SGS。
位线一侧选择晶体管SG1的源极连接了数据线即位线DQ。源线一侧选择晶体管SG2的源极连接了公共源线CS。
该存储块70内的NAND串虽然未在图中显示，但是在位线DQ的延伸方向连接了多个。另外，在字线WL0、WL1、WL2、…WL15的延伸方向，对各位线DQ设置了多个同样的电路结构的NAND串。
连接多个串联NAND串，在NAND串的端部分别设置接点，通过两端的位线一侧选择晶体管SG1、源线一侧选择晶体管SG2连接了存储单元晶体管的结构。
在行方向彼此平行地形成了直线的多条存储单元栅极用的字线WL0、WL1、WL2、…WL15。在这多个存储单元栅极两侧分别形成了一条彼此平行，并且对于存储单元栅极用的字线WL0、WL1、WL2、…WL15也平行的一条选择栅线SGD、SGS。这里，多个存储单元晶体管M0、M1、M2、…M15具有彼此相等的栅极长度。另外，存储单元晶体管M0、M1、M2、…M15的两侧的一对选择栅极晶体管SG1、SG2具有彼此相等的栅极长度，该选择栅极的栅极长度一般比存储单元栅极的栅极长度还长。
在排列在列方向的存储单元栅极用的字线WL0、WL1、WL2、…WL15彼此之间设置了相同宽度的间隔F(F是最小加工尺寸)。该间隔F与存储单元栅极的栅极长度相等。在与存储单元栅极的两侧相邻的选择栅极和最端部的存储单元栅极之间设置了与存储单元栅极彼此间的间隔F相同的间隔F。
在与该存储单元栅极的延伸方向正交的列方向形成了彼此平行的元件有源区域。该元件有源区域由在列方向彼此平行形成的多个元件分离区域包围了周围，与其它的元件有源区域分开。
在行方向延伸的多个例如16个存储单元栅极的两侧一个一个地形成了一对选择栅极，构成一个NAND串。在该NAND串的端部设置存储单元栅极间设置的间隔F的约两倍的间隔2F，再形成了别的NAND串。这里，在彼此相邻的NAND串的选择栅极间的元件有源区域上形成了接点。
这样，在以往的非易失性半导体存储装置中，在存储单元组件内，都是一定的线和间隔，以相同的间隔配置。而选择栅极长度自身约为2F，在源极一侧和漏极一侧分别配置了一个，所以变为约4F。因为与相邻的其他存储单元组件的选择栅极的间隔约为2F，所以合计约6F。即以往的非易失性半导体存储装置的选择栅极比存储单元晶体管的栅极长度长，确保了短沟道效应导致的晶体管的截止特性的劣化。
在图1中，串联了多个存储单元，形成了一个存储单元阵列即NAND单元(存储单元组件)。各个存储单元的源极和漏极通过设置在元件区域上的扩散层区域彼此串联。
在以往的非易失性半导体存储装置中，NAND串在选择栅极的部分存在不规则的线和间隔，如果进行微细加工，这些就会导致光刻步骤的构图时的加工裕度的下降。当用不规则图案设计时，有时会限制微细化。即如果基于微细加工技术的界限的最小线宽为F，则存储单元晶体管的栅极长度、存储单元晶体管的栅极间隔、存储单元晶体管的栅极和选择晶体管的栅极的间隔都用F形成。可是，如果进行微细加工，则为了提高作为电流遮断特性的截止特性，有必要以比F还大的值形成选择晶体管的栅极宽度，成为不规则的线宽和间隔宽度。即当存储单元栅极的线和间隔为1F，选择栅极的线和间隔例如为2F时，与选择栅极相邻的存储单元栅极的栅极长度在其制造步骤中，在光刻时无法形成所需的长度，无法得到必要的特性。因此，必须用比最小线宽F还大的值设计与选择栅极相邻的存储单元栅极的栅极长度的设计值，这样会导致存储单元晶体管区域的面积增加。
在这样的NAND型闪存组件的构造中，有时会把与选择晶体管相邻的控制栅(字线)加工得比所需的值粗，或比所需的值细。这是因为字线的栅极长度和间隔的周期的图案由于选择晶体管的相邻而破坏，无法加工出同样的。这样，如果与选择栅极相邻的控制栅(字线)比所需的值粗或细，则该存储单元的特性与其它的存储单元的特性不同，结果对写入、擦除、读出时的电特性产生影响，导致动作不良和可靠性上的问题。
另外，如果周期的图案破坏，则在光刻后的光刻胶的显影步骤中，会发生光刻胶倒下，与相邻的栅极短路的问题。
发明内容
本发明的第一特征是一种非易失性半导体存储装置，具有在行方向延伸的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
本发明的第二特征是一种半导体集成电路，具有半导体芯片；搭载在半导体芯片上，控制半导体存储器的逻辑电路；半导体存储器。其中，所述半导体存储器具有搭载在半导体芯片上，配置在行方向上的多条字线；配置在与字线正交的列方向上的位线；配置在列方向上，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
本发明的第三特征是一种用于存储信息，并且访问信息媒体的非易失性半导体存储装置系统，具有包含半导体存储器的存储卡，所述半导体存储器具有配置在行方向上的多条字线；配置在与字线正交的列方向上的位线；配置在列方向上，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
本发明的第四特征是一种用于存储信息，并且访问信息媒体的非易失性半导体存储装置系统，具有包含半导体存储器的IC卡，所述半导体存储器具有配置在行方向上的多条字线；配置在与字线正交的列方向上的位线；配置在列方向上，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
本发明的第五特征是非易失性半导体存储装置的制造方法，具有在半导体衬底的表面附近形成沟道离子注入层后，依次形成栅氧化膜和成为浮栅的第一导电层的步骤；用ONO膜淀积栅极间氧化膜的步骤；用光刻构图多个选择晶体管的沟道预定区域，设置开口部，通过离子注入形成沟道扩散层的步骤；接着，在蚀刻开口部下的栅间氧化膜，形成开口后，淀积控制栅电极材料的步骤；用光刻进行构图，蚀刻加工层叠栅构造，形成存储单元晶体管的栅极、多个选择晶体管的栅极后，在半导体衬底中注入杂质，形成源漏间扩散层的步骤。
下面简要说明附图。
图1是作为以往的非易失性半导体存储装置的NAND型闪存的模式电路结构图。
图2是作为本发明的比较例的NAND型闪存的模式平面布局图案结构图。
图3是表示在NAND型闪存中，考虑了比例法则时的规格化的单元尺寸和NAND串数的关系的模式图。
图4是表示在NAND型闪存中，考虑了比例法则时的规格化的单元尺寸和比例单位F(nm)的关系的模式图，是线A单一选择栅极的例子和线B多个选择栅极的例子的比较图。
图5A是本发明的实施例1的NAND型闪存的模式的平面布局图案结构图。
图5B是图5A所示的NAND型闪存的电路结构图。
图6是表示本发明的实施例1的非易失性半导体存储装置的构造的平面图。
图7是表示本发明的实施例1的非易失性半导体存储装置的构造的剖视图。
图8是把图6所示的平面图在NAND串方向扩展，说明位线方向的折返图案结构的平面图。
图9是表示用本发明的实施例1的非易失性半导体存储装置的NAND型闪存单元构成的例子的闪存单元组件的电路图。
图10是表示本发明的实施例1的非易失性半导体存储装置的NAND型闪存单元构成的例子的闪存单元组件的电路图。
图11是表示本发明的实施例1的非易失性半导体存储装置的构造的平面图。
图12是表示本发明的实施例1的非易失性半导体存储装置的构造的剖视图。
图13是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图14是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图15是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图16是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图17是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图18是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图19是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图20是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图21是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图22是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图23是表示本发明的实施例1的非易失性半导体存储装置的制造方法的一个步骤的剖视图。
图24是表示本发明的实施例1的变形例1的非易失性半导体存储装置的构造的剖视图。
图25是表示本发明的实施例1的变形例2的非易失性半导体存储装置的构造的剖视图。
图26是表示本发明的实施例1的非易失性半导体存储装置的制造方法的变形例的剖视图。
图27是表示本发明的实施例1的非易失性半导体存储装置的制造方法的变形例的一个步骤的剖视图。
图28是表示本发明的实施例1的非易失性半导体存储装置的制造方法的变形例的一个步骤的剖视图。
图29是本发明的实施例1的非易失性半导体存储装置，即64兆位NAND型闪存的例子的模式电路结构图。
图30是本发明的实施例1的非易失性半导体存储装置，即AND型闪存的例子的模式电路结构图。
图31A是AND型闪存的写入动作的说明图。
图31B是AND型闪存的擦除动作的说明图。
图32是本发明的实施例1的非易失性半导体存储装置，即由分割位线(Divided bit line)NOR型闪存构成的例子的电路结构图。
图33是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的电路结构图。
图34是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图35是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图36是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图37是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图38是本发明的实施例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图39是本发明的实施例2的非易失性半导体存储装置，即由AND型闪存构成的例子的电路结构图。
图40是本发明的实施例2的非易失性半导体存储装置，即由分割位线(Divided bit line)NOR型闪存构成的例子的电路结构图。
图41是本发明的实施例2的非易失性半导体存储装置，即由64兆位NAND型闪存构成的例子的电路结构图。
图42是本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图43是把图42所示的平面图在NAND串方向扩展，说明位线方向的折返图案结构的平面图。
图44是本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图45是本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图46是本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图47是本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图48是本发明的实施例3的非易失性半导体存储装置，即由AND型闪存构成的例子的电路结构图。
图49是本发明的实施例3的非易失性半导体存储装置，即由分割位线(Divided bit line)NOR型闪存构成的例子的电路结构图。
图50是本发明的实施例3的非易失性半导体存储装置，即由64兆位NAND型闪存构成的例子的电路结构图。
图51是本发明的实施例4的非易失性半导体存储装置系统中使用的页型闪存的模式的块结构图。
图52是本发明的实施例4的非易失性半导体存储装置系统中使用的字节型闪存的模式的块结构图。
图53是本发明的实施例4的非易失性半导体存储装置系统中使用的具有ROM区域的EEPROM型闪存的模式的块结构图。
图54是图53所示的本发明的实施例4的非易失性半导体存储装置系统中使用的具有ROM区域的EEPROM型闪存的电路结构图。
图55是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的内部构造的模式的块结构图。
图56是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的内部构造的模式的块结构图。
图57是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的内部构造的模式的块结构图。
图58是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的内部构造的模式的块结构图。
图59是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的内部构造的模式的块结构图。
图60是表示应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡和卡固定器的模式结构图。
图61是表示能容纳应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡和卡固定器的连接装置的模式结构图。
图62是内置应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡，并且用于通过连接线连接个人电脑的结合装置的模式结构图。
图63是能内置应用了本发明的实施例4的非易失性半导体存储装置系统的存储卡的数字相机系统。
图64是应用了本发明的实施例4的非易失性半导体存储装置系统的IC卡的模式结构图。
图65是表示应用了本发明的实施例4的非易失性半导体存储装置系统的IC卡的内部构造的模式的块结构图。
图66是表示应用了本发明的实施例4的非易失性半导体存储装置系统的IC卡的内部构造的模式的块结构图。
图67是表示应用了本发明的实施例4的非易失性半导体存储装置系统的IC卡的内部构造的模式的块结构图。
图68是表示应用了本发明的实施例4的非易失性半导体存储装置系统的IC卡的内部构造的模式的块结构图。
具体实施例方式
下面，将参照
本发明的各实施例。须指出的是，在附图中，对于相同或相似的部分和元件采用了相同或相似的参照数字，并且省略或简化了对于相同或相似的部分和元件的描述。
通常在电路块的表现中，对每一个附图和对某一个给定的附图都不是按比例描绘的，具体而言，为了便于对附图的阅读，附图中的电路图都是按任意比例绘出的。
在以下的描述中，将会提出例如特定的信号值等很多特定的细节，以便全面地了解本发明。但是很明显，对于那些熟悉本技术的人来说，不需要这些特定的细节也能实施本发明。另外，为了不用不必要的细节使本发明变得模糊，用方块图形式表示了众所周知的电路。
下面，参照
本发明的实施例。在以下的附图中，对相同或类似的部分采用了相同或类似的符号。并且，以下所示的实施例表示了用于使本发明的技术思想具体化的装置和方法，本发明的技术思想并不局限于此。本发明的技术思想在权利要求的范围中，能做各种变更。
(比较例)
下面，讨论把该NAND型闪存单元微细化时的比例法则。例如，如果以设计标准F为0.09μm时为例，则如图2所示，Y为大于1的正数，位线一侧选择栅线SGD的栅极长度为YF，源线一侧选择栅线SGS的栅极长度也为YF，其栅极长度比字线WL1、WL2、…WL32的栅极长度F还长。并且，X为大于1的正数，最靠近位线DQ的字线WL1和位线一侧选择栅线SGD的线间的间隔XF与最靠近源线CS的字线WL32和源线一侧选择栅线SGS的线间的间隔XF比字线彼此的线间间隔F宽。
位线一侧选择栅线SGD和源线一侧选择栅线SGS的栅极长度YF比字线WL1、WL2、…WL32的栅极长度F长的理由是为了提高两个选择晶体管的穿通耐压。另外，是为了写入时由于电容耦合而升压的禁止写入的NAND列的沟道电位不因通过选择晶体管的漏电流而下降。假设选择晶体管发生穿通，禁止写入电位下降，则在非写入单元中，发生错误写入。另外，最靠近位线DQ的字线WL1和位线一侧选择栅线SGD的线间的间隔XF与最靠近源线CS的字线WL32和源线一侧选择栅线SGS的线间的间隔XF比字线彼此的线间间隔F宽的理由是为了改善基于非周期性的字线的加工裕度。该倾向即位线一侧选择栅线SGD、源线一侧选择栅线SGS的栅极长度比字线WL1、WL2、…WL32长，并且最靠近位线DQ的字线WL1和位线一侧选择栅线SGD的线间的间隔与最靠近源线CS的字线WL32和源线一侧选择栅线SGS的线间的间隔比字线彼此的线间间隔F宽的倾向是设计标准越微细化，就越明显。须指出的是，BC、SC分别是位线DQ用接触孔、源线CS用接触孔。
一般，在NAND型闪存中，如果分析规格化的单元尺寸和配置在NAND串上的列方向上的存储单元数的关系，则如图3所示。4F2相当于一个晶体管的单元尺寸。这里，F表示最小加工尺寸即比例单位。F1、F2表示比例法则，F1＞F2，例如F1是0.4μm，F2是0.13μm。选择栅极区域与存储单元的微细化相比，无法以和存储单元区域相同的法则形成，所以选择栅极区域相对变大。因此，比例单位F越微细化，选择栅极的面积区域的效果表现得越显著。
另外，当NAND串上的存储单元的数量多时，观察到接近一个晶体管的单元尺寸4F2的倾向，但是这是因为与存储单元相比，选择栅极区域的面积效果下降。可是，如果NAND串上的存储单元的数量减少，进一步微细化，规格化的单元尺寸的大小就急速上升。
因此，在实施例1中，说明有两个选择栅极，并且通过对各选择栅极供给不同的电位的构造，抑制单元尺寸的增大的技术。在实施例2中，说明有两个选择栅极，并且对各选择栅极供给相同的电位时的情形。在实施例3中，说明有三个选择栅极，并且对各选择栅极供给相同的电位或不同电位时的情形。另外，在实施例4中，说明把所述实施例1～3中描述的非易失性半导体存储装置应用于存储卡、IC卡等的系统中的例子。
(实施例1)在本发明的实施例1中，有两个选择栅极，并且对各选择栅极供给了不同的电位。
图5A和图5B表示了本发明的实施例1的NAND型闪存单元组件的平面布局图案结构图和电路结构图。在该例子中，把使用0.09m作为设计标准F时的情形作为例子。位线一侧选择栅线SGD1、SGD2、源线一侧选择栅线SGS1、SGS2、控制栅(字线)WL1、WL2、…WL32的栅极长度分别等于F(＝0.09μm)。另外，位线一侧选择栅线SGD1、SGD2、源线一侧选择栅线SGS1、SGS2、控制栅(字线)WL1、WL2、…WL32的线间的间隔分别等于F(＝0.09μm)。这时，即使位线一侧选择栅线SGD1、SGD2、源线一侧选择栅线SGS1、SGS2、字线WL1、WL2、…WL32的栅极长度分别等于0.1μm，线间的间隔分别等于0.08μm，即栅极长度与线间的间隔不同时，本发明也有效。在图5A和图5B中，是串联了32个存储单元的例子，这32NAND列的长度是6.59μm，是与以往的选择晶体管为一个时(图2)的6.58μm几乎相同的尺寸。可是，如果进一步微细化，设计标准变为0.07μm、0.05μm，则关于NAND列的长度，选择晶体管的栅极分离为二的本发明的实施例1的构造就变短。结果，能缩小芯片尺寸，除了提高工艺性和可靠性的提高，还能实现低成本化。须指出的是，在位线一侧选择栅线SGD2的上方设置了位线DQ用接触孔BC，在源线一侧选择栅线SGS2的下方设置了源线CS用接触孔SC。
另外，因为位线DQ一侧和源线CS一侧都由两个栅极构成了选择晶体管，所以即使不增加栅极长度，也能提高穿通耐压。这是因为两个选择晶体管实质上串联，所以由第一和第二选择晶体管分压，在各选择晶体管的漏源极间就不会外加高的电场。结果，没必要使各第一和第二选择晶体管的栅极长度很长，能缩短为与控制栅的栅极长度相同。
如上所述，例如能以与控制栅相同的间隔(栅极长度和间隔)形成第一和第二选择晶体管，设计标准越微细化，面积缩小效果就越明显。
图6表示了本发明的实施例1的NAND型非易失性半导体存储装置的存储单元组件的平面结构。如图6所示，多个存储单元栅极1j彼此平行形成了直线。在多个存储单元栅极1j的两侧，与存储单元栅极1j平行、直线地分别形成了彼此平行的两个选择栅极2。这里，多个存储单元栅极1j具有彼此相等的栅极长度W1。须指出的是，多个存储单元栅极1j在列方向由8、16等个数构成。另外，由两个构成一组的选择栅极2j具有彼此相等的栅极长度W2。该栅极长度W2可以与存储单元栅极1j的栅极长度W1相等，也可以为不同的尺寸。
在存储单元栅极1j彼此之间设置了相同宽度的间隔F(F是最小加工尺寸)。该间隔F与存储单元栅极1j的栅极长度W1相等。选择栅极2j的栅极长度等于W2。在图6所示的例子中，在选择栅极2j和与该选择栅极2j相邻的存储单元栅极1j之间设置了与存储单元栅极1j彼此间的间隔F相同的间隔F。
在与配置该存储单元栅极1j的行方向正交的列方向形成了彼此平行的元件有源区域3。该元件有源区域3由在列方向彼此平行形成的多个元件分离区域4划分为多个。在彼此相邻的NAND串5j和5j-1的选择栅极2j和2j-1之间的元件有源区域3上形成了接触栓塞6。同样，在彼此相邻的NAND串5j和5j+1的选择栅极2j和2j+1之间的元件有源区域3上形成了接触栓塞6。
这样，栅极长度在由多个NAND串5j、5j+1、5j+2、…形成的存储单元组件内都是一定的线和间隔，以同一间隔配置。另外，能使选择栅极的沟道长度微细化到与存储单元栅极相同的尺寸。选择栅极2j-1、2j和2j+1以相邻的多个栅极作为选择晶体管起作用。
图7表示了图6中的I-I线上的NAND串5j的剖面构造图。如图7所示，在形成在半导体衬底10上的p阱中设置了存储单元栅极1j和选择栅极2j。在存储单元栅极1j和选择栅极2j的周围的半导体衬底10中设置了源漏间扩散层11。在各存储单元栅极1j和选择栅极2j下的半导体衬底10中形成了沟道离子注入层12。另外，在NAND串5j的两侧的选择栅极2j的外侧的源漏间扩散层11上连接了接触栓塞6。
各存储单元栅极1j和选择栅极2j在半导体衬底10上，隔着栅绝缘膜13，形成了电荷存储层即成为浮栅的第一导电层14。在该第一导电层14上，隔着栅极间绝缘膜15形成了成为第二控制栅的第二导电层16。栅极间绝缘膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的层叠膜即ONO膜构成。
这里，在选择栅极2j中，由于该栅极间绝缘膜15的存在，只对下方的电荷存储层14提供了电位，上方的成为控制栅的第二导电层16保持绝缘。
选择栅极2j与存储单元栅极1j不同，只对第一层的第一导电层14提供了电位。这时，在位于纸面的跟前和里面的元件分离区域4(参照图6)上引出了第一导电层14，与第二导电层16独立地提供了电位。
通过在各NAND串5j的两侧分别配置两个一组的选择栅极2j、2j，选择栅极区域需要3F。即因为选择栅极2j的栅极长度是F，并且有两个，所以作为栅极长度占据了2F，两个栅极间的距离是F，合计需要3F。
选择栅极2j间也是F。如果以往方式的选择栅极2的栅极长度是2F，则在以往方式中，变为6F，但是本发明的实施例1的非易失性半导体存储装置中，变为7F，导致芯片的面积的若干增大。即选择栅极间为F，两个选择栅极2为2F，在2F上加上选择栅极间举例F，变为3F。因为该3F位于源极一侧和漏极一侧的双方，所以为6F，加上与其它存储单元组件间的1/2F×2＝F，全体为7F。可是，因为这部分能提高加工裕度，所以如果能进行取消它的程度的基本标准的微细化，就会对芯片面积的充分缩小产生价值。
这样，使选择栅极2j为与存储单元栅极1j相同的间隔和栅极长度，结果，即使在由NAND串5j形成的存储单元组件的存储单元部以外的长度从6F扩大为7F时，如果能缩小F自身以弥补该增加的部分，作为全体，也能实现存储单元组件的微细化。
例如，在以往的不规则图案中，F只能微细化到0.1μm，但是如果应用本发明的实施例1，则当能微细化到0.09μm时，在以往的技术中，6和F(＝0.1)的积即0.6成为存储单元组件的存储单元部以外的长度。而在本发明的实施例1的非易失性半导体存储装置中，7和F(0.09)的积为0.63，如果能进一步使F微细化，则本发明的实施例的一方能缩小面积。
下面，比较具有单一选择栅极和具有多个选择栅极时的情形。在NAND型闪存中，如果表示规格化的单元尺寸和比例单位F的关系，则如图4所示，在具有单一选择栅极和具有多个选择栅极时，在F0交叉。伴随着微细化的进展，在具有单一选择栅极时(线A)，规格化的单元尺寸急速上升，而具有多个选择栅极时(线B)，抑制了单元尺寸的上升。作为F0的值，例如在0.09μm左右。在具有多个选择栅极时(线B)，即使比例单位F微细化到0.09μm以下，也能抑制规格化的单元尺寸的上升，能发挥本来的NAND型闪存的性能。
另外，在以往的非易失性半导体存储装置的NAND串5中，如果选择栅极2和存储单元栅极1间的间隔为F，则对于不规则的图案的形成，界限减小，但是象本发明的实施例1的非易失性半导体存储装置那样，都以相同的间隔排列时，没必要在意局部的光刻界限的下降。即通过使存储单元栅极1j的图案都为公共的线和间隔，选择栅极2j的部分也与存储单元栅极1j为同样的栅极长度，通过确保界限，能对微细化提高加工裕度。
这里，分别由不同的定时独自控制相邻形成的两个选择栅极2j、2j，改变各选择栅极2j的截止特性。这时，设置控制电路，控制各选择栅极2j。
另外，根据情形，NAND串5j内的源极一侧的选择栅极2j可以为一个，漏极一侧的选择栅极2j的栅极数可以为两个。这时，即使在源极一侧发生泄漏，如果该泄漏收敛于允许范围内，就可以了。
根据情形，NAND串5j内的源极一侧的选择栅极2j可以为两个，漏极一侧的选择晶体管的栅极数可以为一个。这时，即使在漏极一侧发生泄漏，如果该泄漏收敛于允许范围内，就可以了。
根据本发明的实施例1的非易失性半导体存储装置，能提高选择晶体管的截止特性，能实现微细化，选择晶体管和存储单元晶体管分别得到了晶体管的阈值电压不同的沟道长度的依赖性。
图8是把图6所示的平面图在NAND串5j、5j+1、…方向扩展，说明位线方向的折返图案结构的平面图。NAND串5j+1的第一存储单元群11a具有与漏极一侧相邻的第一选择栅极群21a、21b和与源极一侧相邻的第二选择栅极群22a、22b。NAND串5j的第二存储单元栅极群12b具有与源极一侧相邻的第三选择栅极群23a、23b和与漏极一侧相邻的第四选择栅极群24a、24b。如图8所示，根据以漏极一侧位线DQ或源极一侧源线CS为中心折返的图案结构配置了NAND串5。
这里，具有图7所示的剖面构造的非易失性半导体存储装置如图9的电路图那样形成了其电路结构。如图9所示，在NAND型闪存的存储单元组件中，为了构成由用虚线包围的区域表示的NAND串5j，串联了多个例如16个存储单元晶体管M0、M1、M2、…M15，在其一侧连接了两个位线一侧选择晶体管SG11、SG12，在另一侧连接了两个源线一侧选择晶体管SG21、SG22。
串联多个存储单元，形成了一个存储单元阵列即NAND单元(存储单元组件)。各存储单元晶体管M0、M1、M2、…M15的源极和漏极通过设置在元件区域上的扩散层区域彼此串联。
在各存储单元晶体管M0、M1、M2、…M15上，分别一对一地连接了字线WL0、WL1、WL2、…WL15。在第一位线一侧选择晶体管SG11的栅极上连接了第一位线一侧选择栅线SGD1，在第二位线一侧选择晶体管SG12的栅极上连接了第二位线一侧选择栅线SGD2。在第一源线一侧选择晶体管SG21的栅极上连接了第一源线一侧选择栅线SGS1，在第二源线一侧选择晶体管SG22的栅极上连接了第二源线一侧选择栅线SGS2。
第二位线一侧选择晶体管SG12的源极连接了数据线即位线DQ。第二源线一侧选择晶体管SG22的源极连接了公共源线CS。
图中虽然未显示，但是该NAND型闪存5在位线DQ延伸的列方向连接了多个。另外，在字线WL0、WL1、WL2、…WL15延伸的行方向配置了多条位线DQ，对各位线DQ设置了多个同样的电路结构的NAND串5。
须指出的是，位线一侧选择晶体管SG11、SG12、源线一侧选择晶体管SG21、SG22为了选择存储单元的块，可以不配置在存储单元晶体管M0、M1、M2、…M15的两侧，也可以只配置在单侧。
在行方向配置了多个在列方向串联的NAND串5，在NAND串5j的端部分别设置了接触栓塞6，并且通过两端的选择晶体管连接了存储单元晶体管的结构。
本发明的实施例1并不局限于NAND型闪存，也能应用于图10的存储单元组件的电路图所示的AND型闪存中。这时，存储单元晶体管构成由具有电荷存储层即浮栅的构造的一个以上的晶体管构成的非易失性存储单元阵列。
即如图10所示，在AND型闪存的存储单元组件中，并联了形成用虚线包围的区域所表示的存储块20的多个例如16个存储单元晶体管M0、M1、M2、…M15，在其一侧连接了两个位线一侧选择晶体管G11、G12，在另一侧连接了两个源线一侧选择晶体管SG21、SG22。
在列方向并联多个存储单元晶体管M0、M1、M2、…M15，形成了一个存储单元阵列即AND型存储单元组件。各个存储单元晶体管M0、M1、M2、…M15的各通过设置在元件区域上的扩散层区域彼此并联，各漏极同样通过扩散层区域彼此连接。
在各存储单元晶体管M0、M1、M2、…M15的栅极上分别一对一地连接了字线WL0、WL1、WL2、…WL15。在位线一侧选择晶体管G11的栅极上连接了选择栅线SGD1，在位线一侧选择晶体管G12的栅极上连接了选择栅线SGD2。在源线一侧选择晶体管SG21的栅极上连接了择栅线SGS1，在源线一侧选择晶体管SG22的栅极上连接了择栅线SGS2。
位线一侧选择晶体管G12的源极连接了数据线即位线DQ。源线一侧选择晶体管SG22的源极连接了源线CS。
虽然在图中未显示，但是在数据线即位线DQ延伸的列方向连接了多个该存储块20。另外，在字线WL0、WL1、WL2、…WL15延伸的行方向配置了多个位线DQ，对各位线DQ设置了多个同样的存储块20。
须指出的是，位线一侧选择晶体管SG11、SG12、源线一侧选择晶体管SG21、SG22为了选择存储单元的块，可以不配置在存储单元晶体管M0、M1、M2、…M15的两侧，只配置在单侧。
这样，本发明的实施例1不仅应用于NAND型闪存，也能应用于AND型闪存中。即对于具有选择栅极的闪存单元，例如使选择栅极与存储单元为同样的栅极长度，通过用相同间隔配置，能实现光刻等微细加工容易的存储单元构造。
本发明的实施例1能实现曝光界限高，并且对微细化可按比例缩小的存储单元阵列。当选择晶体管与存储单元晶体管为相同的栅极长度时，虽然由于短沟道效应而无法确保选择晶体管的晶体管特性，但是通过串联相邻的两个选择晶体管的选择栅极，能确保所需的晶体管特性。
在本发明的实施例1的非易失性半导体存储装置中，通过串联两个栅极长度为F的晶体管，得到与栅极长度为2F的晶体管相同的特性，并且能取得与栅极长度为2F的晶体管同等的截止特性。
(实施例1的变形例)图11表示了本发明的实施例1的变形例的存储单元组件的平面结构。如图11所示，在行方向，彼此平行地形成了多个存储单元栅极1j。在多个存储单元栅极1j的两侧，与存储单元栅极1j平行，直线地分别形成了在行方向彼此平行的两个选择栅极21j、21j。这里，多个存储单元栅极1具有彼此相等的栅极长度W1。须指出的是，多个存储单元栅极1j能由8个、16个构成。另外，两个一组配置在两侧的选择栅极21j具有彼此相等的栅极长度W2。该栅极长度W2可以形成与存储单元栅极1的栅极长度W1相等，或者可以形成不同的尺寸。
在存储单元栅极1彼此之间设置了相同宽度的间隔F(F是最小加工尺寸)。该间隔F可以与存储单元栅极1的栅极长度W1相等，或者可以形成不同的尺寸。另外，该间隔F可以与选择栅极21j的栅极长度W2相同，或可以形成不同的尺寸。在选择栅极21j和与该选择栅极21j相邻的存储单元栅极1j之间设置了与存储单元栅极1j彼此之间的间隔F相同的间隔F。
在与存储单元栅极1j正交的方向，彼此平行地形成了元件有源区域3。该元件有源区域3由在与存储单元栅极1j正交的方向彼此平行形成的多个元件分离区域4划分为多个。
在各选择栅极21j的各元件有源区域3上，设置了用于选择晶体管沟道部用的离子注入的开口部22。
在图11的平面图上，在以元件有源区域3和选择栅极21j的交点附近为中心，用虚线表示的开口部22中自对准地进行了离子注入。结果，选择栅极21j和存储单元栅极1j尽管以高密度稠密地配置，但是分别能自对准地形成不同沟道部分的杂质浓度。
各存储单元的源极和漏极通过元件有源区域3彼此串联。
这里，在多个例如16个存储单元栅极1的两端分别形成了两个一组的选择栅极21，构成了一个NAND串23。该NAND串23j的两端隔开与存储单元栅极1彼此的间隔F相同的间隔F，又形成了别的NAND串23j-1、23j+1。这里，在彼此相邻的NAND串23j-1、NAND串23j的元件有源区域3上形成了接触栓塞24。
这样，栅极长度在存储单元内都是一定的线和间隔，以相同的间隔配置。另外，选择栅极21的沟道长度微细化到与存储单元晶体管相同的尺寸。选择栅极21使用两个栅极，作为选择晶体管。
图12表示了图11的II-II线上的剖面。如图12所示，在半导体衬底10上设置了存储单元栅极1和选择栅极21。在存储单元栅极1和选择栅极21周围的半导体衬底10中设置了源漏间扩散层11。在各存储单元栅极1下的半导体衬底10中形成了沟道离子注入层12。另外，在选择栅极21下的半导体衬底10中，设置了通过开口部22注入的沟道离子注入层25。另外在NAND串23端部的选择栅极21的外侧的源漏间扩散层11上连接了接点24。
各存储单元栅极1在半导体衬底10上，隔着栅绝缘膜13形成了电荷存储层即成为浮栅的第一导电层14。在该第一导电层14上，隔着栅极间绝缘膜15形成了成为控制栅的第二导电层16。栅极间绝缘膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的层叠膜即ONO膜构成。
这里，选择栅极21在半导体衬底10上，隔着栅绝缘膜13形成了电荷存储层即成为浮栅的第一导电层14。在该第一导电层14上形成了栅极间绝缘膜15。在该栅极间绝缘膜15中设置了开口部22。在栅极间绝缘膜15和开口部22上形成了成为控制栅的第二导电层16。在该开口部22中嵌入了与第二导电层16相同材料的导电材料，成为电连接了第二导电层16和第一导电层14的连接部。栅极间绝缘膜15例如由氧化硅膜、氮化硅膜和氧化硅膜的层叠膜即ONO膜构成。
另外，在半导体衬底10中的源漏间扩散层11间的区域的表面附近，接触源漏间扩散层11形成了沟道离子注入层12。在半导体衬底10中的表面附近，在被源漏间扩散层11包围，并且至少包含开口部22的正下方的区域中形成了选择晶体管沟道扩散层25。
选择晶体管沟道扩散层25的杂质浓度比存储单元晶体管沟道扩散层12的浓度高，在半导体衬底10中的深度比存储单元晶体管沟道扩散层12还深。
这里，设置在选择栅极21下的栅极间绝缘膜15中的开口部22的尺寸为选择栅极21的长度的约一半左右的长度。
须指出的是，通过控制选择栅极21的开口部22的长度，能使选择晶体管沟道扩散层25的长度变化。
通过与存储单元晶体管独立地控制通过开口部22而注入选择栅极21下的离子注入的掺杂量，能自由地设定选择晶体管沟道扩散层25的浓度。
须指出的是，选择栅极21的沟道部的杂质浓度例如约为1017cm-3。
存储单元栅极1的高度与选择栅极21的高度相等。
在本发明的实施例的变形例1中，与实施例1同样，不仅NAND型闪存，而且对于AND型闪存等具有选择栅极的闪存单元，使选择栅极与存储单元为同样的栅极长度，以相同的间隔配置，就能实现光刻等微细加工容易的存储单元构造。
这样，选择栅极21能向第一导电层14供给电位，与一般的MOSFET同样地起作用，它的层叠栅极构造除了具有开口部22以外，与存储单元晶体管的组成、尺寸相同。
在本发明的实施例1的变形例1中，因为选择晶体管的沟道区域的杂质浓度设定为比存储单元晶体管的沟道区域的杂质浓度高，所以能使选择晶体管的阈值比存储单元晶体管的阈值大，能提供选择晶体管具有必要的截止特性(电流遮断特性)的非易失性半导体存储装置。
成为选择晶体管的浮栅的第一导电层14和成为选择栅极的第二导电层16通过设置在栅极间绝缘膜15中的开口部22连接。通过采用这样的结构的非易失性半导体存储装置，能提供一种非易失性半导体存储装置，包含具有必要的沟道离子浓度的选择晶体管；具有设定为低浓度的沟道浓度，并且数据写入特性、数据保持特性、对读出应力的耐性等存储单元晶体管的各种特性良好的存储单元晶体管。
下面，使用图12～图28，说明本发明的实施例1的变形例1的非易失性半导体存储装置的制造方法。图12～图28相当于图11中的II-II线上的部分或全体的截面。
(a)首先，在由p型硅构成的半导体衬底10上形成牺牲氧化硅膜30。接着，根据情形，形成p型阱或n型阱和p型阱的二重阱，并有源化。接着，当在半导体衬底10或其上形成了阱的区域中，形成n型晶体管时，为了沟道控制，向存储单元晶体管和选择晶体管双方同时进行相同的B(硼)等p型杂质的沟道离子注入，如图13所示，在半导体衬底10的表面附近形成沟道离子注入层12。
(b)接着，剥离为了离子注入而形成的牺牲氧化硅膜30，形成栅绝缘膜13。然后，作为浮栅电极用的栅电极材料，淀积例如多晶硅，形成成为浮栅的第一导电层14。为了使该多晶硅具有导电性，使用预先掺杂了例如P(磷)的材料。另外，或者用离子注入，离子注入P。接着，如图14所示，在成为浮栅的第一导电层14上淀积用于加工元件分离区域4的掩模材料31的例如氮化硅膜(Si3N4)。
(c)接着，如图15所示，除去氮化硅膜即掩模材料31。如图16所示，在露出的表面上例如用ONO膜淀积栅极间绝缘膜15。然后，如图17所示，在淀积的栅极间绝缘膜15之上，淀积多晶硅以及其他掩模材料例如氧化硅膜作为掩模材料32。
(d)如图18所示，通过光刻对存储单元组件的选择晶体管的沟道预定区域的一部分进行构图，在掩模材料32上淀积光刻胶33，设置开口部34。
(e)如图19所示，蚀刻光刻胶33的开口部34的正下方的掩模材料32，形成开口。在该掩模材料32的构图时，以半导体装置制造技术的各代中的最小加工尺寸进行加工的方法加工。一般，使用最高性能的高价的微细加工技术。因此，对于设置在掩模材料32上的开口部34，对准偏差抑制在最小限度。
(f)接着，如图20所示，除去光刻胶33，在成为选择晶体管的沟道区域的半导体衬底10上，通过栅极间绝缘膜15、成为浮栅的第一导电层14、栅绝缘膜13进行离子注入，形成选择晶体管沟道扩散层25。这时的离子注入种类通常使用B(硼)。可是，如果是表面沟道型pMOS，也可以是P(磷)。这时，在存储单元晶体管区域具有掩模材料32，在离子注入的离子种类变为在掩模材料32中衰减的膜厚结构的同时，该离子注入的加速能量调整为超过电荷存储层14到达半导体衬底10的能量。在这里不残留光刻胶33地进行离子注入，但也可以保留光刻胶33原样地进行离子注入，之后除去光刻胶33。
(g)接着，如图21所示，蚀刻开口部34下的栅极间绝缘膜15，形成开口。这里，形成选择晶体管沟道扩散层25的离子注入可以在栅极间绝缘膜15并形成开口后进行。另外，如果残留着栅极间绝缘膜15进行离子注入，则能防止对由多晶硅层构成的第一导体膜14的表面的污染，能把栅极间绝缘膜15作为保护膜利用。
(h)接着，如图22所示，剥离掩模材料32。接着，作为控制栅电极材料16，淀积多晶硅和金属硅化物，例如WSi(硅化钨)等。这里，控制栅材料可以只淀积例如多晶硅。这时，淀积多晶硅，进行栅极加工后，使用自对准的硅化物(SalicideSelf-Aligned Silicide自对准的硅化物形成技术)方法，能形成使用硅化物的电极。
(i)接着，如图23所示，用光刻对栅电极区域形成图案，蚀刻加工层叠栅极构造，以同一栅极长度、同一间隔形成由电荷存储层14、栅极间绝缘膜15、控制栅16构成的存储单元晶体管栅极和由电荷存储层14、栅极间绝缘膜15、控制栅16构成的选择晶体管栅极。这时的蚀刻加工使用RIE。这里，对各存储单元组件，在存储单元的端部形成了一对的两个选择栅极21。
(j)接着，如图24所示，以层叠栅极构造即存储单元栅极1的控制栅16的电极以及选择栅极21的控制栅16的电极为掩模，在半导体衬底10中离子注入杂质，形成源漏间扩散层11。为了使成为浮栅的第一导电层和控制栅16短路，如果在对选择晶体管的栅极间绝缘膜15开口后进行离子注入，则不用追加光刻步骤，就能得到实施例1的变形例1的构造。在该制造方法中，采用了局部除去分离电荷存储层14和控制栅16的栅极间绝缘膜15的方法。该方法适用于存储单元组件内的选择栅极21。虽然，该方法是用于取得对电荷存储层14的接触的方法，但是在该制造步骤途中，当满足以下的条件时，能超越成为浮栅的第一导电层，只对选择栅极21的沟道部进行离子注入。
即在存储单元栅极1中，通过该离子注入，杂质在掩模材料中衰减，不到达电荷存储层14，另外，在选择栅极21上，超越电荷存储层14和栅绝缘膜13而离子注入的杂质被注入半导体衬底10中，在存储单元栅极1和选择栅极21中形成不同的杂质浓度的沟道区域，则形成各自的沟道部，分别满足了存储单元栅极1的特性和选择栅极21的特性，不用追加新的光刻步骤，并且通过自对准步骤能实现各自特性的提高。
进行向选择栅极21的自对准的沟道离子注入，就能无对位偏移地形成选择栅极21的沟道杂质。
这里，在具有位线一侧选择栅线SGD1的第一位线一侧选择晶体管和具有源线一侧选择栅线SGS1的第一源线一侧选择晶体管的阈值电压控制用的离子注入的掩模对准精度中能取得余量。假设离子注入的掩模对准偏差，即使具有位线一侧选择栅线SGD1的第一位线一侧选择晶体管和具有源线一侧选择栅线SGS1的第一源线一侧选择晶体管的阈值电压比具有位线一侧选择栅线SGD2的第二位线一侧选择晶体管和具有源线一侧选择栅线SGS2的第二源线一侧选择晶体管的阈值电压低，因为位线一侧和源线一侧分别至少有两个选择晶体管，所以不会发生漏电流耐性的问题。结果，没必要增大位线一侧选择栅线SGD1和与它相邻的控制栅线WL1以及源线一侧选择栅线SGS1和与它相邻的控制栅WL32之间的间隔，能缩小为与控制栅间的间隔相同。
用所述制造方法，能使选择晶体管和存储单元晶体管自对准地独立形成不同的沟道杂质浓度。
这样，自对准地形成了存储单元的选择晶体管的沟道部的一部分的杂质浓度和存储单元部的沟道部的杂质浓度不同的各晶体管。这里，在选择晶体管中，在电荷存储部14下的栅绝缘膜13中残留了进行沟道离子注入时的通过离子的一部分。该残留的区域成为包含设置在电荷存储部14上的栅极间绝缘膜15中的开口部22的形状的正下方的周边区域。
根据实施例1的变形例1，不通过存储单元晶体管的栅绝缘膜13进行沟道离子注入，不会引起具有浮栅的构造的非易失性半导体存储装置的特性恶化。
须指出的是，实施例1的变形例1可以是n型晶体管，也可以是p型晶体管，另外，作为用于存储单元晶体管和选择晶体管的沟道控制而离子注入的杂质离子种类，可以是B(硼)，可以是P(磷)。
这样，在实施例1的变形例1中，以存储单元晶体管为掩模，设置与选择晶体管的沟道区域对应的掩模材料32的高精度的开口部34，利用该开口部34对沟道区域进行离子注入，在不发生对准偏差的前提下，进行了离子注入。
另外，存储单元晶体管在栅电极的第一导电层14和第二导电层16之间的栅极间绝缘膜15无开口的状态下，对选择晶体管进行了离子注入，所以与选择晶体管的沟道浓度独立地设定了存储单元晶体管的沟道区域的浓度。
(实施例1的变形例2)在变形例2的非易失性半导体存储装置的构造中，把图12所示的非易失性半导体存储装置的构造按图24所示变形，在与一对两个选择选择栅极21中的一方即远离存储单元栅极1的一方的选择栅极21的栅极间绝缘膜15的开口部22对应的半导体衬底10中，形成高浓度的沟道离子注入区域25，能提高截止特性。这里，在与存储单元栅极1相邻的选择栅极21的下方形成了与存储单元栅极1相同的沟道离子注入区域12。
须指出的是，在一个NAND串23中，在源极一侧、漏极一侧分别设置了各两个选择栅极21，但是在源极一侧、漏极一侧的双方或一方中，与存储单元栅极1相邻的选择栅极21下的沟道离子注入区域的杂质浓度、深度能设定为与存储单元栅极1的沟道离子注入区域的杂质浓度、深度相等。
该变形例的制造方法在实施例1的制造方法中，在图24所示的步骤后，在选择栅极21下不进行离子注入的选择栅极形成预定区域由光刻胶覆盖，只对选择栅极21下进行离子注入的选择栅极，在半导体衬底10中形成高浓度的沟道离子注入区域25。
这样，一边采用了图12所示的栅构造，在选择晶体管的与存储单元晶体管相邻的一侧，以光刻胶(图中未显示)为掩模，进行沟道离子注入，沟道离子注入区域的浓度和深度比远离存储单元晶体管的选择晶体管的低、浅，能使选择晶体管彼此的截止特性不同。
即与存储单元晶体管相邻的选择栅极21的沟道离子注入区域的浓度、深度与存储单元栅极1的沟道离子注入区域的浓度、深度相等。而远离存储单元晶体管一侧的选择栅极21的沟道离子注入区域的浓度、深度比存储单元栅极的沟道离子注入区域的浓度、深度高、深。
这时，能使离存储单元栅极1远的一方的截止特性强，能把对离存储单元栅极1近的一侧的杂质扩散的影响抑制在很低。通过采用这样的结构，能防止沟道杂质向与选择栅极21相邻的存储单元晶体管的渗出。
(实施例1的变形例3)在变形例3的非易失性半导体存储装置的构造中，把图12所示的非易失性半导体存储装置的构造按图25所示变形，在与一对两个选择选择栅极21中的一方即与存储单元栅极1相邻的选择栅极21的栅极间绝缘膜15的开口部22对应的半导体衬底10中，形成高浓度的沟道离子注入区域25，能提高截止特性。这里，在远离存储单元栅极1相邻的选择栅极21的下方形成了与存储单元栅极1相同的沟道离子注入区域12。
须指出的是，在一个NAND串23中，在源极一侧、漏极一侧分别设置了各两个选择栅极21，但是在源极一侧、漏极一侧的双方或一方中，远离存储单元栅极1的选择栅极21下的沟道离子注入区域的杂质浓度、深度能设定为与存储单元栅极1的沟道离子注入区域的杂质浓度、深度相等。
该变形例3的制造方法在实施例1的制造方法中，在图19所示的步骤后，在选择栅极21下不进行离子注入的选择栅极形成预定区域由光刻胶33覆盖，只对选择栅极21下进行离子注入的选择栅极，在半导体衬底10中形成高浓度的沟道离子注入区域25。
这样，一边采用了图12所示的栅构造，一边在选择晶体管的离开存储单元晶体管的一侧，以光刻胶(图中未显示)为掩模，进行沟道离子注入，沟道离子注入区域的浓度和深度比与存储单元晶体管相邻的选择晶体管的低、浅，能使选择晶体管彼此的截止特性不同。
即远离存储单元晶体管的选择栅极21的沟道离子注入区域的浓度、深度与存储单元栅极1的沟道离子注入区域的浓度、深度相等。而与存储单元晶体管相邻的选择栅极21的沟道离子注入区域的浓度、深度比存储单元栅极1的沟道离子注入区域的浓度、深度更高、更深。
这时，使靠近存储单元一方的截止特性强。
须指出的是，对于具有选择栅极的非易失性半导体存储装置，能应用各实施例。对于外围电路中的晶体管也能应用各实施例。
另外，不局限于非易失性半导体存储装置，对具有非易失性半导体存储装置的存储器混载的半导体装置也能应用各实施例。
(实施例1的变形例4)如图26～图28所示，代替图18～图20的步骤，设定宽的开口部34，实施对选择晶体管的沟道预定区域的离子注入，能形成宽的选择晶体管沟道扩散层25。图26～图28所示的步骤与图18～图20所示的步骤相比，在微细加工的加工精度上有余量。
即如图26所示，用光刻对存储单元组件的选择晶体管的沟道预定区域的一部分进行构图，在掩模材料32上淀积光刻胶33，设置开口部34。这里，表示了设置了一个宽的开口部34的状态。
接着，如图27所示，蚀刻光刻胶33的开口部34正下方的掩模材料32，形成开口。
在该掩模材料的构图时，用能加工半导体装置制造技术的各代中的最小加工尺寸的方法进行加工。一般使用最高性能的高价的微细加工技术。因此，把对设置在掩模材料上的开口部的对准偏差抑制在最小。
接着，如图28所示，除去光刻胶33，对成为选择晶体管的沟道区域的半导体衬底10，通过栅极间绝缘膜15、浮栅电极层14、栅绝缘膜13进行离子注入，形成选择晶体管沟道扩散层25。这时的注入离子种类通常使用B(硼)。可是，如果是表面沟道型pMOS，则也可以是P(磷)。
这时，在存储单元晶体管区域具有掩模材料32，在变为离子注入的种类在掩模材料32中衰减的膜厚结构的同时，该离子注入的加速能量调整为超越电荷存储层，到达半导体衬底10的能量。
这里，不残留光刻胶33进行了离子注入，但是也可以保留光刻胶33进行离子注入，然后除去光刻胶33。
根据本发明的实施例1和变形例1～4，能提供使晶体管的截止特性提高的微细的非易失性半导体存储装置及其制造方法。
(实施例1的变形例5)作为本发明的实施例1的变形例5的非易失性半导体存储装置，如图29所示，64兆位的NAND型闪存的模式的电路结构在NAND串的位线一侧分别具有两条选择栅线SSL1、SSL2，在源极一侧分别具有两条选择栅线GSL1、GSL2。在图29中，配置了由NAND型存储单元阵列构成的块0、块1…块1023，在周边配置了顶页缓存器290、底页缓存器291、左行解码器/充电泵292、右行解码器/充电泵293。另外，在图29中，对于选择栅线SSL1、SSL2、GSL1、GSL2，平行配置了字线WL0、WL1、WL2、…、WL14、WL15，与这些字线正交，配置了位线BL0、BL1、…、BL4223。
(实施例1的变形例6)作为本发明的实施例1的变形例6的非易失性半导体存储装置，如图30所示，AND型闪存的模式电路结构在AND型闪存单元阵列的源极一侧分别具有两个选择栅线SGS1、SGS2，在位线一侧分别具有两条选择栅线SGD1、SGD2。在图30中，在AND型存储单元阵列的周边，配置了底页缓存器302、字线驱动器300、选择栅控制电路301。另外，在AND型闪存单元阵列中，与位线BL0、BL1、…BL4223正交，配置了字线WL0、WL1…，WL15，在各字线上连接了存储单元。在图30中，以虚线表示的区域303表示AND型存储单元元件。
AND型的名称是因为连接方式是与NOR型相同的并联，逻辑方式与NOR型颠倒。AND型闪存的组件由以下部分构成并列插入子位线SUD和子源线SUS之间的，例如当64兆位AND型闪存时，128个单位单元；把子位线SUD连接位线的位线一侧选择晶体管SGD1、SGD2；把子源线SUS连接源线CS的源线一侧选择晶体管SGS1、SGS2。该存储单元阵列的特征在于采用了位线BL0、BL1、…、BL4223、源线CS的布线分级化，用扩散层形成了子位线SUD、子源线SUS的虚拟无接触的构造。
图31A是在AND型存储单元中，用于说明写入动作的模式剖视构造图。
在图31A中，在写入动作时，连接了源极区域101的源极端子105为开放状态，在连接了漏极区域102的漏极端子106外加了3V，在连接了控制栅104的控制栅端子107外加了-9V，在连接衬底100的后偏压端子108外加了0V。在写入动作时，从浮栅103漏极区域102沟道注入了电子。
在图31B中，在擦除动作时，在源极端子105外加了0V，在漏极端子106外加了0V，在连接了控制栅104的控制栅端子107外加了+13V，在连接衬底100的后偏压端子108外加了0V。在擦除动作时，电子从衬底100向浮栅103注入。用FN(Fowler-Nordheim)沟道电流进行向存储单元的写入/擦除。如图31A所示，通过使用FN沟道电流，向漏极区域102一侧拔出浮栅103的电子，进行了存储单元的写入。如图31B所示，擦除动作是从衬底100向浮栅103用全面的FN沟道电流注入。
(实施例1的变形例7)分割位线(Divided Bit LineDI)NOR型闪存同时具有与NAND型闪存相同，以单一电源工作，并且改写速度为高速，存储单元尺寸小的特长；和NOR型闪存的随机存取为高速的特长。存储阵列内的位线和子位线SUD为分级构造，DINOR型闪存的组件与AND型闪存的组件几乎相等。存储单元与与NOR型或NAND型的存储单元相同，为层叠栅型，存储单元的漏极并联在由多晶硅形成的子位线SUD上。例如，当16兆位DINOR型闪存时，在副位线上连接了64个存储单元。通过由多晶硅和扩散层的嵌入接触形成了与存储单元的连接，实现了存储单元尺寸的缩小。对存储单元的写入/擦除机构与AND型闪存的写入/擦除机构相同，用FN(Fowler-Nordheim)沟道电流进行。通过使用FN沟道电流，向漏极一侧拔出浮栅的电子，进行了存储单元的写入。擦除动作是从衬底向浮栅用沟道全面的FN沟道电流注入。
作为本发明的实施例1的变形例7的非易失性半导体存储装置，如图32所示，DINOR型闪存的模式电路结构在DINOR型闪存单元阵列中，以分级构造形成位线BL0、BL1、…BL2047和子位线SUD，分别通过选择栅线SGL01、SGL02、选择栅线SGL11、SGL12连接了位线和子位线SUD之间。即在底页一侧，分别具有两条选择栅线SGL11、SGL12，在顶页一侧，分别具有两条选择栅线SGL01、SGL02。在图32中，在DINOR型闪存单元阵列的周边，配置了底页缓存器312、字线驱动器310、选择栅控制电路311。另外，在DINOR型闪存单元阵列中，与BL0、BL1、…BL2047正交配置了字线WL0、WL1、…WL63，在各字线上连接了存储单元。另外，公共电连接了各存储单元的源极区域，公共连接在源线SL上。在图32中，用虚线包围的区域313表示DINOR型闪存单元组件。须指出的是，在图32中，黑圈●表示扩散层区域，白圈○表示接触区域。
(实施例2)
在本发明的实施例2中，把选择栅极分离为两个，提高了存储单元栅极和位线、或和源线间的分离特性。与本发明的实施例1不同，把选择栅极以给定的间隔短路，付与同一电位，使选择栅线上传播的信号延迟减少。
图33表示了本发明的NAND型闪存单元组件配置为矩阵状的存储单元阵列。对于BL1、BL2、…BL128正交配置了字线WL1、WL2、…WL32，公共电连接了源线CS。两条位线一侧选择栅线SGD1、SGD2、两条源线一侧选择栅线SGS1、SGS2分别每隔64条位线短路，变为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例1)图34表示了第二位线一侧选择栅线SGD2的栅极长度为W2，其他的第一位线一侧选择栅线SGD1、第一源线一侧选择栅线SGS1、第二源线一侧选择栅线SGS2、各存储单元栅极1的控制栅(字线)WL1、WL2…W32的栅极长度为W1，W1＜W2，W2比W1粗的例子。在图34中，两条位线一侧选择栅线SGD1、SGD2、两条源线一侧选择栅线SGS1、SGS2分别每隔64条位线短路，成为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例2)图35表示了第二源线一侧选择栅线SGS2的栅极长度为W2，其他的第一源线一侧选择栅线SGS1、第一位线一侧选择栅线SGD1、第二源线一侧选择栅线SGS2、各存储单元栅极1的控制栅(字线)WL1、WL2…W32的栅极长度为W1，W1＜W2，W2比W1粗的例子。在图35中，两条位线一侧选择栅线SGD1、SGD2、两条源线一侧选择栅线SGS1、SGS2分别每隔64条位线短路，成为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例3)
图36表示了第二位线一侧选择栅线SGD2和第二源线一侧选择栅线SGS2的栅极长度为W2，第一位线一侧选择栅线SGD1、第一源线一侧选择栅线SGS1、各存储单元栅极1的控制栅(字线)WL1、WL2…W32的栅极长度为W1，W1＜W2，W2比W1粗的例子。在图36中，两条位线一侧选择栅线SGD1、SGD2、两条源线一侧选择栅线SGS1、SGS2分别每隔64条位线短路，成为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例4)图37表示了把位线一侧选择栅线分离为SGD1、SGD2，源线一侧选择栅线为SGS的例子。表示了源线一侧选择栅线SGS的栅极长度为W3，位线一侧选择栅线SGD1、SGD2、各存储单元栅极1的控制栅(字线)WL1、WL2、…W L32的栅极长度为W1，W1＜W3，W3比W1粗的例子。源线一侧选择栅线SGS和相邻的存储单元栅极1j的间隔距离为XF，设定为XF＞F。在图37中，两条位线一侧选择栅线SGD1、SGD2每隔64条位线短路，成为位线一侧选择栅线SGD。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例5)图38表示了把源线一侧选择栅线SGS分离为SGS1、SGS2，位线一侧选择栅线为SGD的例子。表示了位线一侧选择栅线SGD的栅极长度为W3，源线一侧选择栅线SGS1、SGS2、各存储单元栅极1j的控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W3，W3比W1粗的例子。位线一侧选择栅线SGD和相邻的存储单元栅极1j的间隔距离为XF，设定为XF＞F。在图38中，两条源线一侧选择栅线SGS1、SGS2每隔64条位线短路，成为源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。
(实施例2的变形例6)图39表示了本发明的实施例2的变形例2的非易失性半导体存储装置，即用AND型闪存构成的例子的电路结构图。在AND型闪存单元组件中表示了实施本发明的例子。位线一侧选择栅线ST11、ST12、源线一侧选择栅线ST21、ST22在各任意的位线短路，分别成为一条位线一侧选择栅线1、一条源线一侧选择栅线。与位线BL1、BL2、…BLn正交配置了字线WL1、WL2、…WLm。在图39中，用虚线包围的区域303表示AND型存储单元组件。公共电连接了源线CS。AND型存储单元组件303由并列插入子位线SUD和子源线SUS之间的存储单元、把子位线SUD连接位线的位线一侧选择晶体管ST11、ST12、把子源线SUS连接源线CS的源线一侧选择晶体管ST21、ST22构成。该存储单元阵列的特征在于采用了位线BL0、BL1、…BLn、源线CS的布线分级化，用扩散层形成子位线SUD、子源线SUS的虚拟非接触的构造。
(实施例2的变形例7)作为本发明的实施例2的变形例2的非易失性半导体存储装置，如图40所示，DINOR型闪存的模式电路结构是以分级构造形成位线BL0、BL1、…BL2047和子位线SUD，分别通过选择栅线SGL01、SGL02、选择栅线SGL11、SGL12连接位线和子位线SUD之间。即在底页一侧，分别具有两条选择栅线SGL11、SGL12，在顶页一侧分别具有两条选择栅线SGL01、SGL02。两条选择栅线SGL01、SGL02在任意的位线短路，成为一条选择栅线SGL0。另外，两条选择栅线SGL11、SGL12在任意的位线短路，成为一条选择栅线SGL1。另外，在DINOR型存储单元阵列中，与位线BL0、BL1、…BL2047正交配置了字线WL1、WL2、…WL63，在各字线上连接了存储单元。公共电连接了各存储单元的源极区域，公共连接在源线SL上。在图40中，用虚线包围的区域313表示了DINOR型存储单元组件。另外，黑圈●表示扩散层区域，白圈○表示接触区域。
(实施例2的变形例8)作为本发明的实施例2的变形例3的非易失性半导体存储装置，如图41所示，64兆位NAND型闪存的模式电路结构在NAND串的位线一侧分别具有两条选择栅线SSL1、SSL2，在源极一侧分别具有两条选择栅线GSL1、GSL2。在图41中，配置了由NAND型存储单元阵列构成的块0、块1、…块1023，在周边配置了顶页缓存器290、底页缓存器291、左行解码器/充电泵292、右行解码器/充电泵293。另外，在图41中，对于选择栅线SSL1、SSL2、GSL1、GSL2，平行配置了字线WL0、WL1、WL2、…、WL15，与这些字线正交，配置了位线BL0、BL1、…、BL4223。图41的特征在于选择栅线SSL1、SSL2短路，另外，选择栅线GSL1、GSL2短路。
根据本发明的实施例2，使选择晶体管的栅极分离为第一选择晶体管和第二选择晶体管，通过至少使与控制栅(字线)相邻的第一选择晶体管的栅极长度和栅极间的间隔与控制栅的栅极长度和栅极间的间隔一致，防止栅极加工时的周期图案的破坏控制栅的栅极长度的加工偏移和光刻胶的倒下，提高了可靠性。
通过分离选择晶体管，没必要使选择晶体管和相邻的控制栅之间的间隔以及用于提高穿通耐压的选择晶体管的栅极长度比控制栅长，结果能缩小芯片尺寸，不但提高了工艺性和可靠性，还能实现低成本化。而且，设计标准越微细化，本发明的效果就变得越显著。
因此，根据本发明的实施例2，能提供可靠性高的低成本的半导体存储装置。
(实施例3)在本发明的实施例3中，把选择栅极分为三个，提高了存储单元栅极和位线DQ或与源线间的分离特性。在可以对选择栅极提供不同的信号电位的点上与本发明的实施例1同样。或者，以给定的间隔短路，使选择栅线上传播的信号的延迟减少的点上与本发明的实施例2同样。
图42表示了本发明的实施例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。本发明的NAND型闪存单元组件配置为矩阵状的存储单元阵列。三条位线一侧选择栅线SGD1、SGD2、SGD3、三条源线一侧选择栅线SGS1、SGS2、SGS3分别每隔64条位线短路，成为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也有效。图42表示了第三位线一侧选择栅线SGD3的栅极长度为W2，第一位线一侧选择栅线SGD1、第二位线一侧选择栅线SGD2、第一源线一侧选择栅线SGS1、第二源线一侧选择栅线SGS2、第三源线一侧选择栅线SGS3、控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W2，W2比WL1粗的例子。须指出的是，三条位线一侧选择栅线SGD1、SGD2、SGD3电分离，可以被提供不同的信号电位。同样，三条源线一侧选择栅线SGS1、SGS2、SGS3也是电分离，可以被提供不同的信号电位。
图43是把图42所示的平面图在NAND串5j、5j+1、…方向扩展，说明位线方向的折返图案结构的平面图。第一存储单元群11a具有与漏极一侧相邻的第一选择栅极群21a、21b、21c和与源极一侧相邻的第二选择栅极群22a、22b、22c。第二存储单元栅极群12b具有与源极一侧相邻的第三选择栅极群23a、23b、23c和与漏极一侧相邻的第四选择栅极群24a、24b、24c。这样，根据以漏极一侧位线DQ或源极一侧源线CS为中心折返的图案结构配置了NAND串5j。三条位线一侧选择栅线SGD1、SGD2、SGD3短路，但是省略了描述。另外，源线一侧选择栅线SGS1、SGS2、SGS3也短路，但是省略了描述。或者，如上所述，可以对三条位线一侧选择栅线SGD1、SGD2、SGD3、三条源线一侧选择栅线SGS1、SGS2、SGS3提供不同的电位。
(实施例3的变形例1)图44表示了本发明的实施例3的变形例1的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
三条位线一侧选择栅线SGD1、SGD2、SGD3、三条源线一侧选择栅线SGS1、SGS2、SGS3分别每隔64条位线短路，成为位线一侧选择栅线SGD、源线一侧选择栅线SGS。即使短路的频率不同，本发明也是有效的。图44表示了第三源线一侧选择栅线SGS3栅极长度为W2，第一源线一侧选择栅线SGS1、第二源线一侧选择栅线SGS2、第一位线一侧选择栅线SGD1、第二位线一侧选择栅线SGD2、第三位线一侧选择栅线SGD3、控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W2，W2比W1粗的例子。或者，如上所述，可以对三条位线一侧选择栅线SGD1、SGD2、SGD3、三条源线一侧选择栅线SGS1、SGS2、SGS3提供彼此不同的电位。
(实施例3的变形例2)图45表示了本发明的实施例3的变形例2的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。
图45表示了第三位线一侧选择栅线SGD3和第三源线一侧选择栅线SGS3的栅极长度为W2，第一位线一侧选择栅线SGD1、第二位线一侧选择栅线SGD2、第一源线一侧选择栅线SGS1、第二源线一侧选择栅线SGS2、控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W2，W2比W1粗的例子。三条位线一侧选择栅线SGD1、SGD2、SGD3分别每隔64条位线短路，另外，三条源线一侧选择栅线SGS1、SGS2、SGS3分别每隔64条位线短路。即使短路的频率不同，本发明也是有效的。或者，如上所述，可以对三条位线一侧选择栅线SGD1、SGD2、SGD3、三条源线一侧选择栅线SGS1、SGS2、SGS3提供彼此不同的电位。
(实施例3的变形例3)图46表示了本发明的实施例3的变形例3的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。图46表示了位线一侧选择栅线分离为SGD1、SGD2、SGD3等三条，源线一侧选择栅线为SGS的例子。表示了源线一侧选择栅线SGS的栅极长度为W3，位线一侧选择栅线SGD1、SGD2、SGD3、各存储单元栅极1j的控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W3，W3比W1粗的例子。源线一侧选择栅线SGS与相邻的存储单元栅极1j的间隔距离为XF，设定为XF＞F。在图46中，三条位线一侧选择栅线SGD1、SGD2、SGD3分别每隔64条位线短路，成为位线一侧选择栅线SGD。须指出的是，如上所述，可以对三条位线一侧选择栅线SGD1、SGD2、SGD3分别提供不同的信号电位。
(实施例3的变形例4)
图47表示了本发明的实施例3的变形例4的非易失性半导体存储装置，即由NAND型闪存构成的例子的平面图。图47表示了源线一侧选择栅线分离为SGS1、SGS2、SGS3等三条，位线一侧选择栅线为SGD的例子。表示了位线一侧选择栅线SGD的栅极长度为W3，源线一侧选择栅线SGS1、SGS2、SGS3各存储单元栅极1的控制栅(字线)WL1、WL2、…WL32的栅极长度为W1，W1＜W3，W3比W1粗的例子。位线一侧选择栅线SGD与相邻的存储单元栅极1j的间隔距离为XF，设定为XF＞F。在图47中，三条源线一侧选择栅线SGS1、SGS2、SGS3分别每隔64条位线短路，成为源线一侧选择栅线SGS。即使短路的频率不同，本发明也有效。另外，对三条源线一侧选择栅线SGS1、SGS2、SGS3可以分别提供不同的信号电位。
(实施例3的变形例5)图48表示了本发明的实施例3的变形例5的非易失性半导体存储装置，即由AND型闪存构成的例子的平面图。如图48所示，位线一侧选择栅极分离为位线一侧选择栅线ST11、ST12、ST13等三条。另外，源线一侧选择栅极也分离为源线一侧选择栅线ST21、ST22、ST23。如图30所示，对这些选择栅极可以从选择栅控制电路301提供不同的信号的事实与本发明的实施例1是同样的。或者，以给定的间隔短路，使选择栅线上传播的信号延迟变小与本发明实施例2是同样的。在图48中，与位线BL1、BL2、…BLn正交配置了字线WL1、WL2、…WLm。由虚线包围的区域303表示了AND型存储单元组件。公共电连接了源线CS。AND型存储单元组件303由并列插入子位线SUD和子源线SUS之间的存储单元、把子位线SUD连接位线的位线一侧选择栅线ST11、ST12、ST13、把子源线SUS连接源线CS的源线一侧选择栅线ST21、ST22、ST23构成。该存储单元阵列的特征在于采用了位线BL0、BL1、…BLn、源线CS的布线分级化，用扩散层形成子位线SUD、子源线SUS的虚拟非接触的构造。
(实施例3的变形例6)
图49表示了本发明的实施例3的变形例6的非易失性半导体存储装置，即由DINOR型闪存构成的例子的平面图。如图49所示，以分级构造形成位线BL0、BL1、…BL2047和子位线SUD，分别通过选择栅线SGL01、SGL02、SGL03、选择栅线SGL11、SGL12、SGL13连接了位线和子位线SUD之间。即在底页一侧，分别具有三条选择栅线SGL11、SGL12、SGL13，在顶页一侧，分别具有三条选择栅线SGL01、SGL02、SGL03。位线一侧选择栅极分离为SGL01、SGL02、SGL03等三条。另外，源线一侧选择栅极也分离为选择栅线SGL11、SGL12、SGL13等三条。如图30所示，对这些选择栅极可以从选择栅控制电路301提供不同的信号的事实与本发明的实施例1是同样的。或者，以给定的间隔短路，使选择栅线上传播的信号延迟变小与本发明实施例2是同样的。另外，在DINOR性存储单元阵列中，与位线BL0、BL1、…BL2047正交配置了字线WL1、WL2、…WL63，在各字线上连接了存储单元。公共电连接了各存储单元的源极区域，公共连接在源线SL上。在图48中，用虚线包围的区域313表示了DINOR型存储单元组件。另外，黑圈●表示扩散层区域，白圈○表示接触区域。
(实施例3的变形例7)图50表示了本发明的实施例3的变形例7的非易失性半导体存储装置，即由64兆位NAND型闪存构成的例子的电路结构图。如图50所示，位线一侧选择栅极分离为位线一侧选择栅线SSL1、SSL2、SSL3。另外，源线一侧选择栅极也分离为源线一侧选择栅线GSL1、GSL2、GSL3。对这些选择栅极可以从选择栅控制电路提供不同的信号的事实与本发明的实施例1是同样的。或者，以给定的间隔短路，在选择栅线上传播的信号延迟变小的点上与本发明的实施例2是同样的。在图50的电路结构例中，通过列选择晶体管的工作，提供了同一电位。在图54中，配置了由NAND型存储单元阵列构成的块0、块1、…块1023，在周边配置了顶页缓存器290、底页缓存器291、左行解码器/充电泵292、右行解码器/充电泵293。另外，在图50中，对于位线一侧选择栅线SSL1、SSL2、SSL3、源线一侧选择栅线GSL1、GSL2、GSL3，平行配置了字线WL0、WL1、WL2、…、WL15，与这些字线正交，配置了位线BL0、BL1、…、BL4223。图50的特征在于位线一侧选择栅线SSL1、SSL2、SSL3短路，另外，源线一侧选择栅线GSL1、GSL2、GSL3短路。
根据本发明的实施例3，使选择晶体管的栅极分离为第一选择晶体管、第二选择晶体管、第三选择晶体管，至少与控制栅(字线)相邻的第一选择晶体管的栅极长度和栅极间的间隔与控制栅的栅极长度和栅极间的间隔一致，防止了栅极加工时的周期图案的破坏导致的控制栅的栅极长度的加工偏移和光刻胶的倒下，提高了可靠性。
通过分离选择晶体管，没必要使选择晶体管和相邻的控制栅之间的间隔以及用于提高穿通耐压的选择晶体管的栅极长度比控制栅长，结果能缩小芯片尺寸，不但提高了工艺性和可靠性，还能实现低成本化。而且，设计标准越微细化，本发明的效果就变得越显著。
因此，根据本发明的实施例3，能提供可靠性高的低成本的半导体存储装置。
(实施例4)本发明的实施例的非易失性半导体存储装置的动作模式大致分为三中。分别称作页模式、字节模式、具有ROM区域的EEPROM模式。
如图51所示，页模式是指把闪存单元阵列601内的字线604上存在的存储单元列606统一通过位线603，在读出放大器602内作为存储单元列605读出，或者进行统一从读出放大器602写入的动作。即以页单位进行读出，写入。在图51中，在字线604和位线603的交叉部分配置了存储单元607。
而如图52所示，字节模式是指把闪存单元阵列601内的字线604上存在的存储单元列608，以字节单位在读出放大器602内作为存储单元613读出，或者以字节单位，从读出放大器602内的存储单元613对存储单元608进行写入动作。即在以字节单位进行读出、写入的点上与页模式不同。
而如图53所示，具有ROM区域的EEPROM模式是指把闪存单元阵列601内分割为闪存609部分和具有ROM区域的EEPROM610部分，系统地切换具有ROM区域的EEPROM610部分，使其工作，以页单位或字节单位读出闪存单元阵列601内的信息，进行称作改写的动作。图53表示了把闪存609内的同一字线上的存储单元列611以页单位，在具有ROM区域的EEPROM610一侧作为存储单元列612读出，或写入的例子。
图54表示了图53所示的本发明的实施例4的非易失性半导体存储装置系统中使用的具有ROM区域的EEPROM型闪存的模式电路结构图。图54所示的电路例在是3晶体管NAND单元结构的点上具有特征。即对于一个NAND存储单元配置两个开关用晶体管，构成了3晶体管/单元方式的NAND型存储单元阵列。CGL是控制栅线，SSL是源极一侧开关晶体管用的栅线，GSL表示漏极一侧开关晶体管用的栅线。在行方向的一块内，同一CGL线上的NAND型存储单元构成一页。在列方向配置了位线BL0、BL1、BL2、BL3、…BL1022、BL1023。使用这样的3晶体管/单元方式的NAND型存储单元，能实现图53所示的具有ROM区域的EEPROM模式的闪存单元阵列601。
在上述的本发明的实施例1～实施例3的非易失性半导体存储装置中，当然分别能通过页模式、字节模式和具有ROM区域的EEPROM模式工作。另外，在上述的本发明的实施例1～实施例3的非易失性半导体存储装置中，说明了NAND型闪存、AND型闪存、DINOR型闪存的例子，但是很明显，在这三种闪存的任意一种中，分别能实现页模式、字节模式以及EEPROM模式的工作模式。特别是，如后所述，当把闪存应用于存储卡或IC卡时，为了构成系统LSI，在推进单一芯片化的意义上，能使闪存系统地工作的具有ROM区域的EEPROM模式是重要的。
在本发明的实施例1～实施例3的非易失性半导体存储装置中，能有各种应用例。图55～图68表示了这些应用例的一些。
(应用例1)作为一个例子，包含半导体存储设备50的存储卡60具有图55所示的结构。在半导体存储设备50中，应用了本发明的实施例1～实施例3的非易失性半导体存储装置。如图55所示，存储卡60能从外部设备(图中未显示)接收给定的信号，或向外部设备(图中未显示)输出给定的信号。
对于内置了半导体存储设备50的存储卡60，连接了信号线DAT、命令行允许信号线CLE、地址线允许信号线ALE和准备完毕/忙信号线R/B。信号线DAT传输数据信号、地址信号或命令信号。命令行允许信号线CLE传达表示在信号线DAT上传输了命令信号的信号。地址线允许信号线ALE传达表示在信号线DAT上传输了地址信号的信号。准备完毕/忙信号线R/B传达表示半导体存储设备50是否准备完毕的信号。
(应用例2)如图56所示，存储卡60的别的具体例与图55的存储卡60的具体例不同，除了半导体存储设备50，还具有控制半导体存储设备50，并且在与外部设备之间收发给定的信号的控制器76。控制器76具有接口部件(I/F)71、72、微处理器(MPU)73、缓存器RAM74以及接口部件(I/F)72内包含的误差校正码部件(ECC)75。
接口部件(I/F)71与外部设备之间收发给定的信号，接口部件(I/F)72与半导体存储设备50之间收发给定的信号。微处理器(MPU)73把逻辑地址变换为物理地址。缓存器RAM74暂时存储数据。误差校正码部件(ECC)75产生误差校正码。
命令线号线CMD、时钟信号线CLK以及信号线DAT连接了存储卡60。能适当修正控制信号线的条数、信号线DAT的位宽度和控制器76的电路结构。
(应用例3)如图57所示，别的存储卡60的结构例是把接口部件(I/F)71、72、微处理器(MPU)73、缓存器RAM74、接口部件(I/F)72内包含的误差校正码部件(ECC)75以及半导体存储设备区域501都单一芯片化，实现了系统LSI芯片507。这样的系统LSI芯片507搭载在存储卡60内。
(应用例4)如图58所示，别的存储卡60的结构例是在微处理器(MPU)73内形成半导体存储设备区域501，实现存储器混载MPU502，再把接口部件(I/F)71、72、缓存器RAM74、接口部件(I/F)72内包含的误差校正码部件(ECC)75都单一芯片化，实现了系统LSI芯片506。这样的系统LSI芯片506搭载在存储卡60内。
(应用例5)如图58所示，别的存储卡60的结构例是代替图55或图56所示的半导体存储设备50，利用由NAND型闪存和字节型EEPROM构成的具有ROM区域的EEPROM模式的闪存503。
如图57所示，当然可以把具有ROM区域的EEPROM模式的闪存503与控制器76部分在同一芯片中形成，构成单一芯片化的系统LSI芯片507。另外，如图58所示，当然可以在微处理器(MPU)73内形成由具有ROM区域的EEPROM模式的闪存503构成的半导体存储区域，实现存储器混载MPU502，再把接口部件(I/F)71、72、缓存器RAM74、都单一芯片化，构成系统SI芯片506。
(应用例6)作为图56～图59所示的存储卡60的应用例，如图60所示，能设想存储卡固定器80。存储卡固定器80能容纳把本发明的实施例1～3中详细说明了的非易失性半导体存储装置作为半导体存储设备的存储卡60。存储卡固定器80连接了电子设备，能作为存储卡60与电子设备的接口工作。存储卡固定器80与图56～图59所示的存储卡60内的控制器76、微处理器(MPU)73、缓存器RAM74、误差校正码部件(ECC)75、把接口部件(I/F)71、72的多种功能一起，能执行各种功能。
(应用例7)下面参照图61说明别的应用例。图61表示了能收藏存储卡60或存储卡固定器80的连接装置90。在存储卡60或存储卡固定器80内，作为半导体存储设备50或半导体存储设备区域501、存储器混载MPU502、具有ROM区域的EEPROM模式的闪存503，都具有本发明的实施例1～3中详细说明的非易失性半导体存储装置。存储卡60或存储卡固定器80安装在连接装置90上，并且电连接。连接装置90通过连接线92和接口电路93，连接了具有CPU94和总线95的电路端口91。
(应用例8)下面参照图62说明别的应用例。在存储卡60或存储卡固定器80内，作为半导体存储设备50或半导体存储设备区域501、存储器混载MPU502、具有ROM区域的EEPROM模式的闪存503，都具有本发明的实施例1～3中详细说明的非易失性半导体存储装置。存储卡60或存储卡固定器80安装在连接装置90上，并且电连接。连接装置90通过连接线92连接个人电脑(PC)350。
(应用例9)下面参照图63说明别的应用例。在存储卡60 80内，作为半导体存储设备50或半导体存储设备区域501、存储器混载MPU502、具有ROM区域的EEPROM模式的闪存503，都具有本发明的实施例1～3中详细说明的非易失性半导体存储装置。图63表示了把这样的存储卡60应用于内置了存储卡固定器80数字相机650中的例子。
(应用例10)如图64和图65所示，本发明的实施例1～3的非易失性半导体存储装置的其他应用例构成了包含由半导体存储设备50、ROM410、RAM420、CPU430构成的MPU400和平面终端600的IC(InterfacecircuitIC)卡500。CPU(中央处理器)430包含演算部431和控制部432。控制部432结合了半导体存储设备50、ROM410、RAM420。MPU400封装在IC卡500的一方的表面上，平面终端600最好形成在IC卡500的另一表面上。在图65中，对于半导体存储设备50或ROM410，能应用本发明的实施例1～3中详细说明了的非易失性半导体存储装置。另外，非易失性半导体存储装置的动作上可以是页模式、字节模式以及虚拟EEPROM模式。
(应用例11)如图66所示，别的IC卡500的结构例是把ROM410、RAM420、CPU430、半导体存储设备区域501都单一芯片化，构成系统LSI508。这样的系统LSI508内置在IC卡500内。在图66中，对于半导体存储设备区域501和ROM410能应用本发明的实施例1～3中详细说明了的非易失性半导体存储装置。另外，非易失性半导体存储装置的动作上可以是页模式、字节模式以及虚拟EEPROM模式。
(应用例12)如图67所示，别的IC卡500的结构例是在半导体存储设备区域501中内置，作为全体，构成具有ROM区域的EEPROM模式的闪存510，再把该具有ROM区域的EEPROM模式的闪存510、RAM420、CPU430都单一芯片化，构成系统LSI509。这样的系统LSI509内置在IC卡500内。
(应用例13)如图68所示，别的IC卡500的结构例是在图65所示的半导体存储设备50中，内置ROM410，作为全体，构成具有ROM区域的EEPROM模式的闪存510。这样的具有ROM区域的EEPROM模式的闪存510内置在MPU400内的点与图64是同样的。
(其他应用例)关于其他应用例，如果是本行业的技术人员，如果看了美国专利第6,002,605号说明书的记载，就能立即明白。
(其他实施例)如上所述，通过实施例描述了本发明，但是不应把成为本阐述的一部分的论述和附图理解为限定本发明的。从本阐述中，专业人士就会明白代替实施例、实施例和运用技术。因此，本发明的技术范围由于所述的说明，应由以下的权利要求决定。
对那些在本领域中的专业人士来说，在接受了本阐述的教导后，能在不脱离本发明的范围的前提下做出各种修改。
这样，本发明当然包含这里未描述的各种实施例。因此，本发明的技术范围由于所述的说明，应由以下的权利要求决定。
权利要求
1.一种非易失性半导体存储装置，具有配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过所述多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在该存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了该第一选择晶体管的各栅极的第一选择栅布线。
2.根据权利要求1所述的非易失性半导体存储装置，还包含在所述存储单元晶体管的排列的另一端一侧，在所述列方向相邻配置，并且选择所述排列的存储单元晶体管的多个第二选择晶体管；连接了该第二选择晶体管各栅极的第二选择栅布线。
3.根据权利要求1所述的非易失性半导体存储装置，其中所述多个第一选择晶体管的任意一个连接了所述位线。
4.根据权利要求1所述的非易失性半导体存储装置，其中所述多条字线和所述第一选择栅布线以同一线宽布线。
5.根据权利要求4所述的非易失性半导体存储装置，其中所述多条字线和所述第一选择栅布线以用相同的最小加工尺寸法定义的线宽布线。
6.根据权利要求1所述的非易失性半导体存储装置，其中用彼此不同的电压驱动所述多个第一选择晶体管。
7.根据权利要求1所述的非易失性半导体存储装置，其中用彼此相同的电压驱动所述多个第一选择晶体管。
8.根据权利要求6所述的非易失性半导体存储装置，其中所述多个第一选择晶体管周期地短路。
9.根据权利要求1所述的非易失性半导体存储装置，其中所述存储单元晶体管在所述列方向串联多个。
10.根据权利要求1所述的非易失性半导体存储装置，其中所述存储单元晶体管在所述列方向并联多个。
11.根据权利要求1所述的非易失性半导体存储装置，其中所述存储单元晶体管在所述列方向并联多个，并且所述存储单元晶体管的源极区域连接了公共的源线。
12.根据权利要求1所述的非易失性半导体存储装置，其中构成在所述列方向连接了多个所述存储单元晶体管的存储单元串。
13.根据权利要求12所述的非易失性半导体存储装置，其中所述存储单元串构成NAND串。
14.根据权利要求12所述的非易失性半导体存储装置，其中所述存储单元串构成AND串。
15.根据权利要求12所述的非易失性半导体存储装置，其中所述存储单元串构成分割位线NOR串。
16.根据权利要求1所述的非易失性半导体存储装置，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的读出放大器。
17.根据权利要求1所述的非易失性半导体存储装置，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的读出放大器。
18.根据权利要求1所述的非易失性半导体存储装置，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的具有ROM区域的EEPROM。
19.根据权利要求1所述的非易失性半导体存储装置，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的具有ROM区域的EEPROM。
20.根据权利要求1所述的非易失性半导体存储装置，其中每个第一选择晶体管还包含第一导电层；所述第一导电层上的栅极间绝缘膜；和所述栅极间绝缘膜上的第二导电层；其中通过在所述栅极间绝缘膜上开口的开口部，所述第一导电层和所述第二导电层短路。
21.根据权利要求1所述的非易失性半导体存储装置，其中至少第一选择晶体管中的一个还包含所述第一导电层；所述第一导电层上的栅极间绝缘膜；和所述栅极间绝缘膜上的第二导电层；其中通过在所述栅极间绝缘膜上开口的开口部，所述第一导电层和所述第二导电层短路。
22.根据权利要求1所述的非易失性半导体存储装置，其中所述多个第一选择晶体管的沟道区域的杂质浓度和所述存储单元晶体管的沟道区域的杂质浓度分别不同。
23.根据权利要求1所述的非易失性半导体存储装置，其中每个存储单元晶体管和每个第一选择晶体管还包含第一导电层；所述第一导电层上的栅极间绝缘膜；和所述栅极间绝缘膜上的第二导电层；其中所述第一导电层在所述存储单元晶体管和所述多个第一选择晶体管中具有相同的厚度，所述栅极间绝缘膜在所述存储单元晶体管和所述多个第一选择晶体管中具有相同的厚度，所述第二导电层在所述存储单元晶体管和所述多个第一选择晶体管中具有相同的厚度。
24.根据权利要求1所述的非易失性半导体存储装置，其中配置在列方向上的存储单元晶体管和配置在列方向上的多个第一选择晶体管还包含在所述列方向以及与所述列方向正交的行方向折返配置的存储单元阵列的矩阵。
25.根据权利要求24所述的非易失性半导体存储装置，其中配置在列方向上的每个存储单元晶体管还包含选择所述存储单元阵列的字线的部件；和选择所述存储单元阵列的位线的部件，其中，通过配置在上述列方向上的上述多个第1选择晶体管连接于位线。
26.根据权利要求24所述的非易失性半导体存储装置，其中配置在所述列方向上的多个存储单元晶体管的所述栅极长度和配置在所述列方向上的所述多个第一选择晶体管的栅极长度是不同的布线宽度。
27.一种半导体集成电路，具有半导体芯片；搭载在所述半导体芯片上，控制所述半导体存储器的逻辑电路；和半导体存储器；包含搭载在所述半导体芯片上，配置在行方向上的多条字线；配置在与该字线正交的列方向上的位线；配置在所述列方向上，并且具有通过所述多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在该存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择所述排列的存储单元晶体管的多个第一选择晶体管；连接了该第一选择晶体管的各栅极的第一选择栅布线。
28.根据权利要求27所述的集成电路，其中逻辑电路还包含中央处理器(CPU)。
29.一种用于存储信息和访问存储媒体的系统，包含具有半导体存储器的存储卡；所述半导体存储器具有配置在行方向上的多条字线；配置在与该字线正交的列方向上的位线；配置在所述列方向上，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在该存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了该第一选择晶体管的各栅极的第一选择栅布线。
30.根据权利要求29所述的系统，包含具有半导体存储器的存储卡；所述半导体存储器还包含在该存储单元晶体管的排列的另一端一侧，在所述列方向相邻配置，并且选择所述排列的存储单元晶体管的多个第二选择晶体管；连接了该第二选择晶体管的各栅极的第二选择栅布线。
31.根据权利要求29所述的系统，其中所述多个第一选择晶体管的任意一个连接了所述位线。
32.根据权利要求29所述的系统，其中所述多条字线和所述第一选择栅布线以同一线宽布线。
33.根据权利要求32所述的系统，其中所述多条字线和所述第一选择栅布线以用相同的最小加工尺寸法定义的线宽布线。
34.根据权利要求29所述的系统，其中用彼此不同的电压驱动所述多个第一选择晶体管。
35.根据权利要求29所述的系统，其中用彼此相同的电压驱动所述多个第一选择晶体管。
36.根据权利要求35所述的系统，其中所述多个第一选择晶体管周期地短路。
37.根据权利要求29所述的系统，其中所述存储单元晶体管在所述列方向串联多个。
38.根据权利要求29所述的系统，其中所述存储单元晶体管在所述列方向并联多个。
39.根据权利要求29所述的系统，其中所述存储单元晶体管在所述列方向并联多个，并且所述存储单元晶体管的源极区域连接了公共的源线。
40.根据权利要求29所述的系统，其中构成在所述列方向连接了多个所述存储单元晶体管的存储单元串。
41.根据权利要求29所述的系统，其中所述存储单元串构成NAND串。
42.根据权利要求29所述的系统，其中所述存储单元串构成AND串。
43.根据权利要求29所述的系统，其中所述存储单元串构成分割位线NOR串。
44.根据权利要求29所述的系统，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的读出放大器。
45.根据权利要求29所述的系统，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的读出放大器。
46.根据权利要求29所述的系统，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的具有ROM区域的EEPROM。
47.根据权利要求29所述的系统，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的具有ROM区域的EEPROM。
48.根据权利要求29所述的系统，还包含安装所述存储卡的存储卡固定器。
49.根据权利要求29所述的系统，还包含安装所述存储卡的连接装置。
50.根据权利要求49所述的系统，其中所述连接装置连接了计算机。
51.根据权利要求29所述的系统，还包含控制所述半导体存储器的控制器。
52.一种用于存储信息和访问存储媒体的系统，包含IC卡板；配置在该IC卡板上的半导体存储器；包含配置在行方向上的多条字线；配置在与该字线正交的列方向上的位线；配置在所述列方向上，并且具有通过所述多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在该存储单元晶体管的排列的一端一侧，在所述列方向相邻配置，并且选择所述排列的存储单元晶体管的多个第一选择晶体管；连接了该第一选择晶体管的各栅极的第一选择栅布线。
53.根据权利要求52所述的系统，其中该半导体存储器还包含在该存储单元晶体管的排列的另一端一侧，在所述列方向相邻配置，并且选择所述排列的存储单元晶体管的多个第二选择晶体管；连接了该第二选择晶体管的各栅极的第二选择栅布线。
54.根据权利要求52所述的系统，其中所述多个第一选择晶体管的任意一个连接了所述位线。
55.根据权利要求52所述的系统，其中所述多条字线和所述第一选择栅布线以同一线宽布线。
56.根据权利要求55所述的系统，其中所述多条字线和所述第一选择栅布线以用相同的最小加工尺寸法定义的线宽布线。
57.根据权利要求52所述的系统，其中用彼此不同的电压驱动所述多个第一选择晶体管。
58.根据权利要求52所述的系统，其中用彼此相同的电压驱动所述多个第一选择晶体管。
59.根据权利要求58所述的系统，其中所述多个第一选择晶体管周期地短路。
60.根据权利要求52所述的系统，其中所述存储单元晶体管在所述列方向串联多个。
61.根据权利要求52所述的系统，其中所述存储单元晶体管在所述列方向并联多个。
62.根据权利要求52所述的系统，其中所述存储单元晶体管在所述列方向并联多个，并且所述存储单元晶体管的源极区域连接了公共的源线。
63.根据权利要求52所述的系统，其中构成在所述列方向连接了多个所述存储单元晶体管的存储单元串。
64.根据权利要求52所述的系统，其中所述存储单元串构成NAND串。
65.根据权利要求52所述的系统，其中所述存储单元串构成AND串。
66.根据权利要求52所述的系统，其中所述存储单元串构成分割位线NOR串。
67.根据权利要求52所述的系统，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的读出放大器。
68.根据权利要求52所述的系统，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的读出放大器。
69.根据权利要求52所述的系统，还包含把连接在所述字线上的列方向的存储单元晶体管的信息作为页单位而读出或写入的具有ROM区域的EEPROM。
70.根据权利要求52所述的系统，还包含把配置在所述字线和位线的交点的存储单元晶体管的信息作为字节单位而读出或写入的具有ROM区域的EEPROM。
71.根据权利要求52所述的系统，还包含控制所述半导体存储器的CPU。
72.一种非易失性半导体存储装置的制造方法，具有在半导体衬底的表面附近形成沟道离子注入层后，依次形成栅氧化膜和成为浮栅的第一导电层的步骤；用ONO膜淀积栅极间氧化膜的步骤；用光刻构图多个选择晶体管的沟道预定区域，设置开口部，通过离子注入形成沟道扩散层的步骤；接着，在蚀刻所述开口部下的栅间氧化膜，形成开口后，淀积控制栅电极材料的步骤；用光刻进行构图，蚀刻加工层叠栅构造，形成存储单元晶体管的栅极、多个选择晶体管的栅极后，在所述半导体衬底中离子注入杂质，形成源漏间扩散层的步骤。
73.根据权利要求72所述的方法，其中所述开口部形成得比多个选择晶体管的沟道宽度大。
全文摘要
一种非易失性半导体存储装置，其特征在于具有配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
文档编号H01L21/8247GK1519938SQ03104439
公开日2004年8月11日 申请日期2003年2月14日 优先权日2003年2月5日
发明者市毛正之, 桥本耕治, 治, 久慈龙明, 明, 一郎, 森诚一, 司, 白田理一郎, 竹内祐司, 作井康司 申请人:株式会社东芝