专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，具体地说，涉及MOS静态RAM的多个存储单元构造的组合。
背景技术：
以前，作为由端口构造等不同的多种存储单元组成的半导体存储装置，例如，有专利文献1所公开的半导体存储装置。该半导体存储装置，通过设置3端口同时可存取的3端口单元部和具有一个存取端口的1端口单元部，并使它们共同连接到至少一对位线来实现。
特开平6-349275号公报[发明解决的问题]另一方面，计算机领域等中，要求将以比特长度单位存取的数据用几个比特单位来分割，以分割的几个比特单位对各个数据进行存取。另外，要求某一部分的比特可从多个端口存取的结构。
但是，上述专利文献1的半导体存储装置中，由于3端口单元部和1端口单元部共用位线，因而不能同时存取双方的端口单元部，有无法响应上述要求的问题点。
本发明是为了解决上述问题点而提出的，其目的在于提供对存在于不同存储单元阵列的存储单元可同时进行存取的单芯片结构的半导体存储装置。
发明内容
本发明的第一方面所述的半导体存储装置，具有第1及第2存储单元阵列。上述第1存储单元阵列包括跨过多行而配置成至少一列的多个第1存储单元；以行为单位连接到上述多个第1存储单元的多根第1字线。上述第2存储单元阵列包括矩阵状配置的多个第2存储单元；以行为单位连接到上述多个第2存储单元的多根第2字线；以行为单位连接到上述多个第2存储单元，且与上述多个第1存储单元都不连接的多根第3字线；以列为单位与上述多个第2存储单元对应设置，可对上述多根第2字线中的选择状态的第2字线所连接的第2存储单元进行存取的多根第1位线；以列为单位与上述多个第2存储单元对应设置，可对上述多根第3字线中的选择状态的第3字线所连接的第2存储单元进行存取的多根第2位线。上述半导体存储装置还包括第1行解码器，根据第1地址信号使上述多根第1字线的任一字线及上述多根第2字线的任一字线同时为选择状态。
图1是本发明实施例1的半导体存储装置的构成的方框图。
图2是表示实施例1的存储单元阵列构造的电路图。
图3是说明1端口存储单元中的第1铝配线层下的布局结构的平面图。
图4是表示1端口存储单元中的第2铝配线层上的布局结构的说明图。
图5是说明2端口存储单元中的第1铝配线层下的布局结构的平面图。
图6是表示2端口存储单元中的第2铝配线层上的布局结构的说明图。
图7是说明1端口及2端口存储单元中的第1铝配线层下的布局结构的平面图。
图8是本发明实施例2的半导体存储装置的构成的方框图。
图9是本发明实施例3的半导体存储装置的构成的方框图。
图10是图9的行解码器的内部构成的说明图。
图11是本发明实施例4的半导体存储装置的构成的方框图。
图12是表示实施例4的存储单元阵列构造的电路图。
图13是CAM存储单元的详细电路图。
图14是说明CAM存储单元的整层中的布局结构的平面图。
图15是说明图14的第1铝配线层下的布局结构的平面图。
图16是说明图14的第2铝配线层上的布局结构的平面图。
图17是本发明实施例5的半导体存储装置的构成的方框图。
图18是实施例5的存储单元阵列构造的电路图。
图19是本发明实施例6的半导体存储装置的构成的方框图。
图20是实施例6的2端口存储单元的构成的电路图。
图21是说明实施例6的2端口存储单元整层中的布局结构的平面图。
图22是说明图21的第1铝配线层下的布局结构的平面图。
图23是说明图21的第1铝配线层上的布局结构的平面图。
图24是本发明实施例7的半导体存储装置的构成的方框图。
图25是定时调整用存储单元区域中形成的伪单元的构成的电路图。
图26是实施例7的存储单元阵列构造的电路图。
11，11L，61 1端口存储单元阵列12，12R，14，15，36，71 2端口存储单元阵列13 CAM单元阵列15a，15b 定时调整用存储单元阵列16～19，20A，20B，62，72，75 行解码器21～24，25A，25B，37 列选择器26 驱动器电路
27 一致检测电路30A，30B，31～34 控制电路具体实施方式
<实施例1>
(全体结构)图1是表示本发明实施例1的半导体存储装置的构成的方框图。
如该图所示，1端口存储单元阵列11(第1存储单元阵列)和2端口存储单元阵列12(第2存储单元阵列)混合配置在单芯片上，构成存储器宏。即，1端口存储单元阵列11中设置第1端口用字线WL1(第1字线(共用字线))，2端口存储单元阵列12中设置第1端口用字线WL1(第2字线(共用字线))及第2端口用字线WL2(第3字线)。
控制电路31接收地址输入总线信号AD1，在读出控制输入信号RE1及写入控制输入信号WE1的定时控制下，向行解码器16(第1行解码器)供给行地址，向列选择器21及22供给列地址。
控制电路32接收地址输入总线信号AD2，在读出控制输入信号RE2及写入控制输入信号WE2的定时控制下，向行解码器17(第2行解码器)供给行地址，向列选择器23供给列地址。
行解码器16根据行地址，令选自多根第1端口用字线WL1的任一字线为激活状态(选择状态)，行解码器17根据行地址，令选自多根第2端口用字线WL2的任一字线为激活状态。
列选择器21根据来自控制电路31的列地址，从多个第1端口用位线对BL1·/BL1选择相当于4比特的量，经由选择的第1端口用位线对BL1·/BL1，对1端口存储单元阵列11进行数据输入输出总线信号DIO11<7:4>的输入输出。
列选择器22根据来自控制电路31的列地址，从多个第1端口用位线对BL21·/BL21(第1位线)选择相当于4比特的量，经由选择的第1端口用位线对BL21·/BL21，对2端口存储单元阵列12进行数据输入输出总线信号DIO12<3:0>的输入输出。
列选择器23根据来自控制电路32的列地址，从多个第2端口用位线对BL22·/BL22(第2位线)选择相当于4比特的量，经由选择的第2端口用位线对BL22·/BL22，对2端口存储单元阵列12进行数据输入输出总线信号DIO2<3:0>的输入输出。
另外，这些列选择器22～24具有读出放大器(SA)功能及写入驱动(WD)功能。
(存储单元结构)图2是表示1端口存储单元阵列11及2端口存储单元阵列12的存储单元阵列结构的电路图。另外，该图中为了便于说明，只表示了2×2的存储单元，但并不表示实际的存储单元阵列的大小(矩阵状的存储单元配置)。
1端口存储单元阵列11由存储单元ms00、存储单元ms01、存储单元ms10及存储单元ms11构成。
存储单元ms00～ms11分别由交叉连接的反相器41及42、一个电极连接到反相器41的输入(反相器42的输出)的NMOS晶体管Q11以及一个电极连接到反相器42的输入(反相器41的输出)的NMOS晶体管Q12构成。
第1端口用字线WL1<0>及字线WL1<1>分别由驱动器51及52(通常内置于行解码器16(未图示))驱动。
同一行的存储单元ms00及ms01中，NMOS晶体管Q11及Q12的栅电极共同电气连接到第1端口用字线WL1<0>，同一行的存储单元ms10及ms11中，NMOS晶体管Q11及Q12的栅电极共同电气连接到第1端口用字线WL1<1>。
同一列的存储单元ms00及ms10共同设置在第1端口用位线对BL1<0>·/BL1<0>之间，这些存储单元ms00及ms10中，NMOS晶体管Q11的另一个电极与第1端口用位线BL1<0>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL1<0>电气连接。
同一列的存储单元ms01及ms11共同设置在第1端口用位线对BL1<1>·/BL1<1>之间，存储单元ms01及ms11中，NMOS晶体管Q11的另一个电极与第1端口用位线BL1<1>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL1<1>电气连接。
另一方面，2端口存储单元阵列12由存储单元md00、存储单元md01、存储单元md10及存储单元md11构成。
存储单元md00～md11分别由交叉连接的反相器41及42、一个电极连接到反相器41的输入的NMOS晶体管Q11及Q21、一个电极连接到反相器42的输入的NMOS晶体管Q12及Q22构成。
第2端口用字线WL2<0>及WL2<1>分别由驱动器53及54(通常内置于行解码器17(未图示))驱动。
同一行的存储单元md00及md01中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<0>电气连接，NMOS晶体管Q21及Q22的栅电极共同与第2端口用字线WL2<0>电气连接。
同一行的存储单元md10及md11中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<1>电气连接，NMOS晶体管Q21及Q22的栅电极共同与第2端口用字线WL2<1>电气连接。
同一列的存储单元md00及md10共同设置在第1端口用位线对BL21<0>·/BL21<0>之间，这些存储单元md00及md10中，NMOS晶体管Q11的另一个电极与第1端口用位线BL21<0>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL21<0>电气连接。
而且，存储单元md00及md10共同设置在第2端口用位线对BL22<0>·/BL22<0>之间，这些存储单元md00及md10中，NMOS晶体管Q21的另一个电极与第2端口用位线BL22<0>电气连接，NMOS晶体管Q22的另一个电极与第2端口用反相位线/BL22<0>电气连接。
同一列的存储单元md01及md11共同设置在第1端口用位线对BL21<1>·/BL21<1>之间，这些存储单元md01及md11中，NMOS晶体管Q11的另一个电极与第1端口用位线BL21<1>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL21<1>电气连接。
而且，存储单元md01及md11共同设置在第2端口用位线对BL22<1>·/BL22<1>之间，这些存储单元md01及md11中，NMOS晶体管Q21的另一个电极与第2端口用位线BL22<1>电气连接，NMOS晶体管Q22的另一个电极与第2端口用反相位线/BL22<1>电气连接。
另外，图1、图2及图3以后的图中，记号<>表示总线信号(线)，<>内的数字相当于总线信号名。另外，<n-1:0>表示总线信号0～总线信号(n-1)的n比特宽的信号。
(动作)以下，参照图1及图2，说明第1端口的读出及写入动作以及第2端口的读出及写入动作。这里，为了便于说明，令1端口存储单元阵列11及2端口存储单元阵列12的存储单元阵列结构为n(行)×m(列)。
首先，在执行第1端口的读出动作的场合，激活读出控制输入信号RE1。读出控制输入信号RE1若成为激活状态，则行解码器16经由控制电路31接收与地址输入总线信号AD1对应的行地址，从n比特的第1端口用字线WL1<n-1:0>中选择一个第1端口用字线WL1<i>(i＝0～n-1)，使之成为激活状态。
然后，与成为激活状态的第1端口用字线WL1<i>连接的1端口存储单元阵列11的选择存储单元msi0～msim及2端口存储单元阵列12的选择存储单元mdi0～mdim各自的NMOS晶体管Q11及Q12成为导通状态，各选择存储单元的存储内容传送到对应的第1端口用位线对BL1·/BL1及BL21·/BL21。
经由控制电路31接收地址输入总线信号AD1所对应的列地址的列选择器21及22，分别从m根第1端口用位线对BL1·/BL1及BL21·/BL21选择4组位线对，通过内部的读出放大器的感知和放大，将数据输入输出总线信号DIO11<7:4>及数据输入输出总线信号DIO12<3:0>作为8比特的读出数据输出。
接着，执行第1端口的写入动作时，激活写入控制输入信号WE1。写入控制输入信号WE1若成为激活状态，则经由控制电路31接收地址输入总线信号AD1所对应的行地址的行解码器16，从n比特的第1端口用字线WL1<n-1:0>中选择一个第1端口用字线WL1<i>(i＝0～n-1)，使之成为激活状态。
然后，与成为激活状态的第1端口用字线WL1<i>连接的1端口存储单元阵列11的选择存储单元msi0～msim及2端口存储单元阵列12的选择存储单元mdi0～mdim各自的NMOS晶体管Q11及Q12变成导通状态，各选择存储单元的反相器41及42与第1端口用位线对BL1·/BL1及BL21·/BL21电气连接。
同时，将来自外部的写入数据作为数据输入输出总线信号DIO11<7:4>及数据输入输出总线信号DIO12<3:0>，提供给列选择器21及22。
经由控制电路31接收地址输入总线信号AD1所对应的列地址的列选择器21及22，分别从m根第1端口用位线对BL1·/BL1及BL21·/BL21选择4组位线对，通过将上述写入数据提供给选择的位线对，将选择的位线对驱动到″L″或″H″。其结果，根据上述写入数据对选择存储单元进行写入。
执行第2端口的读出动作时，激活读出控制输入信号RE2。读出控制输入信号RE2若成为激活状态，则经由控制电路32接收地址输入总线信号AD2所对应的行地址的行解码器17，从n比特的第2端口用字线WL2<n-1:0>中选择一根第2端口用字线WL2<i>(i＝0～n-1)，使之为激活状态。
然后，与成为激活状态的第2端口用字线WL2<i>连接的2端口存储单元阵列12的选择存储单元mdi0～mdim各自的NMOS晶体管Q21及Q22变成导通状态，各选择存储单元的存储内容传送到对应的第2端口用位线对BL22·/BL22。
经由控制电路32接收地址输入总线信号AD2所对应的列地址的列选择器23，从m根第2端口用位线对BL22·/BL22选择4组位线对，通过内部的读出放大器的感知·放大，将数据输入总线信号DIO2<3:0>作为4比特的读出数据输出。
接着，执行第2端口的写入动作时，激活写入控制输入信号WE2。写入控制输入信号WE2若成为激活状态，则经由控制电路32接收地址输入总线信号AD2所对应的行地址的行解码器17，从n比特的第2端口用字线WL2<n-1:0>中选择一个第2端口用字线WL2<i>，使之成为激活状态。
然后，与成为激活状态的第2端口用字线WL2<i>连接的2端口存储单元阵列12的选择存储单元mdi0～mdim各自的NMOS晶体管Q21及Q22变成导通状态，各选择存储单元的反相器41及42与第2端口用位线对BL22·/BL22电气连接。
同时，将来自外部的写入数据作为数据输入输出总线信号DIO2<3:0>提供给列选择器23。
经由控制电路32接收地址输入总线信号AD2所对应的列地址的列选择器23，从m根第2端口用位线对BL22·/BL22选择4组位线对，通过将上述写入数据提供给选择的位线对，将选择的位线对驱动到″L″或″H″。其结果，根据上述写入数据对选择存储单元进行写入。
如上所述，以4比特单位分割成上位及下位并保持在1端口存储单元阵列11及2端口存储单元阵列12中的总计8比特数据可以从第1端口进行读写。
可以从第2端口对2端口存储单元阵列12中保持的下位4比特数据进行读写。此时，完全不存取上位4比特数据。
结果，实施例1的半导体存储装置，将以8比特长度单位存取的数据分割成4比特单位，可以存取分割的下位4比特单位的数据，由于从第1及第2端口可存取下位4比特，因而可以根据数据的分割存取的要求进行读写。
这样，实施例1中，由于用一个行解码器16可以同时控制具有电路结构互不相同的存储单元的1端口存储单元阵列11及2端口存储单元阵列12，因而可以获得可对不同构造的单端口存储单元及2端口存储单元同时进行存取的单芯片结构的半导体存储装置。
另外，用2端口存储单元置换1端口存储单元阵列11的结构也可进行与实施例1等价的动作，与该情况比较，用1端口存储单元构成上位4比特可减小面积，削减第2端口中不需要存取的上位4比特的控制电路及列选择器等，从而，可以缩小布局面积。这样，由于电路规模变小，因而可降低动作时及待机时的消耗功率。
(布局结构)图3及图4是表示1端口存储单元阵列11的单端口存储单元MS的布局结构的说明图。图3主要是第1铝配线层下的布局结构的平面图。图4是第2铝配线层上的布局结构的平面图。
另外，图2所示反相器41是由PMOS晶体管P1及NMOS晶体管N1构成的CMOS反相器，反相器42是由PMOS晶体管P2及NMOS晶体管N2构成的CMOS反相器。
如图3所示，PMOS晶体管P1、P2在N阱区NW内形成，NMOS晶体管N1和NMOS晶体管Q11在P阱区PW1内形成，NMOS晶体管N2和NMOS晶体管Q12在P阱区PW0内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别在相反侧形成。
N阱区NW内，由横跨P+扩散区FLP1的多晶硅配线PL1构成PMOS晶体管P1，由横跨P+扩散区FLP2的多晶硅配线PL2构成PMOS晶体管P2。
P阱区PW1内，由横跨N+扩散区FLN1的多晶硅配线PL1构成NMOS晶体管N1，由横跨N+扩散区FLQ11的多晶硅配线PL11构成NMOS晶体管Q11。另外，多晶硅配线PL1形成于从N阱区NW到P阱区PW1中，作为NMOS晶体管N1及PMOS晶体管P1的共用栅极。
P阱区PW0内，由横跨N+扩散区FLN2的多晶硅配线PL2构成NMOS晶体管N2，由横跨N+扩散区FLQ12的多晶硅配线PL12构成NMOS晶体管Q12。另外，多晶硅配线PL2形成于从N阱区NW到P阱区PW0中，作为NMOS晶体管N2及PMOS晶体管P2的共用栅极。
另外，多晶硅配线PL1及多晶硅配线PL12在同一直线上形成，多晶硅配线PL2及多晶硅配线PL11在同一直线上形成，扩散区FLP1、FLN1及FLQ12在同一直线上以大致相同的形状配置，扩散区FLP2、FLN2及FLQ11在同一直线上以大致相同的形状配置。
其结果，通过沿同一直线形成PMOS晶体管P1、NMOS晶体管N1及NMOS晶体管Q12，沿同一直线形成PMOS晶体管P2、NMOS晶体管N2及NMOS晶体管Q11，可以将单端口存储单元MS的单元高度HC1设定成相当于2个晶体管的量。另外，本说明书中，单元高度是指布局结构上的位线形成方向(图中纵方向)的形成长度。
上述P+扩散区FLP1、FLP2通过P型杂质的注入和扩散获得，N+扩散区FLN1、FLN2、FLQ11、FLQ12通过N型杂质的注入和扩散获得。另外，图3的说明中，各扩散区相对于多晶硅配线，将其在图中上方的区域作为一个区域、下方的区域作为另一个区域进行说明。
P阱区PW1中，N+扩散区FLN1的一个区域上的接地配线LG1(第1层铝配线)经由扩散接触孔CH与扩散区FLN1电气连接。多晶硅配线PL11经由栅极接触孔GC与字线1WL1(第1层铝配线)电气连接，扩散区FLQ11的另一个区域上的位线1BL1(第1层铝配线)经由扩散接触孔CH与扩散区FLQ11的另一个区域电气连接。
另外，扩散接触孔CH是指扩散区和第1层(铝)配线的接触孔，栅极接触孔GC是指多晶硅配线和第1层配线的接触孔。
N阱区NW中，扩散区FLP1的一个区域上的电源配线LV1(第1层铝配线)经由扩散接触孔CH与扩散区FLP1的一个区域电气连接，扩散区FLP2的另一个区域上的电源配线LV1经由扩散接触孔CH与扩散区FLP2的另一个区域电气连接。
P阱区PW0中，扩散区FLQ12的一个区域上的反相位线/1BLI(第1层铝配线)经由扩散接触孔CH与扩散区FLQ1的一个区域电气连接，多晶硅配线PL12上的字线1WL1经由栅极接触孔GC与多晶硅配线PL12电气连接。扩散区FLN2的另一个区域上的接地配线LG1经由扩散接触孔CH与扩散区FLN2的另一个区域电气连接。
从扩散区FLN1的另一个区域向P+扩散区FLP1的另一个区域延伸形成的第1层铝配线即铝配线AL11，经由扩散接触孔CH与扩散区FLN1的一个区域电气连接。通过从P+扩散区FLP1的另一个区域到多晶硅配线PL2中形成的共用接触孔SC，铝配线AL11与P+扩散区FLP1的另一个区域及多晶硅配线PL2电气连接。
从扩散区FLN2的一个区域向P+扩散区FLP2的一个区域延伸形成的第1层铝配线即铝配线AL12，经由扩散接触孔CH与扩散区FLN2的一个区域电气连接。通过从P+扩散区FLP2的一个区域到多晶硅配线PL1中形成的共用接触孔SC，铝配线AL12与P+扩散区FLP2的一个区域及多晶硅配线PL1电气连接。
如图4所示，接地配线LG2(第2层铝配线)经由通孔VH1与下方的接地配线LG1(未图示)电气连接。电源配线LV2(第2层铝配线)经由通孔VH1与下方的电源配线LV1(未图示)电气连接。
字线2WL1(第2层铝配线)经由通孔VH1与字线1WL1(未图示)电气连接，字线3WL1(第3层铝配线)经由通孔VH2与字线2WL1电气连接。由这些字线1WL1～字线3WL1构成图1及图2的第1端口用字线WL1。
字线3WL1是横跨P阱区PW0、PW1及N阱区NW而形成的。另外，通孔VH1是指第1层配线、第2层(铝)配线间的连接用通孔，通孔VH2是指第2层配线、第3层(铝)配线间的连接用通孔。
位线2BL1(第2层铝配线)经由通孔VH1与下方的位线1BL1(未图示)电气连接，反相位线/2BL1(第2层铝配线)经由通孔VH1与下方的反相位线/1BL1(未图示)电气连接。
由位线2BL1、位线1BL1及反相位线/2BL1、/1BL1构成图1及图2的第1端口用位线对BL1及/BL1。
位线2BL1、/2BL1、接地配线LG2及电源配线LV2分别在P阱区PW1、PW0及N阱区NW上沿图中纵方向相互并行地形成。
图5及图6是表示2端口存储单元阵列12的2端口存储单元MD的布局结构的说明图。图5主要是第1铝配线层下的布局结构的平面图。图6是第2铝配线层上的布局结构的平面图。
另外，图2所示反相器41是由PMOS晶体管P1及NMOS晶体管N1构成的CMOS反相器，反相器42是由PMOS晶体管P2及NMOS晶体管N2构成的CMOS反相器。
如图5所示，PMOS晶体管P1、P2在N阱区NW内形成，NMOS晶体管N1、NMOS晶体管Q21及Q22在P阱区PW1内形成，NMOS晶体管N2和NMOS晶体管Q11及Q12在P阱区PW0内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别在相反侧形成。
N阱区NW内，由横跨P+扩散区FLP1的多晶硅配线PL1构成PMOS晶体管P1，由横跨P+扩散区FLP2的多晶硅配线PL2构成PMOS晶体管P2。
P阱区PW0内，由横跨N+扩散区FLN1的多晶硅配线PL1构成NMOS晶体管N1，由横跨N+扩散区FLQ11及FLQ12的多晶硅配线PL10构成NMOS晶体管Q11及Q12。另外，在从N阱区NW到P阱区PW1中形成多晶硅配线PL1，作为NMOS晶体管N1及PMOS晶体管P1的共用栅极，多晶硅配线PL10作为NMOS晶体管Q11及Q12的共用栅极。
P阱区PW1内，由横跨N+扩散区FLN2的多晶硅配线PL2构成NMOS晶体管N2，由横跨N+扩散区FLQ21及FLQ22的多晶硅配线PL20分别构成NMOS晶体管Q21及Q22。另外，在从N阱区NW到P阱区PW0中形成多晶硅配线PL2，作为NMOS晶体管N2及PMOS晶体管P2的共用栅极，多晶硅配线PL20作为NMOS晶体管Q21及Q22的共用栅极。
另外，多晶硅配线PL1及多晶硅配线PL20在同一直线上形成，多晶硅配线PL2及多晶硅配线PL10在同一直线上形成，扩散区FLP1、FLN1、FLQ21及FLQ22在同一直线上配置，扩散区FLP2、FLN2、FLQ11及FLQ12在同一直线上配置。
其结果，通过沿同一直线形成PMOS晶体管P1、NMOS晶体管N1、Q21及Q22，沿同一直线形成PMOS晶体管P2、NMOS晶体管N2、Q11及Q12，可以将2端口存储单元MD的单元高度HC2设定成与单端口存储单元MS相同的相当于2个晶体管的量(HC2＝HC1)。
上述的P+扩散区FLP1、FLP2通过P型杂质的注入和扩散获得，N+扩散区FLN1、FLN2、FLQ11、FLQ12、FLQ21及FLQ22通过N型杂质的注入和扩散获得。另外，图5的说明中，各扩散区相对于多晶硅配线，将图中上方的区域作为一个区域，下方的区域作为另一个区域进行说明。
P阱区PW0中，N+扩散区FLN1的一个区域上的接地配线LG1经由扩散接触孔CH与扩散区FLN1的一个区域电气连接。多晶硅配线PL10经由栅极接触孔GC与字线1WL1电气连接，扩散区FLQ11的另一个区域上的位线1BL21(第1层铝配线)经由扩散接触孔CH与扩散区FLQ11的另一个区域电气连接，扩散区FLQ12的另一个区域上的反相位线/1BL21(第1层铝配线)经由扩散接触孔CH与扩散区FLQ12的另一个区域电气连接。
而且，通过在从N+扩散区FLQ11的一个区域到多晶硅配线PL1中形成的共用接触孔SC，多晶硅配线PL1和N+扩散区FLQ12的一个区域电气连接。
N阱区NW中，扩散区FLP1的一个区域上的电源配线LV1经由扩散接触孔CH与扩散区FLP1的一个区域电气连接，扩散区FLP2的另一个区域上的电源配线LV1经由扩散接触孔CH与扩散区FLP2的另一个区域电气连接。
P阱区PW1中，扩散区FLQ21的一个区域上的位线1BL22(第1层铝配线)经由扩散接触孔CH与扩散区FLQ21的一个区域电气连接，扩散区FLQ22的一个区域上的反相位线/1BL22(第1层铝配线)经由扩散接触孔CH与扩散区FLQ22的一个区域电气连接。
多晶硅配线PL20上的字线1WL2(第1层铝配线)经由栅极接触孔GC与多晶硅配线PL20电气连接，扩散区FLN2的另一个区域上的接地配线LG1经由扩散接触孔CH与扩散区FLN2的另一个区域电气连接。
从扩散区FLN1的另一个区域向P+扩散区FLP1的另一个区域延伸形成的第1层铝配线即铝配线AL11，经由扩散接触孔CH与扩散区FLN1的一个区域电气连接。通过在从P+扩散区FLP1的另一个区域到多晶硅配线PL2中形成的共用接触孔SC，铝配线AL11与P+扩散区FLP1的另一个区域及多晶硅配线PL2电气连接。
从扩散区FLN2的一个区域向P+扩散区FLP2的一个区域延伸形成的第1层铝配线即铝配线AL12，经由扩散接触孔CH与扩散区FLN2的一个区域电气连接。通过在从P扩散区FLP2的一个区域到多晶硅配线PL1中形成的共用接触孔SC，铝配线AL12与P+扩散区FLP2的一个区域及多晶硅配线PL1电气连接。
如图6所示，接地配线LG2经由通孔VH1与下方的接地配线LG1(未图示)电气连接。电源配线LV2经由通孔VH1与下方的电源配线LV1(未图示)电气连接。
字线2WL1经由通孔VH1与字线1WL1(未图示)电气连接，字线3WL1经由通孔VH2与字线2WL1电气连接。由这些字线1WL1～字线3WL1构成图1及图2的第1端口用字线WL1。
字线2WL2(第2层铝配线)经由通孔VH1与字线1WL2(未图示)电气连接，字线3WL2(第3层铝配线)经由通孔VH2与字线2WL2电气连接。这些字线1WL2～字线3WL2构成图1及图2的第2端口用字线WL2。
字线3WL1及3WL2是横跨P阱区PW0、PW1及N阱区NW而形成的。
位线2BL21(第2层铝配线)经由通孔VH1与下方的位线1BL21(未图示)电气连接，反相位线/2BL21(第2层铝配线)经由通孔VH1与下方的反相位线/1BL21(未图示)电气连接。
位线2BL22(第2层铝配线)经由通孔VH1与下方的位线1BL22(未图示)电气连接，反相位线/2BL22(第2层铝配线)经由通孔VH1与下方的反相位线/1BL22(未图示)电气连接。
位线2BL21、位线1BL21及反相位线/2BL21、/1BL21构成图1及图2的第1端口用位线对BL21及/BL21，位线2BL22、位线1BL22及反相位线/2BL22、/1BL22构成图1及图2的第2端口用位线对BL22及/BL22。
位线2BL21、/2BL21、位线2BL22、/2BL22、接地配线LG2及电源配线LV2分别在P阱区PW1、PW0及N阱区NW上沿图中纵方向相互并行地形成。
图7是1端口存储单元阵列11及2端口存储单元阵列12的边界附近的单端口存储单元MS及2端口存储单元MD的布局结构的说明图。另外，图7主要是第1铝配线层下的布局结构的平面图。
如该图所示，通过将单端口存储单元MS及2端口存储单元MD的单元高度设定成相同(HC1＝HC2)，不设置间隔等的无用区域，可以邻接配置单端口存储单元MS及2端口存储单元MD。此时，如图7所示，共用边界线39上的字线1WL1、栅极接触孔GC及通孔VH1(未图示)。
<实施例2>
图8是本发明实施例2的半导体存储装置的构成的方框图。实施例2的半导体存储装置，采用1端口存储单元结构的存储器宏60(第1存储单元阵列)和2端口存储单元结构的存储器宏70(第2存储单元阵列)来实现单芯片的半导体存储装置。
如该图所示，由独立设置的存储器宏60及70的组合来实现。存储器宏60由1端口存储单元阵列61、行解码器62、控制电路63及列选择器64构成。1端口存储单元阵列61中设置第1端口用字线WL1(第1字线)，2端口存储单元阵列71中设置第1端口用字线WL21(第2字线)及第2端口用字线WL22(第3字线)。
控制电路63接收地址输入总线信号AD1，在读出控制输入信号RE1及写入控制输入信号WE1的定时控制下，将行地址提供给行解码器62，列地址提供给列选择器64。行解码器62(第1行解码器(之一))根据行地址选择多根第1端口用字线WL1的任一字线，使之为激活状态。
列选择器64根据来自控制电路63的列地址，从多个第1端口用位线对BL1·/BL1选择相当于4比特的量，经由选择的第1端口用位线对BL1·/BL1对1端口存储单元阵列61进行数据输入输出总线信号DIO11<7:4>的输入输出。
另一方面，存储器宏70由2端口存储单元阵列71、第1端口用的外围电路(行解码器72(第1行解码器(之二))、控制电路73及列选择器74)及第2端口用的外围电路(行解码器75(第2行解码器)、控制电路76及列选择器77)构成。
控制电路73接收地址输入总线信号AD1，在读出控制输入信号RE1及写入控制输入信号WE1的定时控制下，将行地址提供给行解码器72，列地址提供给列选择器74。行解码器72根据行地址，选择多根第1端口用字线WL21的任一字线，使之成为激活状态。
列选择器74根据来自控制电路73的列地址，从多个第1端口用位线对BL21·/BL21选择相当于4比特的量，经由选择的第1端口用位线对BL21·/BL21对2端口存储单元阵列71进行数据输入输出总线信号DIO11<3:0>的输入输出。
控制电路76接收地址输入总线信号AD2，在读出控制输入信号RE2及写入控制输入信号WE2的定时控制下，将行地址提供给行解码器75，列地址提供给列选择器77。行解码器75根据行地址，选择多根第2端口用字线WL22的任一字线，使之成为激活状态。
列选择器77根据来自控制电路76的列地址，从多个第2端口用位线对BL22·/BL22选择相当于4比特的量，经由选择的第2端口用位线对BL22·/BL22对2端口存储单元阵列71进行数据输入输出总线信号DIO2<3:0>的输入输出。
另外，这些列选择器64、74及77具有读出放大器功能及写入驱动功能。
另外，实施例1用一个行解码器16同时控制1端口存储单元阵列11及2端口存储单元阵列12，而实施例2用2个行解码器62及72同时控制1端口存储单元阵列61及2端口存储单元阵列71，除了该点以外，实施例2的半导体存储装置的动作基本与实施例1的动作相同。
从而，实施例2的半导体存储装置中，在1端口存储单元阵列61及2端口存储单元阵列71中，以4比特单位分割成上位及下位并保持的总计8比特数据可根据地址输入总线信号AD1从第1端口进行读写。
2端口存储单元阵列71中保持的下位4比特数据可根据地址输入总线信号AD2从第2端口进行读写。此时，完全不存取上位4比特数据。
结果，实施例2的半导体存储装置，将以8比特长度单位存取的数据分割成4比特单位，可以存取分割的下位4比特单位的数据，由于从第1及第2端口可存取下位4比特，因而可以根据数据的分割存取的要求进行读写。
这样，实施例2中，组合了存储器宏60及存储器宏70并具有不同端口结构的1端口存储单元阵列61及2端口存储单元阵列71，各自根据同一地址输入总线信号AD1由行解码器62及63同时进行控制，从而，可以实现对1端口存储单元阵列61及2端口存储单元阵列71同时进行存取的单芯片结构的半导体存储装置。
实施例2的半导体存储装置若与实施例1的半导体存储装置比较，则由于由行解码器62及72个别地来驱动1端口存储单元阵列61及2端口存储单元阵列71的第1端口用字线WL1及WL21，因而可以抑制由字线的电阻分量导致的信号传送延迟的增大。
而且，由于从实施例2的行解码器62及72到1端口存储单元阵列61及2端口存储单元阵列71各自的最远位置的存储单元的距离，可以比从实施例1的行解码器16到最远位置的存储单元的距离短，因而可以抑制字线的电阻分量导致的信号传送延迟的增大。
另一方面，图1所示的实施例1的结构与图8所示结构比较，可削减一个行解码器及控制电路数(图1中都为2个，图8中都为3个)，进一步提高了集成度。
<实施例3>
图9是本发明实施例3的半导体存储装置的构成的方框图。
如该图所示，1端口存储单元阵列11L(第1存储单元阵列)和2端口存储单元阵列12R(第2存储单元阵列)混合配置在单芯片上，并将行解码器18(第1行解码器)夹于其间，构成存储器宏。1端口存储单元阵列11L中设置第1端口用字线WL1L(第1字线)，2端口存储单元阵列12R中设置第1端口用字线WL1R(第2字线)及第2端口用字线WL2(第3字线)。
行解码器18驱动第1端口用字线WL1L及WL1R，使同一行成为共同激活状态。其他构成与图1所示实施例1相同。
这样，实施例3中，1端口存储单元阵列11L及2端口存储单元阵列1 2R中设置的第1端口用字线WL1L及WL1R的激活状态的控制，由1端口存储单元阵列11L、2端口存储单元阵列12R间布局配置的行解码器18以行为单位共同进行。
图10是图9的行解码器18的内部构成的说明图。如该图所示，行解码器18具有解码电路18a，根据经由控制电路30获得的地址输入总线信号AD1，从来自最终级逻辑门群65的输出线OL<0>～OL<n-1>中任选其一，使之为″H″电平。
输出线OL<0>～OL<n-1>与驱动器DRL<0>～DRL<n-1>的输入部连接，同时，与驱动器DRR<0>～DRR<n-1>的输入部连接。因而，驱动器DRL<0>～DRL<n-1>驱动WL1L<0>～WL1L<n-1>，驱动器DRR<0>～DRR<n-1>驱动WL1R<0>～WL1R<n-1>。从而，同一行的第1端口用字线WL1L<i>及WL1R<i>由共用的输出线OL<i>共同选择(成为″H″电平)。
这样的构成的实施例3的半导体存储装置除了实施例1的效果外，还具有以下的效果。
比较实施例3的半导体存储装置与实施例1的半导体存储装置，由于个别地驱动1端口存储单元阵列11L、2端口存储单元阵列12R的第1端口用字线WL1L、WL1R，因而具有抑制因字线的电阻分量导致的信号传送延迟的增大的第1效果。
而且，由于从实施例3的行解码器18到最远位置的存储单元的距离比从实施例1的行解码器16到最远位置的存储单元的距离短，因而具有抑制因字线的电阻分量导致的信号传送延迟的增大的第2效果。
另外，实施例3中，为1端口存储单元阵列11L及2端口存储单元阵列12R设置了各自的第1端口用字线WL1L及WL1R，与实施例1相同，以行为单位设置1根第1端口用字线WL1，作为1端口存储单元阵列11L及2端口存储单元阵列12R共享的共用字线，并用共用的驱动器驱动，通过这样的结构，也可具有抑制因字线的电阻分量导致的信号传送延迟的增大的上述第2效果。
<实施例4>
(全体结构)图11是本发明实施例4的半导体存储装置的构成的方框图。
如该图所示，1端口存储单元阵列11和联想(CAMContentAddressable Memory按内容寻址的存储器)单元阵列13(第2存储单元阵列)在单芯片上混合配置，构成存储器宏。即，1端口存储单元阵列11中设置第1端口用字线WL1(第1字线(共用字线))，CAM单元阵列13中设置第1端口用字线WL1(第2字线(共用字线))及作为第2端口的匹配线ML(第3字线)。
由于行解码器16、控制电路31、列选择器21、22与图1所示实施例1相同，因而省略其说明。
控制电路33在加法比较控制输入信号ME的定时控制下，控制驱动器电路26及一致检测电路27的动作。
驱动器电路26在控制电路33的控制下进行数据比较检索时，将与m根搜索线对SL·/SL相当的数据输入信号DI2<m-1:0>，即1行的期望值数据输入CAM单元阵列13。
一致检测电路27在控制电路33的控制下进行数据比较检索时，根据CAM单元阵列13中的多个匹配线ML的信号值，输出匹配输出数据MO及命中输出数据BO。
(存储单元结构)图12是1端口存储单元阵列11及CAM单元阵列13的存储单元阵列构造的电路图。另外，图中为了便于说明，只表示了2×2构造的存储单元，并不表示实际的存储单元阵列的大小(矩阵状的存储单元配置)。
1端口存储单元阵列11与图2所示实施例1的构成相同，因而省略其说明。
另一方面，CAM单元阵列13由存储单元mc00、存储单元mc01、存储单元mc10及存储单元mc11构成。
存储单元mc00～mc11分别由交叉连接的反相器41及42、一个电极与反相器41的输入连接的NMOS晶体管Q11、一个电极与反相器42的输入连接的NMOS晶体管Q12，以及NMOS晶体管Q23～Q26构成。
NMOS晶体管Q23及Q24的栅电极分别连接到反相器42及41的输入，它们的一个电极通过连接点N23彼此相连，栅电极共同连接到连接点N23的NMOS晶体管Q25及Q26的一个电极接地。
同一行的存储单元mc00及mc01中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<0>电气连接，NMOS晶体管Q25及Q26的另一个电极共同与匹配线ML<0>连接。
同一行的存储单元mc10及mc11中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<1>电气连接，NMOS晶体管Q25及Q26的另一个电极共同与匹配线ML<1>连接。
同一列的存储单元mc00及mc10都设置在第1端口用位线对BL21<0>·/BL21<0>之间，这些存储单元mc00及mc10中，NMOS晶体管Q11的另一个电极与第1端口用位线BL21<0>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL21<0>电气连接。
而且，存储单元mc00及mc10都设置在搜索线对SL<0>·/SL<0>之间，这些存储单元mc00及mc10中，NMOS晶体管Q23的另一个电极与搜索线SL<0>电气连接，NMOS晶体管Q24的另一个电极与反相搜索线/SL<0>电气连接。
同一列的存储单元mc01及mc11都设置在第1端口用位线对BL21<1>·/BL21<1>之间，这些存储单元mc01及mc11中，NMOS晶体管Q11的另一个电极与第1端口用位线BL21<1>电气连接，NMOS晶体管Q1 2的另一个电极与第1端口用反相位线/BL21<1>电气连接。
而且，存储单元mc01及mc11都设置在搜索线对SL<1>·/SL<1>之间，这些存储单元mc01及mc11中，NMOS晶体管Q2 3的另一个电极与搜索线SL<1>电气连接，NMOS晶体管Q24的另一个电极与反相搜索线/SL<2>电气连接。
匹配线ML<0>及ML<1>分别由驱动器55及56(通常，内置于一致检测电路27(未图示))放大。
(动作)以下，参照图11及图12，说明第2端口进行的数据的比较检索动作。另外，除了将2端口存储单元阵列12置换成CAM单元阵列13外，第1端口进行的读出及写入动作与实施例1相同，因而省略其说明。
以下，说明第2端口进行的数据的比较检索动作。这里，为了便于说明，令1端口存储单元阵列11及CAM单元阵列13的存储单元阵列结构为n(行)×m(列)＝2×2。
执行第2端口的数据的比较检索动作时，将所有匹配线ML<0>及ML<1>预充电到″H″后，激活比较控制输入信号ME。同时，将外部的期望值数据作为数据输入信号DI2<1:0>提供给驱动器电路26。从而，所有匹配线ML<0>及ML<1>成为选择状态。
驱动器电路26根据数据输入信号DI2<1:0>，将搜索线对SL<0>·/SL<0>及SL<1>·/SL<1>分别驱动到″H″或″L″。其结果，可对CAM单元阵列13的所有存储单元存储单元mc00～mc11进行上述期望值数据和存储数据的比较。
以下，详细说明比较动作。考虑向搜索线对SL<0>·/SL<0>提供期望值数据″1 ″(向搜索线对SL<0>·/SL<0>施加″H″·″L″)的情况。
此时，若存储单元mc00的存储内容为″1″(反相器41的输出为″L″(反相器42的输出为″H″))，则由于NMOS晶体管Q23截止，NMOS晶体管Q24导通，″L″传送到连接点N23。结果，NMOS晶体管Q25及Q26维持截止状态，匹配线ML<0>维持″H″(一致)。
另一方面，若存储单元mc00的存储内容为″0″(反相器41的输出为″H″(反相器42的输出为″L″))，则由于NMOS晶体管Q23导通，NMOS晶体管Q24截止，″H″传送到连接点N23。结果，NMOS晶体管Q25及Q26成为导通状态，匹配线ML<0>变成″L″(不一致)。
搜索线对SL<0>·/SL<0>间设置的存储单元mc10和匹配线ML<1>之间，搜索线对SL<1>·/SL<1>间设置的存储单元mc01及mc11和匹配线ML<0>及ML<1>之间，也进行同样的比较动作。
从而，当存储单元mc00及存储单元mc01双方的比较结果都一致时，匹配线ML<0>成为″H″，只要有一方比较结果不一致，匹配线ML<0>成为″L″。
同样，存储单元mc10及存储单元mc11双方的比较结果都一致时，匹配线ML<1>成为″H″，只要有一方比较结果不一致，匹配线ML<1>成为″L″。
匹配线ML<0>及匹配线ML<1>获得的信号分别由驱动器55及56放大，通过图12中未图示的一致检测电路27，所有匹配线ML的信号作为2比特的匹配输出数据MO输出，同时，所有匹配线ML的信号的逻辑积作为1比特的命中输出数据BO输出。即，所有匹配线ML为″H″(一致)时，命中输出数据BO成为″H″，除此以外的其他情况，命中输出数据BO成为″L″。
如上所述，1端口存储单元阵列11及CAM单元阵列13中，以4比特单位分割成上位及下位并保持的总计8比特数据可从第1端口进行读写。
从第2端口可进行CAM单元阵列13中保持的下位4比特数据的数据比较动作。此时，上位4比特数据完全不能存取。
结果，实施例4的半导体存储装置，将以8比特长度单位存取的数据分割成4比特单位，可以对分割的下位4比特单位的数据进行存取(比较动作)。
这样，实施例4的半导体存储装置，可通过行解码器16对具有电路结构互不相同的存储单元的1端口存储单元阵列11及CAM单元阵列13进行控制，因而，可以获得对不同构造的单端口存储单元及联想存储单元同时进行存取的单芯片结构的半导体存储装置。
(布局结构)图13是表示CAM存储单元MC的详细电路图。如该图所示，反相器41由PMOS晶体管P1及NMOS晶体管N1构成的CMOS反相器构成，反相器42由PMOS晶体管P2及NMOS晶体管N2构成的CMOS反相器构成。
除了字线WL、位线对BL·/BL、匹配线ML、搜索线对SL·/SL被一般化以外，其他构成与用图12的存储单元mc00等说明的结构相同。
图14～图16是表示CAM存储单元MC的布局结构的说明图。图14是说明整个层中的布局结构的平面图。图15主要是说明第1铝配线层下的布局结构的平面图。图16是说明第2铝配线层上的布局结构的平面图。另外，考虑图面的易读性，图14部分省略了符号的图示。
如图15所示，PMOS晶体管P1、P2在N阱区NW内形成，NMOS晶体管N1和NMOS晶体管Q23～Q26在P阱区PW1内形成，NMOS晶体管N2和NMOS晶体管Q11及Q12在P阱区PW0内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别在相反侧形成。
N阱区NW内，横跨P+扩散区FL110、FL101之间的多晶硅配线PL1构成PMOS晶体管P1，横跨P+扩散区FL100、FL111之间的多晶硅配线PL2构成PMOS晶体管P2。
P阱区PW1内，横跨N+扩散区FL201、211之间及FL202、FL213之间的多晶硅配线PL1构成NMOS晶体管N1及Q23，横跨N+扩散区FL230、213之间的多晶硅配线PL2构成NMOS晶体管Q24。另外，多晶硅配线PL1在从N阱区NW到P阱区PW1中形成，作为NMOS晶体管N1、Q23及PMOS晶体管P1的栅极共用。
而且，横跨N+扩散区FL203、FL214之间的多晶硅配线PL5的上部PL5a构成NMOS晶体管Q25，横跨N+扩散区FL214、FL231之间的多晶硅配线PL5的下部PL5b构成NMOS晶体管Q26。多晶硅配线PL5的两部分(PL5a，PL5b)形成平行设置的横U字状，由NMOS晶体管Q25、Q26共用。
P阱区PW0内，横跨N+扩散区FL200、FL210之间的多晶硅配线PL2构成NMOS晶体管N2，横跨N+扩散区FL210、FL220之间及FL212、FL221之间的多晶硅配线PL3分别构成NMOS晶体管Q11及Q12。另外，在从P阱区PW1经由N阱区NW到P阱区PW0中形成多晶硅配线PL2，作为NMOS晶体管Q24、PMOS晶体管P2及NMOS晶体管N2的栅极共用，多晶硅配线PL3作为NMOS晶体管Q11及Q12的栅极共用。
另外，多晶硅配线PL1、多晶硅配线PL3及多晶硅配线PL5的上部PL5a在同一直线上形成，多晶硅配线PL2及多晶硅配线PL5的下部5b在同一直线上形成。
结果，通过沿同一直线形成PMOS晶体管P1、NMOS晶体管N1、Q11、Q12、Q23及Q25，沿同一直线形成PMOS晶体管P2、NMOS晶体管N2、Q24及Q26，可以将CAM存储单元MC的单元高度CHC设定成与单端口存储单元MS同样的相当于2个晶体管的量(CHC＝HC1)。
P阱区PW0中，N+扩散区FL200上的接地配线LG1经由扩散接触孔CH与扩散区FL200电气连接。多晶硅配线PL3经由栅极接触孔GC与字线1WL1电气连接，扩散区FL220上的位线1BL21经由扩散接触孔CH与扩散区FL220电气连接，扩散区FL221上的反相位线/1BL21经由扩散接触孔CH与扩散区FL221电气连接。
而且，通过在从N+扩散区FL212到多晶硅配线PL1中形成的共用接触孔SC，多晶硅配线PL1和N+扩散区FL212电气连接。
N阱区NW中，扩散区FL100上的电源配线LV1经由扩散接触孔CH与扩散区FL100电气连接，扩散区FL101上的电源配线LV1经由扩散接触孔CH与扩散区FL101电气连接。
P阱区PW1中，扩散区FL230上的搜索线1SL(第1层铝配线)经由扩散接触孔CH与扩散区FL230电气连接。扩散区FL202上的反相搜索线/1SL(第1层铝配线)经由扩散接触孔CH与扩散区FL202电气连接。
从扩散区FL213向多晶硅配线PL5延伸形成的第1层铝配线即铝配线AL105，经由扩散接触孔CH1与扩散区FL213电气连接，经由栅极接触孔GC与多晶硅配线PL5电气连接。
扩散区FL201上的接地配线LG1经由扩散接触孔CH与扩散区FL201电气连接，扩散区FL203上的接地配线LG1经由扩散接触孔CH与扩散区FL203电气连接，扩散区FL231上的接地配线LG1经由扩散接触孔CH与扩散区FL231电气连接。
扩散区FL214上的匹配线1ML(第1层铝配线)经由扩散接触孔CH与扩散区FL214电气连接。
从P阱区PW0的扩散区FL210向N阱区NW的扩散区FL111延伸形成的第1层铝配线即铝配线AL102，经由扩散接触孔CH与扩散区FL210电气连接。通过在从扩散区FL111到多晶硅配线PL1中形成的共用接触孔SC，铝配线AL102与扩散区FL111及多晶硅配线PL1电气连接。
从P阱区PW1的扩散区FL211向N阱区NW的扩散区FL110延伸形成的第1层铝配线即铝配线AL103，经由扩散接触孔CH与扩散区FL211电气连接。通过在从扩散区FL110到多晶硅配线PL2中形成的共用接触孔SC，铝配线AL103与扩散区FL110及多晶硅配线PL2电气连接。
如图16所示，接地配线LG2经由通孔VH1与下方的接地配线LG1(未图示)电气连接。电源配线LV2经由通孔VH1与下方的电源配线LV1(未图示)电气连接。
字线2WL1经由通孔VH1与字线1WL1(未图示)电气连接，字线3WL1经由通孔VH2与字线2WL1电气连接。这些字线1WL1～字线3WL1构成图11～图13的第1端口用字线WL1。
匹配线2ML经由通孔VH1与匹配线1ML(未图示)电气连接，字线3ML经由通孔VH2与匹配线2ML电气连接。这些匹配线1ML～字线3ML构成图11～图13的第2端口用匹配线ML。
字线3WL1及匹配线3ML是横跨P阱区PW0、PW1及N阱区NW而形成的。
位线2BL21经由通孔VH1与下方的位线1BL21(未图示)电气连接，反相位线/2BL21经由通孔VH1与下方的反相位线/1BL21(未图示)电气连接。
搜索线2SL(第2层铝配线)经由通孔VH1与下方的搜索线1SL(未图示)电气连接。反相搜索线/2SL(第2层铝配线)经由通孔VH1与下方的反相搜索线/1SL电气连接。
位线2BL21、位线1BL21及反相位线/2BL21、/1BL21构成图11～图13的第1端口用位线对BL21及/BL21，搜索线2SL、1SL及反相搜索线/2SL、/1SL构成图11～图13的搜索线对SL、/SL。
在反相搜索线/2SL和匹配线2ML之间形成通过配线2DL(第2层铝配线)，该通过配线2DL不与任一配线电气连接。另外，不一定必须形成该通过配线2DL。
位线2BL21、/2BL21、搜索线2SL、/2SL、接地配线LG2、电源配线LV2及通过配线2DL分别在P阱区PW1、PW0及N阱区NW中沿图中纵方向相互并行地形成。
这样，通过将CAM存储单元MC的单元高度设定成与单端口存储单元MS的单元高度相同(HC1＝CHC)，不必设置间隔等的无用区域，可以邻接配置单端口存储单元MS及CAM存储单元MC。此时，与图7所示实施例1相同，边界线上的字线1WL1、栅极接触孔GC及通孔VH1可共用。
(其他)另外，象实施例3一样，将行解码器16置换成与行解码器18相当的行解码器，并设置在1端口存储单元阵列11、CAM单元阵列13之间时，可以获得与实施例3同样的效果。
<实施例5>
(全体结构)图17是本发明实施例5的半导体存储装置的构成的方框图。
如该图所示，将2端口存储单元阵列14(第1存储单元阵列)和2端口存储单元阵列12混合配置在单芯片上，构成存储器宏。即，2端口存储单元阵列14中设置第1端口用字线WL1(第1字线(共用字线))及第2端口用字线WL3，2端口存储单元阵列12中设置第1端口用字线WL1(第2字线(共用字线))及第2端口用字线WL2(第3字线)。
对于行解码器16、17、控制电路31、32、列选择器21～23，由于与图1所示实施例1相同，因而省略其说明。但是，为了便于说明，列选择器21控制的第1端口用位线对的名称变更成BL11·/BL11。
控制电路34接收地址输入总线信号AD3，在读出控制输入信号RE3及写入控制输入信号WE3的定时控制下，将行地址提供给行解码器18，列地址提供给列选择器24。
行解码器19根据控制电路34接收的行地址，驱动2端口存储单元阵列14内的多根第2端口用字线WL3。
列选择器24根据来自控制电路34的列地址，从多个第2端口用位线对BL12·/BL12选择相当于4比特的量，经由选择的第2端口用位线对BL12·/BL12对2端口存储单元阵列14进行数据输入输出总线信号DIO3<3:0>的输入输出。
另外，列选择器24具有读出放大器(SA)功能及写入驱动(WD)功能。
(存储单元结构)图18是2端口存储单元阵列14及2端口存储单元阵列12的存储单元阵列构造的电路图。另外，该图中为了便于说明，只显示了2×2构造的存储单元，并不表示实际的存储单元阵列的大小(矩阵状的存储单元配置)。另外，2端口存储单元阵列12与图2所示实施例1相同，省略其说明。
2端口存储单元阵列14由存储单元mw00、存储单元mw01、存储单元mw10及存储单元mw11构成。
存储单元mw00～mw11分别由交叉连接的反相器41及42、一个电极与反相器41的输入连接的NMOS晶体管Q11及Q31、一个电极与反相器42的输入连接的NMOS晶体管Q12及Q32构成。
第2端口用字线WL3<0>及WL3<1>分别由驱动器57及58(通常，内置于行解码器19(未图示))驱动。
同一行的存储单元mw00及mw01中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<0>电气连接，NMOS晶体管Q31及Q32的栅电极共同与第2端口用字线WL3<0>电气连接。
同一行的存储单元mw10及mw11中，NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1<1>电气连接，NMOS晶体管Q31及Q32的栅电极共同与第2端口用字线WL3<1>电气连接。
同一列的存储单元mw00及mw10都设置在第1端口用位线对BL11<0>·/BL11<0>之间，这些存储单元mw00及mw10中，NMOS晶体管Q11的另一个电极与第1端口用位线BL11<0>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL11<0>电气连接。
而且，存储单元mw00及mw10都设置在第2端口用位线对BL12<0>·/BL12<0>之间，这些存储单元mw00及mw10中，NMOS晶体管Q31的另一个电极与第2端口用位线BL12<0>电气连接，NMOS晶体管Q32的另一个电极与第2端口用反相位线/BL12<0>电气连接。
同一列的存储单元mw01及mw11都设置在第1端口用位线对BL11<1>·/BL11<1>之间，这些存储单元mw01及mw11中，NMOS晶体管Q11的另一个电极与第1端口用位线BL11<1>电气连接，NMOS晶体管Q12的另一个电极与第1端口用反相位线/BL11<1>电气连接。
而且，存储单元mw01及mw11都设置在第2端口用位线对BL12<1>·/BL12<1>之间，这些存储单元mw01及mw11中，NMOS晶体管Q31的另一个电极与第2端口用位线BL12<1>电气连接，NMOS晶体管Q32的另一个电极与第2端口用反相位线/BL12<1>电气连接。
(动作)另外，通过第2端口对2端口存储单元阵列14进行的读出及写入动作与2端口存储单元阵列12相同，因而省略其说明。另外，其他动作与实施例1相同，因而省略其说明。
从而，实施例5的半导体存储装置可以通过行解码器16控制2端口存储单元阵列14及2端口存储单元阵列12，从而，可以获得可分别对不同存储单元阵列中的2端口存储单元同时进行存取的单芯片结构的半导体存储装置。
(与实施例2的比较)与采用2端口存储单元结构的2个存储器宏来实现与实施例2等效的半导体存储装置的情况比较，可削减一个行解码器及控制电路数(图17中都为3个，实施例2的应用中都为4个)，可实现比实施例2更高的集成度。
(布局结构)通过使2端口存储单元阵列14的布局结构与图5及图6所示实施例1的2端口存储单元阵列12的布局结构相同，可以使两者的存储单元的单元高度相同，从而，不必设置间隔等的无用区域，可以邻接配置2端口存储单元阵列12和2端口存储单元阵列14。
(其他)另外，象实施例3一样，将行解码器16置换成与行解码器18相当的行解码器，并配置在2端口存储单元阵列12、2端口存储单元阵列14之间时，可以获得与实施例3同样的效果。
<实施例6>
(全体结构)图19是本发明实施例6的半导体存储装置的构成的方框图。
如该图所示，1端口存储单元阵列11和2端口存储单元阵列36(第2存储单元阵列)混合配置在单芯片上，构成存储器宏。即，1端口存储单元阵列11中设置第1端口用字线WL1(第1字线(共用字线))，2端口存储单元阵列36中设置第1端口用字线WL1(第2字线(共用字线))及第2端口用字线WL2(第3字线)。
行解码器16、17、控制电路31及列选择器21、22与图1所示实施例1相同，因而省略其说明。
控制电路35接收地址输入总线信号AD2，在读出控制输入信号RE2的定时控制下，将行地址提供给行解码器17，列地址提供给列选择器37。
列选择器37根据来自控制电路35的列地址，从多个第2端口用读出位线对RBL选择相当于4比特的量，经由选择的读出位线对RBL对2端口存储单元阵列36进行数据输出信号DO2<3:0>的输入输出。
另外，列选择器37具有读出放大器功能及驱动功能。
(存储单元结构)图20是表示2端口存储单元阵列36的1个单位的2端口存储单元38的构成的电路图。
如该图所示，反相器41由PMOS晶体管P1及NMOS晶体管N1构成的CMOS反相器构成，反相器42由PMOS晶体管P2及NMOS晶体管N2构成的CMOS反相器构成。
反相器41的输入(反相器42的输出)即结点Na，经由NMOS晶体管N3与第1端口用位线对BL21连接，反相器42的输入即结点Nb，经由NMOS晶体管N4与第L端口用反相位线/BL21连接。然后，NMOS晶体管N3及N4的栅电极与第1端口用字线WL1连接。
NMOS晶体管N5的栅电极与结点Na连接，源电极接地，漏电极经由NMOS晶体管N6与读出位线RBL连接。NMOS晶体管N6的栅电极与第2端口用字线WL2连接。
(动作)以下，参照图19及图20，说明第2端口的读出动作。这里，为了便于说明，令2端口存储单元阵列36的存储单元阵列结构为n(行)×m(列)。另外，对第1端口进行的读出及写入动作与实施例1相同，因而省略其说明。
所有读出位线RBL预充电成″H″后，激活读出控制输入信号RE2。读出控制输入信号RE2若成为激活状态，则经由控制电路35接收地址输入总线信号AD2所对应的行地址的行解码器17，从n比特的第2端口用字线WL2<n-1:0>中选择1个第2端口用字线WL2<i>(i＝0～n-1)，使之为激活状态。
然后，与成为激活状态的第2端口用字线WL2<i>连接的2端口存储单元阵列36的选择存储单元各自的NMOS晶体管Q21及Q22成为导通状态，各选择存储单元的存储内容传送到对应的读出位线RBL。
例如，2端口存储单元38存储″0″(结点Na假定为″H″)时，NMOS晶体管N5及由第2端口用字线WL2选择的NMOS晶体管N6都导通，因而读出位线RBL设定成″L″。
2端口存储单元38存储″1″(结点Na假定为″L″)时，由于NMOS晶体管N5截止，即使由第2端口用字线WL2选择的NMOS晶体管N6导通，读出位线RBL也维持″H″。
这样，2端口存储单元38的存储内容经由所有读出位线RBL读出。
经由控制电路35接收地址输入总线信号AD2所对应的列地址的列选择器37，从m根读出位线对RBL选择4根读出位线，通过内部的读出放大器进行感知和放大，将数据输出信号DO2<3:0>作为4比特的读出数据输出。
如上所述，在1端口存储单元阵列11及2端口存储单元阵列36中，以4比特单位分割成上位及下位并保持的总计8比特数据可以从第1端口进行读写。
2端口存储单元阵列36中保持的下位4比特数据可以从第2端口进行读出。此时，完全不存取上位4比特数据。
结果，实施例6的半导体存储装置，将以8比特长度单位存取的数据分割成4比特单位，可以存取分割的下位4比特单位的数据，由于从第1及第2端口可存取下位4比特，因而可以根据数据的分割存取的要求进行读出。
这样，实施例6的半导体存储装置中，由于用行解码器16可以控制具有电路结构互不相同的存储单元的1端口存储单元阵列11及2端口存储单元阵列36，因而可以获得可对不同构造的单端口存储单元及2端口存储单元同时进行存取的单芯片结构的半导体存储装置。
(与实施例2的比较)与实施例1相同，若与采用象实施例2一样的1端口存储单元结构的存储器宏和2端口存储单元结构的存储器宏来实现与实施例6等效的半导体存储装置的情况比较，可以削减一个行解码器及控制电路数(图17中都为2个，实施例2的构成中都为3个)，实现比实施例2更高的集成度。
(布局结构)图21～图23是表示2端口存储单元阵列36的2端口存储单元38的布局结构的说明图。图21是说明整个层中的布局结构的平面图。图22主要是说明第1铝配线层下的布局结构的平面图。图23是说明第2铝配线层上的布局结构的平面图。另外，考虑图面的可读性，图21省略了部分符号的图示。
如图22所示，PMOS晶体管P1、P2在N阱区NW内形成，NMOS晶体管N1、NMOS晶体管N5及N6在P阱区PW1内形成，NMOS晶体管N2、NMOS晶体管N3及N4在P阱区PW0内形成。P阱区PW0和P阱区PW1夹着N阱区NW，分别在相反侧形成。
N阱区NW内，由横跨P+扩散区FL110、FL101间的多晶硅配线PL1构成PMOS晶体管P1，由横跨P+扩散区FL100、FL111间的多晶硅配线PL2构成PMOS晶体管P2。
P阱区PW1内，由横跨N+扩散区FL201、211间及FL213、FL201间的多晶硅配线PL1构成NMOS晶体管N1及N5，由横跨N+扩散区FL230、213间的多晶硅配线PL4构成NMOS晶体管N6。另外，在从N阱区NW到P阱区PW1中形成多晶硅配线PL1，作为NMOS晶体管N1、N5及PMOS晶体管P1的栅极共用。
P阱区PW0内，由横跨N+扩散区FL200、FL210间的多晶硅配线PL2构成NMOS晶体管N2，由横跨N+扩散区FL210、FL220间及FL212、FL221间的多晶硅配线PL3分别构成NMOS晶体管N3及N4。另外，在从N阱区NW到P阱区PW0中形成多晶硅配线PL2，作为NMOS晶体管N2及PMOS晶体管P2的栅极共用，多晶硅配线PL3作为NMOS晶体管N3及N4的栅极共用。
另外，多晶硅配线PL1及多晶硅配线PL3在同一直线上形成，多晶硅配线PL2及多晶硅配线PL4在同一直线上形成。
结果，通过沿同一直线形成PMOS晶体管P1、NMOS晶体管N1、N3～N5，沿同一直线形成PMOS晶体管P2、NMOS晶体管N2及N6，可以将2端口存储单元38的单元高度CH3设定成与单端口存储单元MS同样的相当于2个晶体管的量(CH3＝HC1)。
上述P+扩散区FL1…通过P型杂质的注入和扩散获得，N+扩散区FL2…通过N型杂质的注入和扩散获得。
P阱区PW0中，N+扩散区FL200上的接地配线LG1经由扩散接触孔CH与扩散区FL200电气连接。多晶硅配线PL3经由栅极接触孔GC与字线1WL1电气连接，扩散区FL220上的位线1BL21经由扩散接触孔CH与扩散区FL220电气连接，扩散区FL221上的反相位线/1BL21经由扩散接触孔CH与扩散区FL221电气连接。
而且，通过在从N+扩散区FL212到多晶硅配线PL1中形成的共用接触孔SC，多晶硅配线PL1与N+扩散区FL212电气连接。
N阱区NW中，扩散区FL100上的电源配线LV1经由扩散接触孔CH与扩散区FL100电气连接，扩散区FL101上的电源配线LV1经由扩散接触孔CH与扩散区FL101电气连接。
P阱区PW1中，扩散区FL230上的读出位线1RBL(第1层铝配线)经由扩散接触孔CH与扩散区FL230电气连接。
多晶硅配线PL4上的字线1WL2经由栅极接触孔GC与多晶硅配线PL4电气连接，扩散区FL201上的接地配线LG1经由扩散接触孔CH与扩散区FL201电气连接，扩散区FL202上的接地配线LG1经由扩散接触孔CH与扩散区FL202电气连接。
从P阱区PW0的扩散区FL210向N阱区NW的扩散区FL111延伸形成的第1层铝配线即铝配线AL102经由扩散接触孔CH与扩散区FL210电气连接。通过在从扩散区FL111到多晶硅配线PL1中形成的共用接触孔SC，铝配线AL102与扩散区FL111及多晶硅配线PL1电气连接。
从P阱区PW1的扩散区FL211向N阱区NW的扩散区FL110延伸形成的第1层铝配线即铝配线AL103经由扩散接触孔CH与扩散区FL211电气连接。通过从扩散区FL110到多晶硅配线PL2中形成的共用接触孔SC，铝配线AL103与扩散区FL110及多晶硅配线PL2电气连接。
如图23所示，接地配线LG2经由通孔VH1与下方的接地配线LG1(未图示)电气连接。电源配线LV2经由通孔VH1与下方的电源配线LV1(未图示)电气连接。
字线2WL1经由通孔VH1与字线1WL1(未图示)电气连接，字线3WL1经由通孔VH2与字线2WL1电气连接。这些字线1WL1～字线3WL1构成图19及图20的第1端口用字线WL1。
字线2WL2经由通孔VH1与字线1WL2(未图示)电气连接，字线3WL2经由通孔VH2与字线2WL2电气连接。这些字线1WL2～字线3WL2构成图19及图20的第2端口用字线WL2。
字线3WL1及3WL2是横跨P阱区PW0、PW1及N阱区NW形成的。
位线2BL21(第2层铝配线)经由通孔VH1与下方的位线1BL21(未图示)电气连接，反相位线/2BL21(第2层铝配线)经由通孔VH1与下方的反相位线/1BL21(未图示)电气连接。
位线2RBL(第2层铝配线)经由通孔VH1与下方的位线1RBL(未图示)电气连接。
位线2BL21、位线1BL21及反相位线/2BL21、/1BL21构成图19及图20的第1端口用位线对BL21及/BL21，位线2RBL及位线1RBL构成图19及图20的读出位线RBL。
位线2BL21、/2BL21、读出位线2RBL、接地配线LG2及电源配线LV2分别在P阱区PW1、PW0及N阱区NW上沿图中纵方向相互并行地形成。
这样，通过将2端口存储单元38的单元高度设定成与单端口存储单元MS的单元高度相同(HC1＝CH3)，不必设置间隔等的无用区域，可以邻接配置单端口存储单元MS及2端口存储单元38。此时，与图7所示实施例1同样，可共用边界线上的字线1WL1、栅极接触孔GC及通孔VH1。
(其他)另外，象实施例3一样，将行解码器16置换成相当于行解码器18的行解码器，并设置在1端口存储单元阵列11、2端口存储单元阵列36之间时，可获得与实施例3同样的效果。
<实施例7>
(全体结构)图24是表示本发明实施例7的半导体存储装置的构成的方框图。
如该图所示，在两端形成定时调整用1端口存储单元阵列15a(第1存储单元阵列)、15b(第3存储单元阵列)，将中央部分形成的实际操作用2端口存储单元阵列15m(第2存储单元阵列)夹于其间，这些存储单元阵列15a、15b、15m一体形成。定时调整用1端口存储单元阵列15a、15b中，跨过多行配置至少一列的多个伪单元。
控制电路30A接收地址输入总线信号AD1，在读出控制输入信号RE1及写入控制输入信号WE1的定时控制下，将行地址提供给行解码器20A，将列地址提供给列选择器25A。
控制电路30B接收地址输入总线信号AD2，在读出控制输入信号RE2及写入控制输入信号WE2的定时控制下，将行地址提供给行解码器20B，列地址提供给列选择器25B。
行解码器20A(第1行解码器)根据行地址，驱动多根第1端口用字线WL1(第1、第2字线(共用字线))，行解码器20B根据行地址，驱动多根第2端口用字线WL2(第3字线)。
列选择器25A根据来自控制电路30A的列地址，从多个第1端口用位线对BL1·/BL1选择规定位，经由选择的第1端口用位线对BL1·/BL1对1端口存储单元阵列11进行数据输入输出总线信号DIOA的输入输出。
列选择器25B根据来自控制电路30B的列地址，从多个第2端口用位线对BL2·/BL2选择规定位，经由选择的第2端口用位线对BL2·/BL2对2端口存储单元阵列12进行数据输入输出总线信号DIOB的输入输出。
另外，这些列选择器25A、25B具有SA功能、WD功能以及后述的伪读出功能。
(存储单元结构)图25是在定时调整用1端口存储单元阵列15a、15b中形成的伪单元6(6a，6b)的构成的电路图。
如该图所示，反相器43由PMOS晶体管P11及NMOS晶体管N11构成的CMOS反相器构成，反相器44由PMOS晶体管P12及NMOS晶体管N12构成的CMOS反相器构成。
反相器44的输入部(PMOS晶体管P12及NMOS晶体管N12的栅极)固定在电源电压。
伪单元6由一个电极连接到反相器43的输入(结点Na)的NMOS晶体管N13和一个电极连接到反相器44的输入(结点Nb)的NMOS晶体管N14构成。
NMOS晶体管N13及N14的栅电极共同与字线WL(WL1，WL2)电气连接，NMOS晶体管N13的另一个电极与伪DBL电气连接，NMOS晶体管N14的另一个电极与反相伪位线/DBL电气连接。
图26是实际操作用2端口存储单元阵列15m及定时调整用1端口存储单元阵列15a、15b的存储单元阵列构造的电路图。另外，该图中，为了便于说明，只显示了实际操作用2端口存储单元阵列15m为2×2构造的存储单元的情况，并不表示实际的存储单元阵列的大小(矩阵状的存储单元配置)。
行解码器20A从多根第1端口用字线WL1中选择一根第1端口用字线WL1，设定成″H″。行解码器20B从多根第2端口用字线WL2中选择一根第2端口用字线WL2，设定成″H″。
2端口存储单元5由交叉连接的反相器41及42、一个电极连接到反相器41的输入的NMOS晶体管Q11及Q21，以及一个电极连接到反相器42的输入的NMOS晶体管Q12及Q22构成。
同一行的2端口存储单元5中的NMOS晶体管Q11及Q12的栅电极共同与第1端口用字线WL1电气连接，NMOS晶体管Q21及Q22的栅电极共同与第2端口用字线WL2电气连接。
同一列的2端口存储单元5中的NMOS晶体管Q11及Q12的另一个电极分别与共用的第1端口用位线BL1、/BL1电气连接，NMOS晶体管Q21及Q22的另一个电极分别与共用的第2端口用位线BL2、/BL2电气连接。
定时调整用1端口存储单元阵列15a的伪单元6a中，NMOS晶体管N13及N14的栅电极(第1伪端口)共同与第1端口用字线WL1电气连接，NMOS晶体管N13及N14的另一个电极分别与伪位线DBL0及/DBL1电气连接。
定时调整用1端口存储单元阵列15b的伪单元6b中，NMOS晶体管N13及N14的栅电极(第2伪端口)共同与第2端口用字线WL2电气连接，NMOS晶体管N13及N14的另一个电极分别与伪位线DBL1及/DBL1电气连接。
这样，实施例7的半导体存储装置，在实际操作用2端口存储单元阵列15m的两端设置了定时调整用1端口存储单元阵列15a、15b。
(定时调整动作)对定时调整用1端口存储单元阵列15a的伪单元6a，说明该结构中的伪单元6进行的定时调整动作。
在执行实际操作用2端口存储单元阵列15m及定时调整用1端口存储单元阵列15a的第1端口的读出动作时，将伪位线对DBL、/DBL预充电到″H″后，选择的第1端口用字线WL1若设定成″H″，则与选择的第1端口用字线WL1连接的伪单元6a的伪位线DBL0的电位下拉到″L″，反相伪位线/DBL0的电位保持预充电的″H″。
此时，若用列选择器25A内的伪读出功能(电压电平检测电路或伪读出电路)检测到下拉到″L″电平的伪位线DBL的电位，则以该事件作为触发信号，使用以激活实际操作用2端口存储单元阵列15m用的SA功能的读出放大器激活信号成为激活状态。结果，可以对实际操作用2端口存储单元阵列15m的2端口存储单元5进行稳定的读出动作。
从而，通过对2端口存储单元5优化伪单元6a的晶体管尺寸，可获得期望的读出定时。
另外，通过对伪单元6b也进行同样的定时调整动作，可以在第2端口的读出中也获得同样的效果。
这样，通过将伪单元6a用于生成第1端口的读出定时、将伪单元6b用于生成第2端口的读出定时，采用比2端口存储单元5少的端口结构的伪单元6a、6b也可以无障碍地进行读出定时的调整。
另外，实际操作用2端口存储单元阵列15m中的2端口的读出及读出动作与已有的2端口和2端口存储单元的动作相同，因而省略其说明。
(布局结构)作为伪单元6，采用与在实际操作用2端口存储单元阵列15m中设置的2端口存储单元5不同的端口结构的1端口存储单元。一般，2端口存储单元的单元面积为1端口存储单元的大约2倍左右。例如，这通过对实施例1所示1端口存储单元阵列11的存储单元构造(参照图3、图4、图7)的布局结构和2端口存储单元阵列12的存储单元构造(参照图5～图7)的布局结构进行比较可以明白。
结果，实施例7的半导体存储装置，通过分别配置具有1端口结构的伪单元6的定时调整用1端口存储单元阵列15a、15b，使它们与实际操作用2端口存储单元区域15m邻接，可以缩小定时调整用1端口存储单元阵列15a、15b的形成面积，且可获得提高装置全体的集成度的效果。
即，实施例7的半导体存储装置，通过将伪单元的可存取端口数设定成比实际操作用存储单元即2端口存储单元5的可存取端口数少，可以缩小形成面积，提高装置的集成度。
如上所述，本发明的权利要求1记载的半导体存储装置可通过第1行解码器控制第1及第2存储单元阵列，因而，可以获得可同时对第1及第2存储单元进行存取的单芯片结构的半导体存储装置。
权利要求
1.一种半导体存储装置，具有第1及第2存储单元阵列，上述第1存储单元阵列包括跨过多行而配置成至少一列的多个第1存储单元；以行为单位连接到上述多个第1存储单元的多根第1字线，上述第2存储单元阵列包括矩阵状配置的多个第2存储单元；以行为单位连接到上述多个第2存储单元的多根第2字线；以行为单位连接到上述多个第2存储单元，且与上述多个第1存储单元都不连接的多根第3字线；以列为单位与上述多个第2存储单元对应设置，可对上述多根第2字线中的选择状态的第2字线所连接的第2存储单元进行存取的多个第1位线；以列为单位与上述多个第2存储单元对应设置，可对上述多根第3字线中的选择状态的第3字线所连接的第2存储单元进行存取的多个第2位线；上述半导体存储装置还包括第1行解码器，根据第1地址信号使上述多根第1字线的任一字线及上述多根第2字线的任一字线同时为选择状态。
2.权利要求1所述的半导体存储装置，其特征在于上述多个第1存储单元包括矩阵状配置的多个存储单元，上述多根第1及第2字线包含以行为单位共有的多根共用字线。
3.权利要求1所述的半导体存储装置，其特征在于上述多个第1存储单元包括矩阵状配置的多个存储单元，上述第1行解码器配置在上述第1及第2存储单元阵列之间。
4.权利要求1至3的任一项所述的半导体存储装置，其特征在于上述第1及第2存储单元具有端口结构互不相同的电路结构。
5.权利要求4所述的半导体存储装置，其特征在于上述第1存储单元包含仅通过第1端口可存取的1端口结构存储单元，上述第2存储单元包含通过上述第1端口及第2端口可存取的2端口结构存储单元，通过上述第1解码器令上述第1及第2字线为选择状态而进行的存取包括通过上述第1端口进行的存取。
6.权利要求5所述的半导体存储装置，其特征在于还包括根据第2地址信号使上述多根第3字线的任一字线为选择状态的第2行解码器，通过上述第2行解码器令上述第3字线为选择状态而进行的存取包括通过上述第2端口进行的存取。
7.权利要求5或6所述的半导体存储装置，其特征在于上述第2存储单元包括通过上述第2端口可读写的2端口结构存储单元。
8.权利要求5所述的半导体存储装置，其特征在于上述第2存储单元包括联想存储单元，该联想存储单元可将外部提供的期望值和自身的存储内容的比较结果通过上述第2端口输出。
9.权利要求5或6所述的半导体存储装置，其特征在于上述第2存储单元包括仅通过上述第2端口可读出的2端口结构存储单元。
10.权利要求5或权利要求6所述的半导体存储装置，其特征在于上述第1存储单元及上述第2存储单元，将布局结构上的规定方向的形成长度即单元高度设定成相同。
11.权利要求4所述的半导体存储装置，其特征在于还包括根据第2地址信号使上述多根第3字线的任一字线为选择状态的第2行解码器，上述第1存储单元包括通过上述第1端口及第2端口可存取的2端口结构存储单元，上述第2存储单元包括通过上述第1端口及不同于上述第2端口的第3端口可存取的2端口结构存储单元，通过上述第1解码器令上述第1及第2字线为选择状态而进行的存取包括通过上述第1端口进行的存取，通过上述第2解码器令上述第3字线为选择状态而进行的存取包括通过上述第3端口进行的存取。
12.权利要求1所述的半导体存储装置，其特征在于上述多个第1存储单元包含多个第1伪单元，上述多个第2存储单元包含多个实际操作用存储单元，上述多根第1及第2字线包含以行为单位共有的多根共用字线，上述第1伪单元的可存取端口数设定成比上述实际操作用存储单元的可存取端口数少。
13.权利要求12所述的半导体存储装置，其特征在于，还包括第2行解码器，根据第2地址信号令上述多根第3字线的任一字线为选择状态；第3存储单元阵列，具有跨过多行而配置成至少一列的多个第2伪单元，上述第1及第3存储单元阵列将上述第2存储单元阵列夹于其间一体形成，上述第2伪单元的可存取端口数设定成比上述实际操作用存储单元的可存取端口数少，上述实际操作用存储单元包括具有可存取第1及第2端口的2端口结构存储单元，上述第1及第2伪单元包括具有可存取第1及第2伪端口的1端口结构存储单元，上述多个实际操作用存储单元的上述第1端口及上述多个第1伪单元的上述第1伪端口，以行为单位共同连接到上述多根共用字线，上述多个实际操作用存储单元的上述第2端口及上述多个第2伪单元的上述第2伪端口，以行为单位共同连接到上述多根第3字线，上述第1行解码器包括在上述第1存储单元阵列附近配置的行解码器，上述第2行解码器包括在上述第3存储单元阵列附近配置的行解码器。
14.权利要求13所述的半导体存储装置，其特征在于上述第1及第2伪单元包含对上述实际操作用存储单元进行读出定时调整用的存储单元。
全文摘要
本发明可提供对不同存储单元阵列中存在的存储单元可同时进行存取的单芯片结构的半导体存储装置。都设置有第1端口用字线WL1的1端口存储单元阵列11和2端口存储单元阵列12在单芯片上混合配置，构成半导体存储装置。通过用行解码器16从多根第1端口用字线WL1选择任一字线并使之为激活状态，可以对1端口存储单元阵列11及2端口存储单元阵列12的各自的存储单元同时进行存取。通过用行解码器18从多根第2端口用字线WL2选择任一字线并使之为激活状态，可以单独对2端口存储单元阵列12进行存取。
文档编号H01L21/70GK1507060SQ0315890
公开日2004年6月23日 申请日期2003年9月10日 优先权日2002年12月10日
发明者新居浩二 申请人:株式会社瑞萨科技