专利名称：多芯片封装结构的制作方法
技术领域：
本实用新型有关一种多芯片封装结构，且特别有关一种利用基板承载多个倒装芯片堆叠芯片的封装结构(Flip-Chip stacked die package)，可以改善基板的电性效能及缩减多芯片封装结构的面积。
背景技术：
在现今资讯社会的时代，电子产品已成为不可或缺的生活必需品之一，琳琅满目的电子产品充斥于市面上。随着电子科技的进步，许多功能性强、运算速度快及存储容量大的电子产品便研发出来，但是体积不但没有增加，反而却朝向轻、薄、短、小的趋势迈进。为达到缩小体积及重量的目的，就电路设计而言，融入整合的概念，如此仅须利用一芯片便可以达到许多功能，且芯片内已能够制作出纳米等级线宽的集成电路，故即使芯片整合了许多功能，还是可以制作出体积甚小的芯片。
就半导体封装而言，为达到上述轻、薄、短、小的设计理念，许多厂商便开发出许多符合此理念的芯片封装结构，比如是多芯片模块(MCM)、芯片尺寸封装(CSP)及堆叠型多芯片封装结构等。接下来，将介绍一种现有堆叠型多芯片封装结构，如图l所示。
请参照图1，多芯片封装结构100包括芯片110、120、基板130、凸块140、142、绝缘材料150及焊球160。芯片110具有多个接垫112、116，位于芯片110的有源表面114上，芯片120亦具有多个接垫122，位于芯片120的有源表面124上，其中芯片110、120间通过凸块140相互接合，凸块140的一端与芯片110的接垫112接合，凸块140的另一端与芯片120的接垫124接合，而芯片110的有源表面114面向芯片120的有源表面124。基板130具有一开口132，其贯穿基板130，且基板130的开口132可以容纳芯片120，而基板130具有多个接垫134、135，分别为在基板130的上表面136上及下表面137上，接垫134位于开口132的周围，其中芯片110与基板130之间通过凸块142相互接合，凸块142的一端与芯片110的接垫116接合，凸块142的另一端与基板130的接垫134接合，而焊球160位于基板130的接垫135上。绝缘材料150位于基板130的开口132中，且还包覆凸块140及芯片120。
在上述的多芯片封装结构100中，由于基板130必须制作开口132，藉以容纳芯片120，因此在基板130绕线的过程中，必须绕过基板130的开口132，如此会增加信号传输路径的长度，导致基板130的电性品质会降低，且制作上较为困难，会增加基板130的制作成本，同时，基板130的外围边长尺寸会增加，因此就多芯片封装结构100的整体外观而言，会受到基板130的外围边长尺寸的限制，而无法制作出小面积的多芯片封装结构100。
实用新型内容有鉴于此，本实用新型的目的之一是提供一种多芯片封装结构，可以改善基板的电性效能。
本实用新型的目的之二是提供一种多芯片封装结构，可以降低基板的制作成本。
本实用新型的目的之三是提供一种多芯片封装结构，可以缩减多芯片封装结构的面积。
为实现上述目的，本实用新型提出一种多芯片封装结构，至少包括一第一芯片、一第二芯片、多个第一凸块及多个接点。第一芯片具有一有源表面，第二芯片配置在第一芯片的有源表面上，而第二芯片垂直于第一芯片的有源表面的高度为h1。第一凸块位于第一芯片的有源表面与第二芯片之间，而第一凸块垂直于第一芯片的有源表面的高度为h2。接点凸出于第一芯片的有源表面，而接点垂直于第一芯片的有源表面的高度为h3，其中h3≥h1+h2。
综上所述，由于第二芯片位于第一芯片与基板之间，因此基板具有完整的内部绕线空间，如此会减少信号传输路径的长度，可以提高基板的电性品质，且制作上较为简单，会降低基板的制作成本，同时，基板的外围边长尺寸会缩减，因此可以制作出小面积的多芯片封装结构。
为让本实用新型的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下，其中图1示出现有多芯片封装结构的剖面示意图；图2示出依照本实用新型第一优选实施例的多芯片封装结构的剖面示意图；图3示出依照本实用新型第一优选实施例的多芯片封装结构的上视示意图；图4示出依照本实用新型第二优选实施例的多芯片封装结构的上视示意图；图5示出依照本实用新型第三优选实施例的多芯片封装结构的剖面示意图；图6示出依照本实用新型第三优选实施例的多芯片封装结构的上视示意图；图7示出依照本实用新型第四优选实施例的多芯片封装结构的剖面示意图；以及图8示出依照本实用新型第五优选实施例的多芯片封装结构的剖面示意图。
附图中的附图标记说明如下100多芯片封装结构110芯片 112接垫114有源表面 116接垫120芯片 122接垫124有源表面 130基板132开口 134接垫135接垫 136上表面137上表面140凸块142凸块 150绝缘材料160焊球200多芯片封装结构210芯片 212接垫214接垫 216有源表面219封装模块 220芯片
222接垫 224有源表面229封装模块 230基板232接垫 234接垫236上表面 238下表面240凸块 250接点252凸块 254凸块260底胶膜 261底胶膜263开口 270焊球280焊料 282焊料310芯片 320芯片330基板 340凸块350接点400多芯片封装结构410芯片 412有源表面419封装模块 420芯片429封装模块 430芯片439封装模块 440凸块450凸块 460接点462凸块 464凸块470基板510芯片 516有源表面520芯片 530基板532接垫 540凸块550接点 582焊料610芯片 612接垫616有源表面 619封装模块620封装模块 622模块基板624第一表面 626第二表面630芯片 631模块凸块632芯片 633填充材料634导线 640封装材料
650凸块660接点670基板680底胶膜681底胶膜d芯片与基板之间的距离h1芯片的高度 h2凸块的高度h3接点的高度 h4芯片的高度h5凸块的高度具体实施方式
第一优选实施例请参照图2及图3，其中图2示出依照本实用新型第一优选实施例的多芯片封装结构的剖面示意图，图3示出依照本实用新型第一优选实施例的多芯片封装结构的上视示意图。多芯片封装结构200包括芯片210、220、基板230、凸块240、接点250、绝缘材料260及焊球270。芯片210具有多个接垫212、214，位于芯片210的有源表面216上，芯片220亦具有多个接垫222，位于芯片220的有源表面224上，其中芯片210、220间通过凸块240(在图3中以附图标记1表示)相互电连接。
就工艺而言，本实施例的凸块240比如是先利用一打线设备(未示出)以打压的方式形成锥形凸块(stud bump)在芯片220的接垫222上，然后形成比如是绝缘材料的一底胶膜260于芯片220的有源表面224上并暴露出该凸块240的顶面，以完成一可直接单独进行电性测试的封装模块229。该封装模块229比如为芯片尺寸封装(Chip-Scaled Package，CSP)的型态，本实施例的封装模块229即是由芯片220及凸块240及底胶膜260所构成。在确定封装模块229为良好的之后，再将封装模块229装配到芯片210上。可以利用网板印刷的方式，形成焊料280在芯片210的接垫212上，接着再移动封装模块229，使凸块240置放于焊料280上并对准芯片210的接垫212的位置，接下来藉由回焊(reflow)的步骤，使得凸块240可以藉由焊料280接合在芯片210的接垫212上，如此芯片220便可以通过凸块240及焊料280电连接于芯片210。
然而凸块240与接垫212间的接合方式并不限于此，亦可以在经由电性测试确定封装模块229为良好的状态之后，还进行加热并辅以超声波加工(thermal-sonic bonding)，使得凸块240可以直接接合在芯片210的接垫212上。而底胶膜260可利用加热固化(curing)方式使其充填于芯片220及芯片210之间。
基板230具有多个接垫232、234，分别为在基板230的上表面236上及下表面238上，其中芯片210与基板230之间通过接点250(在图3中以附图标记2表示)相互电连接，每一接点250比如是由两个凸块252、254堆叠而成。
就工艺而言，本实施例的堆叠凸块252、254比如是利用打线设备以打压的方式先形成锥形凸块252于芯片210的接垫214上，然后再一次利用打线设备以打压的方式形成锥形凸块254于凸块252上。接着，形成比如是绝缘材料的一底胶膜261于芯片210的有源表面216上，并暴露出接点250的顶面，并且该底胶膜261具有一开口263可容置封装模块229，如此便制作完成一可直接单独进行电性测试的封装模块219。
本实施例中该封装模块219比如是由封装模块229、芯片210、接点250及底胶膜261所构成。在确定封装模块229为良好的之后，再将封装模块219装配到基板230上，可以利用网板印刷的方式，形成焊料282在基板230的接垫232上，接着再移动封装模块219，使接点250置放于焊料282上并对准基板230的接垫232的位置，接下来藉由回焊(reflow)的步骤，使得接点250可以藉由焊料282接合在基板230的接垫232上。然而接点250与接垫232间的接合方式并不限于此，亦可以在经由电性测试确定封装模块219为良好的状态后，还进行加热并辅以超声波加工，使得接点250可以直接接合在基板230的接垫232上。而底胶膜261可利用加热固化(curing)方式使其充填于芯片210及基板230之间。
请参照图2及图3，芯片220位于芯片210与基板230之间，且芯片220位于芯片210的有源表面216以内的区域。底胶膜260、261位于芯片210的有源表面216上，并包覆凸块240及接点250。而焊球270位于基板230的接垫234上。
请参照图2，定义芯片220垂直于芯片210的有源表面216的高度为h1，凸块240垂直于芯片210的有源表面216的高度为h2，接点250垂直于芯片210的有源表面216的高度为h3，其中h3≥h1+h2。另外，在垂直于芯片210的有源表面216的方向上，若是定义基板230与芯片210的有源表面216之间的距离为d，则d≥h1+h2。
在本实施例中，芯片220位于芯片210与基板230之间，故相较于现有技术，本实用新型的基板230并不具有开口，而保留有完整的内部绕线空间，如此会减少信号传输路径的长度，提高基板230的电性品质，且制作上较为简单，会降低基板230的制作成本，同时，基板230的外围边长尺寸会缩减，因此可以制作出小面积的多芯片封装结构200。另外，在本实施例中，封装模块229在接合到芯片210之前及封装模块219在接合到基板230之前，均会进行电性测试封装模块229、219的步骤，藉以检测出不良的封装模块229、219，如此可以确保装配到芯片210上的封装模块229及装配到基板230上的封装模块219均为良好的状态。
在本实施例中，接点比如是由两个凸块堆叠而成，然而本实用新型的应用并不限于此，接点亦可以是由一个较高的凸块所构成；当然，接点亦可以是由三个、四个或是其他数目个的凸块堆叠而成。
第二优选实施例图4示出依照本实用新型第二优选实施例的多芯片封装结构的上视示意图。本实施例的多芯片封装结构是延伸自第一优选实施例的多芯片封装结构，其中芯片320位于芯片310与基板330之间，芯片310通过凸块340(在图4中以附图标记1表示)与芯片320电连接，而芯片310通过接点350(在图4中以附图标记2表示)与基板330电连接，其中接点350的高度大于芯片320加上凸块340的高度，故相较于现有技术，基板330并不具有开口，而保留有完整的内部绕线空间。芯片310、320为长方形的样式，芯片310的延伸方向垂直于芯片320的延伸方向，而芯片320延伸到芯片310的有源表面以外的区域。
第三优选实施例请参照图5及图6，其中图5示出依照本实用新型第三优选实施例的多芯片封装结构的剖面示意图，图6示出依照本实用新型第三优选实施例的多芯片封装结构的上视示意图。本实施例的多芯片封装结构延伸自第一优选实施例的多芯片封装结构，其中二芯片420、430配置在芯片410的有源表面412上，芯片420通过凸块440(在图6中以附图标记1表示)与芯片410电连接，芯片430通过凸块450(在图6中以附图标记2表示)与芯片410电连接，而芯片410通过接点460(在图6中以附图标记3表示)与基板470电连接，其中每一接点460由两个凸块462、464堆叠而成，而凸块462、464比如是利用打线设备以打压的方式制作而成。
值得注意的是，就工艺而言，在分别形成凸块440、450于芯片420、430上之后，便形成一般所熟知的芯片尺寸封装(CSP)型态的封装模块429、439，在封装模块429、439接合到芯片410之前，还要对每一封装模块429、439进行电性测试，确保每一封装模块429、439为良好的状态。此外，在封装模块429、439接合到芯片410上及接点460形成到芯片410上之后，还要进行电性测试的步骤，藉以确定由封装模块429、439、芯片410及接点460所构成的封装模块419为良好的状态，之后才将封装模块419接合到基板470上。藉由前述的电性测试封装模块419、429、439的步骤，可以大幅提升多芯片封装结构400的良率。
定义芯片420垂直于芯片410的有源表面412的高度为h1，凸块440垂直于芯片410的有源表面412的高度为h2，接点460垂直于芯片410的有源表面412的高度为h3，芯片430垂直于芯片410的有源表面412的高度为h4，凸块450垂直于芯片410的有源表面412的高度为h5，其中h3≥h1+h2，h3≥h4+h5。另外，在垂直于芯片210的有源表面216的方向上，若是定义基板230与芯片210的有源表面216之间的距离为d，则d≥h1+h2，d≥h4+h5。在本实施例中，芯片420、430位于芯片410与基板470之间，相较于现有技术，基板470并不具有开口，故可以保留有完整的内部绕线空间。
在本实施例中，芯片410与基板470之间配置有二封装模块429、439，然而在实际的应用上，亦可以配置更多的封装模块于芯片410与基板470之间。
第四优选实施例在前述的优选实施例中，接点由二凸块堆叠而成，然而本实用新型的应用并不限于此。请参照图7，其示出依照本实用新型第四优选实施例的多芯片封装结构的剖面示意图。本实施例相似于第一优选实施例，相同的部分在此便不再赘述，而不同之处在于接点的形式，在本实施例中，接点550亦可以比如是金属柱的形式，其制作方法比如是利用多层印刷的方式制作而成。
定义芯片520垂直于芯片510的有源表面516的高度为h1，凸块540垂直于芯片510的有源表面516的高度为h2，接点550垂直于芯片510的有源表面516的高度为h3，其中h3≥h1+h2。另外，在垂直于芯片510的有源表面516的方向上，若是定义基板530与芯片510的有源表面516之间的距离为d，则d≥h1+h2。
第五优选实施例在前述的优选实施例中，接合在芯片210、410上的封装模块229、429、439均为芯片尺寸封装的类型，然而本实用新型的应用并不限于此。请参照图8，其示出依照本实用新型第五优选实施例的多芯片封装结构的剖面示意图。本实施例中接合在芯片610上的封装模块620可为多芯片封装模块(Multi-chip Module；MCM)或为一系统化封装(System in a Package；SIP)结构。图8中封装模块620例如具有一模块基板622、二芯片630、632、一封装材料640及多个凸块650，模块基板622具有一第一表面624及一第二表面626，芯片630、632位于第一表面624上，凸块650位于第二表面626上。芯片630例如以倒装芯片的方式并通过多个模块凸块631与模块基板622接合，填充材料633会填入于芯片630与模块基板622之间，并包覆模块凸块631。芯片632例如藉由打线的方式形成多条导线634与模块基板622电连接，封装材料640包覆芯片630、632及导线634，而封装模块620通过凸块650接合于芯片610上。
就工艺而言，在封装模块620与芯片610接合之前，会先电性测试封装模块620，藉以确定在接下来的步骤中，所使用的封装模块620为良好的。之后便可以将封装模块620接合到芯片610上，然后再电性测试由封装模块620、芯片610及接点660所构成的封装模块619，藉以确定封装模块619为良好的状态，之后便可以将封装模块619接合到基板670上。其中底胶膜680形成于芯片610与模块基板622之间，并包覆凸块650；而底胶膜681形成于芯片610与基板670之间，并包覆接点660。
在本实施例中，封装模块620与基板670接触，如此封装模块620所产生的热量可以经由基板670而传导出去，故能够大幅提高封装模块620的散热效率。然而本实用新型的应用并不限于此，封装模块620亦可以是未接触于基板670，并且封装模块亦可为多个。
在本实施例中，接点660为金属柱的形式，然而接点的形式并不限于此，亦可以是如第一优选实施例中的接点形式，亦即接点660亦可以是利用打线设备以打压的方式先形成多个凸块于芯片610的接垫612上而成。
定义封装模块620垂直于芯片610的有源表面616的整体高度为h1，而在垂直于芯片610的有源表面616的方向上，定义基板670与芯片610的有源表面616之间的距离为d，则d≥h1。
结论综上所述，本实用新型至少具有下列优点1.本实用新型的多芯片封装结构，由于基板具有完整的内部绕线空间，如此会减少信号传输路径的长度，可以提高基板的电性品质。
2.本实用新型的多芯片封装结构，由于基板并不需要制作用于容纳芯片的开口，因此基板在制作上较为简单，会降低基板的制作成本。
3.本实用新型的多芯片封装结构，由于基板并不需要制作用于容纳芯片的开口，且基板具有完整的内部绕线空间，而可以高集成度地配置线路，故基板的外围边长尺寸会缩减，而能够制作出小面积的多芯片封装结构。
4.本实用新型的多芯片封装结构，由于封装模块在接合于其他构件之前，均会进行电性测试的步骤，因此可以大幅提高多芯片封装结构的良率。
虽然本实用新型已以优选实施例公开如上，但是其并非用以限定本实用新型，本领域技术人员在不脱离本实用新型的精神和范围的情况下，可作各种的更动与润饰，因此本实用新型的保护范围应以所附的权利要求所确定的为准。
权利要求1.一种多芯片封装结构，其特征在于，至少包括一基板；多个接点；一第一芯片，具有一有源表面，该第一芯片的该有源表面朝向该基板，该些接点位于该第一芯片与该基板之间，该第一芯片及该基板以倒装芯片方式接合，而在垂直于该有源表面的方向上，该基板与该有源表面之间的距离为d；以及至少一封装模块，配置在该第一芯片与该基板之间，并与该第一芯片接合，其中该封装模块包含至少一芯片，而在垂直于该有源表面的方向上，该封装模块的整体高度为h1，其中d≥h1。
2.如权利要求1所述的多芯片封装结构，其特征在于，每一该些接点由多个凸块堆叠而成。
3.如权利要求1所述的多芯片封装结构，其特征在于，每一该些接点为金属柱的形式。
4.如权利要求1所述的多芯片封装结构，其特征在于，该封装模块是在与该第一芯片接合之前便已完成电性测试的封装模块。
5.如权利要求1所述的多芯片封装结构，其特征在于，该封装模块为一多芯片封装模块。
6.如权利要求1所述的多芯片封装结构，其特征在于，该封装模块为一系统化封装。
7.如权利要求1所述的多芯片封装结构，其特征在于，该封装模块的部分区域延伸到该第一芯片的该有源表面以外的区域。
8.如权利要求1所述的多芯片封装结构，其特征在于，该封装模块为一芯片尺寸封装的形式。
9.如权利要求1所述的多芯片封装结构，其特征在于，该些接点垂直于该有源表面的高度为h3，而h3≥h1。
专利摘要本实用新型公开一种多芯片封装结构，至少包括一第一芯片、一第二芯片、多个凸块及多个接点。第一芯片具有一有源表面，第二芯片配置在第一芯片的有源表面上，而第二芯片垂直于第一芯片的有源表面的高度为h1。凸块位于第一芯片的有源表面与第二芯片之间，而凸块垂直于第一芯片的有源表面的高度为h2。接点凸出于第一芯片的有源表面，而接点垂直于第一芯片的有源表面的高度为h3，其中h3≥h1+h2。
文档编号H01L25/00GK2636411SQ0320531
公开日2004年8月25日 申请日期2003年8月1日 优先权日2003年8月1日
发明者宫振越, 何昆耀 申请人:威盛电子股份有限公司