专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种半导体装置及其制造方法，特别涉及基于多个电压而动作的半导体装置及其制造方法。
背景技术：
伴随半导体集成电路装置(IC)的高度集成化，作为IC的构成要素的晶体管也在向细微化发展。伴随晶体管的细微化，动作电压降低。在系统集成芯片中，强烈要求混合设置以低电压动作的逻辑电路和包括以高电压动作的快速存取驱动电路的快速存取存储器电路的不同类型的电路。为了实现这一点，需要在同一半导体基板上集成以低电压动作的逻辑电路和以高电压动作的快速存取驱动电路。
如果是构成COMS电路，需要形成以高电压和低电压动作的n沟道晶体管及以高电压和低电压动作的p沟道晶体管。
图11A～图11F表示这种半导体装置的代表性制造方法。
如图11A所示，在半导体基板101的表面，形成利用公知的方法埋入了绝缘膜的浅元件分离槽102(浅沟隔离，STI)。图中示出了利用STI划定的4个激活区域。在图中左侧的2个激活区域，形成具有薄的低电压(LV)用栅极绝缘膜和厚的高电压(HV)用栅极绝缘膜的n沟道MOS晶体管N-LV、N-HV。
在图中右侧的2个激活区域中，形成具有薄的低电压(LV)用栅极绝缘膜和厚的高电压(HV)用栅极绝缘膜的2个p沟道MOS晶体管P-LV、P-HV。
首先，形成在n沟道MOS晶体管区域上具有开口的光致抗蚀剂掩模PR51，进行形成p型井WP的p型杂质的离子注入、在元件分离区域下方形成沟道阻挡区域CSP的p型杂质的离子注入、以及用于把具有厚绝缘膜的晶体管的阈值Vt设定为期望值的p型杂质的离子注入Vt1。然后，去除光致抗蚀剂掩模PR51。
如图11B所示，形成在p沟道MOS晶体管区域上具有开口的光致抗蚀剂掩模PR52，进行在p沟道MOS晶体管区域形成n型井WN的n型杂质的离子注入、在元件分离区域下方形成沟道阻挡区域CSN的n型杂质的离子注入、以及用于控制具有厚绝缘膜的p沟道MOS晶体管的阈值Vt的n型杂质的离子注入Vt2。然后，去除光致抗蚀剂掩模PR52。
在以上的离子注入中，在具有厚的栅极绝缘膜的晶体管区域N-HV、P-HV进行阈值控制，但是，在具有薄的栅极绝缘膜的晶体管区域N-LV、P-LV，用于控制阈值的离子注入不充分。
如图11C所示，形成在具有薄的栅极绝缘膜的n沟道MOS晶体管区域N-LV具有开口的光致抗蚀剂掩模PR53，进行p型杂质的追加离子注入Vt3，用于调整形成薄的栅极绝缘膜的n沟道MOS晶体管区域N-LV的阈值电压。然后，去除光致抗蚀剂掩模PR53。
如图11D所示，形成在具有薄的栅极绝缘膜的p沟道MOS晶体管区域P-LV具有开口的光致抗蚀剂掩模PR54，进行n型杂质的追加离子注入Vt4，用于控制形成薄的栅极绝缘膜的p沟道MOS晶体管区域P-LV的阈值电压。然后，去除光致抗蚀剂掩模PR54。之后，在半导体基板上整面形成厚的栅极绝缘膜GI1。
如图11E所示，在生长的栅极绝缘膜上形成覆盖具有厚的栅极绝缘膜的晶体管区域的光致抗蚀剂掩模PR55，露出具有薄的栅极绝缘膜的晶体管区域。把光致抗蚀剂掩模PR55作为蚀刻掩模，去除栅极绝缘膜GI1。然后，去除光致抗蚀剂掩模PR55。
在半导体基板上形成薄的栅极绝缘膜后，在已去除厚的栅极绝缘膜的区域形成薄的栅极绝缘膜GI2。这样，形成厚的栅极绝缘膜GI1和薄的栅极绝缘膜GI2。
如图11F所示，在栅极绝缘膜上形成多晶硅栅电极层，并实施图形加工，形成栅电极G。把栅电极作为掩模，进行源极/漏极区域的延伸部的离子注入。在形成氧化硅等的侧壁隔离物后，进行高浓度源极/漏极区域的离子注入。n沟道MOS晶体管和p沟道MOS晶体管的离子注入分别选择性地使用抗蚀剂掩模进行。
这样，形成图11F所示的CMOS半导体装置。根据以上说明的制造方法，除形成栅极绝缘膜之外，为了进行井和阈值Vt的控制，使用4个掩模进行8次离子注入。复杂的制造工序导致制造成本的增加和成品率的降低。因此，期望简化制造工序。
日本专利特开平11-40004提出了一种减少了工序数的半导体装置的制造方法。以下，说明这种减少了工序数的半导体装置的制造方法。
如图12A所示，和图11A相同，在硅基板101上利用元件分离区域102划定4个激活区域N-LV、N-HV、P-LV、P-HV。形成在n沟道晶体管区域具有开口的光致抗蚀剂掩模PR51，在n沟道MOS晶体管区域进行3次离子注入，形成p型井WP、p型沟道阻挡区域CSP、p型阈值调整区域VtP。
用于调整阈值的离子注入的浓度为适合具有薄的栅极绝缘膜的晶体管N-LV的值。该浓度对于具有厚的栅极绝缘膜的n沟道MOS晶体管N-HV的阈值调整用杂质离子注入来说是过高的浓度。然后，去除光致抗蚀剂掩模PR51。
如图12B所示，形成在p沟道MOS晶体管区域具有开口的光致抗蚀剂掩模PR52，在p沟道MOS晶体管区域进行n型杂质的离子注入，以形成n型井WN、n型沟道阻挡区域CSN、n型阈值调整区域VtN。
用于调整阈值的离子注入的浓度为适合具有厚的栅极绝缘膜的p沟道MOS晶体管P-HV的浓度。该浓度对于具有薄的栅极绝缘膜的p沟道MOS晶体管P-LV来说是不充足的浓度。然后，去除光致抗蚀剂掩模PR52。
如图12C所示，形成光致抗蚀剂掩模PR56，其在形成厚的栅极绝缘膜的n沟道MOS晶体管区域N-HV以及形成薄的栅极绝缘膜的p沟道MOS晶体管区域P-LV具有开口，追加进行n型杂质的离子注入。在形成薄的栅极绝缘膜的p沟道MOS晶体管区域P-LV，通过两次n型杂质的离子注入，获得所期望的杂质浓度，并将阈值调整合适。
在具有厚的栅极绝缘膜的n沟道MOS晶体管区域N-HV中，最先被实施离子注入的过高的p型杂质浓度，通过追加注入的n型杂质的离子注入得到补偿，使杂质浓度降低。然后，去除光致抗蚀剂掩模PR56。
如图12D所示，形成厚的栅极绝缘膜GI1。把覆盖具有厚栅极绝缘膜的晶体管的光致抗蚀剂掩模PR55作为蚀刻掩模，去除形成薄的栅极绝缘膜的区域的厚栅极绝缘膜。然后，去除光致抗蚀剂掩模PR55，形成薄的栅极绝缘膜GI2。
如图12E所示，利用公知的方法形成栅电极、源极/漏极区域等，完成半导体装置。
根据该方法，如果不算上栅极绝缘膜的选择去除工序，可通过3次掩模工序和7次离子注入来形成井内的杂质浓度分布。与图11A～11D所示工序相比，掩模减少1个，离子注入减少了1次。
虽然制造工序被简化，但是具有厚栅极绝缘膜的n沟道MOS晶体管N-HV的阈值Vt不能独立设定。关于阈值Vt的设定，需要一定限度的妥协。并且，在开发阶段变更阈值设定时，有时也需要变更其他晶体管的阈值设定。
这样，如果想要制造需要多种电压的多种晶体管，则工序数容易增多。如果采用削减工序数的制造方法，则容易产生新问题。因此，期望提供一种能够以多种电压动作、并且能够利用简单的制造方法制造的半导体装置。
发明内容
本发明的目的在于，提供一种可以利用较少的制造工序制造的、具有发挥所期望特性的多种晶体管的半导体装置。
本发明的其他目的在于，提供一种利用较少的制造工序制造以多种电压动作的多种晶体管的半导体装置的制造方法。
根据本发明的一种观点，提供一种半导体装置，具有元件分离区域，形成为从半导体基板的表面到达第1深度位置；形成于所述半导体基板上的第1导电型的第1和第2井；第1晶体管，形成于所述第1井内，具有第1厚度的栅极绝缘膜、与所述第1导电型相反的第2导电型的源极/漏极区域和栅电极；第2晶体管，形成于所述第2井内，具有比所述第1厚度薄的第2厚度的栅极绝缘膜、第2导电型的源极/漏极区域和栅电极，所述第1井具有第1杂质浓度分布，该分布仅在与所述第1深度位置相同或更深的深度位置具有最大值，所述第2井具有第2杂质浓度分布，该分布在与所述第1井相同的第1杂质浓度分布上重合了在比所述第1深度位置浅的第2深度位置具有最大值的杂质浓度分布，使得整体上在第2深度位置显示最大值。
根据本发明的其他观点，提供一种半导体装置的制造方法，包括工序(a)，在半导体基板上形成从表面到达第1深度位置的元件分离区域；工序(b)，在所述半导体基板上形成第1导电型的第1和第2井；工序(c)，在所述第1井的表面形成第1厚度的栅极绝缘膜，在所述第2井的表面形成比所述第1厚度薄的第2厚度的栅极绝缘膜；工序(d)，在所述栅极绝缘膜上形成栅电极；工序(e)，在所述栅电极两侧的半导体基板内形成源极/漏极区域，所述工序(b)包括工序(b1)，在所述第1和第2井进行相同的第1杂质浓度分布的离子注入，该分布仅在与所述第1深度相同或更深的深度位置具有最大值；工序(b2)，在第1和第2井内选择性地进行第2杂质浓度分布的离子注入，该分布在与所述第1深度大致相同的深度位置具有最大值；工序(b3)，仅在所述第2井内进行第3杂质浓度分布的离子注入，该分布在比所述第1深度浅的深度位置具有最大值。
图1A～1D是表示本发明实施例的半导体装置的制造方法的主要工序的剖面图。
图2A～2D是表示上述实施例的变形例的剖面图。
图3A～3E是表示上述实施例的其他变形例的剖面图。
图4A～4D是表示上述实施例的另外其他变形例的剖面图。
图5A～5F是表示把上述实施例适用于CMOS半导体装置的制造方法的半导体装置的制造方法的主要工序的剖面图。
图6A～6D是表示利用图5A～5F所示的制造方法制造的各个晶体管的结构的俯视图、表及曲线图。
图7是概略表示具有更多种类的晶体管的半导体装置的结构的剖面图。
图8A～8ZC是表示图7所示半导体装置的制造方法的剖面图。
图9A、9B是说明作成凹部区域的剖面图。
图10A～10J是表示本发明其他实施例的半导体装置的制造方法的剖面图。
图11A～11F是表示利用标准技术制造高电压和低电压CMOS晶体管的制造方法的主要工序的剖面图。
图12A～12E是表示利用简化的工序制造高电压和低电压CMOS晶体管的制造方法的示例剖面图。
图13是概略表示将以低电压动作的逻辑电路和快速存取驱动用高电压晶体管集成化的结构的剖面图。
图14A～14D是概略表示制造图13所示多种晶体管的制造方法的示例剖面图。
图15A～15C是概略表示制造图13所示多种晶体管的其他制造方法的示例剖面图。
图16A～16C是概略表示制造图13所示多种晶体管的另外其他制造方法的主要工序的剖面图。
具体实施例方式
首先对在以1.2V动作的逻辑电路中混合设置快速存取单元的情况进行考察。在对快速存取存储器进行编程(写入)/擦除和读出时需要高电压。这种高电压通常例如把从外部供给的1.2V电源电压在内部电路中升压而产生。为了基于这种低电压来产生高电压，需要耐高电压的晶体管。另外，期望具有抑制泄漏的高阈值晶体管和用于有效升压的低阈值晶体管这两种晶体管。
图13表示为了满足这种要求而形成的三种晶体管。形成高电压低阈值晶体管HV-LVt、高电压高阈值晶体管HV-HVt和低电压晶体管LV。高电压晶体管HV-LVt、HV-HVt例如具有16nm厚的栅极氧化膜。低电压晶体管LV例如具有2nm厚的栅极氧化膜。
另外，高电压晶体管不限于以5V动作的晶体管，也包括以其他驱动电压动作的晶体管。例如，在具有高电压输入输出接口的情况下，期望有待机时降低电流的高阈值晶体管、和重视动作速度的低阈值晶体管这两种晶体管。
这样，期望有在将各种晶体管集成化时也能够适用的简单的制造方法。特别是动作电压较低时，例如大约1.2V，所允许的阈值范围也非常狭小，不能独立设定各个晶体管的阈值的方法将难以实现所期望的性能。以下，说明制造图13所示三种晶体管的制造方法。
图14A～14D表示最标准的制造方法的示例。
如图14A所示，首先形成光致抗蚀剂掩模PR61，并且露出形成高电压低阈值电压的晶体管HV-LVt的激活区域，进行形成井WP1用的p型杂质、形成p型沟道阻挡区域CSP1用的p型杂质、阈值调整VtP1用的p型杂质的离子注入，合计3次。然后，去除光致抗蚀剂掩模PR61。
如图14B所示，形成光致抗蚀剂掩模PR62，并且在形成高电压高阈值电压的晶体管HV-HVt的区域具有开口，进行形成井WP2用、形成沟道阻挡区域CSP2用、和阈值调整VtP2用的三种离子注入。然后，去除光致抗蚀剂掩模PR62。
如图14C所示，形成露出低电压晶体管LV区域的光致抗蚀剂掩模PR63，进行形成井WP3用、形成沟道阻挡区域CSP3用、和阈值调整VtP3用的p型杂质的离子注入。然后，去除光致抗蚀剂掩模PR63。这样，在各个晶体管区域进行三种离子注入，然后形成厚的栅极氧化膜，在形成薄的栅极氧化膜的区域，去除临时形成的栅极氧化膜，重新形成薄的栅极氧化膜。然后，按照正常方法形成多晶硅等的栅电极。
图14D表示这样形成的三种n沟道MOS晶体管。为了形成三种晶体管，在元件分离后栅极绝缘膜形成前，进行3个掩模和9次离子注入。因此，期望减少工序数。
图15A～15C表示将工序简化后的制造方法的示例。
如图15A所示，形成露出高电压晶体管HV-LVt、HV-HVt区域的光致抗蚀剂掩模PR71，在两个晶体管区域上，进行相同的形成井WP1、沟道阻挡区域CSP1和阈值调整区域VtP1用的3次离子注入。
另外，阈值调整用离子注入是在具有低阈值的高电压晶体管HV-LVt生成合适阈值的浓度。在这种状态下，在高电压高阈值晶体管HV-HVt不能获得合适阈值。
如图15B所示，形成露出高阈值高电压晶体管HV-HVt区域的光致抗蚀剂掩模PR62，追加进行阈值调整VtP2用的离子注入。通过追加进行的离子注入，将阈值提高到合适的值。然后，去除光致抗蚀剂掩模PR62。
如图15C所示，形成露出低电压晶体管LV区域的光致抗蚀剂掩模PR63，在低电压晶体管区域进行形成井WP2、沟道阻挡区域CSP2和阈值调整VtP3用的3次离子注入。
根据该方法，掩模不变仍是3个，但离子注入次数可以减少2次而成为7次。
图16A～16C表示将工序简化后的其他制造方法的示例。
如图16A所示，形成露出三种晶体管区域的光致抗蚀剂掩模PR81，在所有区域进行相同的形成井WP、沟道阻挡区域CSP和阈值调整VtP1用的离子注入。阈值调整用离子注入是在调整为适合低阈值高电压晶体管HV-LVt的条件下进行。然后，去除光致抗蚀剂掩模PR81。
如图16B所示，形成露出高阈值高电压晶体管HV-HVt区域的具有开口的光致抗蚀剂掩模PR62，追加进行阈值调整VtP2用的离子注入。然后，去除光致抗蚀剂掩模PR62。
如图16C所示，形成露出低电压晶体管区域LV的光致抗蚀剂掩模PR63，追加进行低电压晶体管的阈值调整VtP3用离子注入。
根据该方法，掩模不变仍是3个，但离子注入次数可以再减少2次而成为5次。
根据本发明者们的研究，在使用图16A～16C所示方法时，为了提高以1.2V动作的晶体管的寄生晶体管阈值，如果增大形成沟道阻挡区域用离子注入浓度，相应地5V晶体管部的浓度将过高。结果，判明不能实现低阈值高电压晶体管HV-LVt。因此，不能直接采用工序数最少的图16A～16C所示制造方法。
以下，参照
本发明的实施例。
图1A～图1D是表示本发明的第1实施例的半导体装置的制造方法的主要工序的剖面图。
如图1A所示，在半导体基板11的一个表面，利用公知的方法形成浅沟隔离(STI)12。利用STI12划定多个激活区域。以下，利用相同符号表示激活区域和在该区域形成的晶体管。也利用相同符号表示离子注入和离子注入区域。
在图中左侧的激活区域形成高电压低阈值晶体管HV-LVt。在图的中央激活区域形成高电压高阈值晶体管HV-HVt。在图中右侧的激活区域形成低电压晶体管LV。
首先，形成露出3个激活区域的具有开口的光致抗蚀剂掩模PR11，在各个区域进行形成在与STI相同或更深的深度位置具有最大值的井的离子注入14、以及形成在与STI大致相同的深度位置具有最大值的沟道阻挡区域的离子注入15。沟道阻挡区域15在高电压低阈值晶体管HV-LVt生成低阈值。然后，去除光致抗蚀剂掩模PR11。
另外，虽然在图中利用区域表示各杂质浓度的峰值部分，但实际上杂质浓度分布在更宽的区域扩散。即使最大值的位置发生多少的变化，一般也不怎么影响半导体装置的动作。“相同”、“大致相同”表示在半导体装置的动作上视为相同的范围。
如图1B所示，形成露出高电压高阈值晶体管HV-HVt和低电压晶体管LV的具有开口的光致抗蚀剂掩模PR12，对达到对应高电压高阈值晶体管HV-HVt或低电压晶体管LV的场效应晶体管阈值的使用了较大剂量的一方进行追加离子注入，形成沟道阻挡区域15x。如果高电压高阈值晶体管HV-HVt大于等于0.5V，则通常达到前者的剂量较大，高电压高阈值晶体管HV-HVt可以自由设定。然后，去除光致抗蚀剂掩模PR12。
如图1C所示，形成使低电压晶体管LV开口的光致抗蚀剂掩模PR13，进行阈值调整用离子注入16。然后，去除光致抗蚀剂掩模PR13。
根据以上工序，通过3个掩模和4次离子注入，可以形成相对三种晶体管的井区域。该方法对例如低电压晶体管的栅极长度为0.13μm、动作电压为1.2V的细微化晶体管也能够良好地实施。
另外，如果进行离子注入的杂质是p型，则可以形成n沟道MOS晶体管，如果进行离子注入的杂质是n型，则可以形成p沟道MOS晶体管。
如图1D所示，利用公知的方法在半导体基板表面上形成厚的栅极氧化膜GI1和薄的栅极氧化膜GI2，利用聚硅形成栅电极，在进行延伸部的离子注入后形成侧井隔离物，进行相对高浓度源极/漏极区域的离子注入，完成各个晶体管，形成高电压晶体管17和低电压晶体管18。
另外，在上述实施例中，对3个激活区域进行了相同的井用离子注入和沟道阻止用离子注入。通过提高井用离子注入的浓度、及/或使注入深度变浅，可以省略高电压低阈值晶体管用的沟道阻止离子注入。图2A～2D表示该变形例。
如图2A所示，形成露出3个激活区域的具有开口的光致抗蚀剂掩模PR11，对3个激活区域进行相同的井区域的离子注入14s。井区域用离子注入14s与图1A的井区域用离子注入14相比，被设定为较浅的深度、较高的浓度。
通过该井区域用离子注入14s，在高电压低阈值晶体管HV-LVt实现沟道阻挡区域形成用离子注入的作用。然后，去除光致抗蚀剂掩模PR11。
如图2B所示，形成露出高电压高阈值晶体管HV-HVt和低电压晶体管LV的具有开口的光致抗蚀剂掩模PR12，进行形成沟道阻挡区域用的离子注入15y。然后，去除光致抗蚀剂掩模PR12。
如图2C所示，形成露出低电压晶体管LV区域的具有开口的光致抗蚀剂掩模PR13，进行阈值调整用离子注入16。然后，去除光致抗蚀剂掩模PR13。这样，通过3个掩模和3次离子注入，获得形成三种晶体管的井区域。
如图2D所示，利用公知的方法形成高电压用绝缘栅电极17和低电压用绝缘栅电极18。
在混合设置快速存取电路和逻辑电路的情况下，高电压(5V)的n沟道MOS晶体管有时形成为三重井，以便处理负电压。
以下，说明在图1A～1C的工序中增加了形成三重井的离子注入的变形例。
如图3A所示，形成露出高电压晶体管HV-LVt、HV-HVt的具有开口的光致抗蚀剂掩模PR14，进行n型杂质的离子注入，形成三重井用n型井19。然后，去除光致抗蚀剂掩模PR14。
如图3B所示，形成露出三种晶体管区域的具有开口的光致抗蚀剂掩模PR11，对3个晶体管区域进行p型井的离子注入14、沟道阻挡区域的离子注入15。然后，去除光致抗蚀剂掩模PR11。
如图3C所示，形成露出高电压高阈值晶体管HV-HVt和低电压晶体管LV区域的具有开口的光致抗蚀剂掩模PR12，追加进行形成沟道阻挡区域用的离子注入。沟道阻挡区域15x的杂质浓度高于当初的沟道阻挡区域15。然后，去除光致抗蚀剂掩模PR12。
如图3D所示，形成露出低电压晶体管LV的具有开口的光致抗蚀剂掩模PR13，进行阈值调整用离子注入16。然后，去除光致抗蚀剂掩模PR13。
如图3E所示，在p沟道MOS晶体管的n型井区域形成工序中使用的光致抗蚀剂掩模PR15，在n沟道MOS晶体管区域的周边与先形成的n型井19的周边连续的区域形成开口。
在进行n型井的离子注入的同时，在p沟道晶体管区域的n型井19的周边部进行n型区域20的离子注入，形成三重井用n型井。这样，形成具有三重井的半导体装置。
图4A～4D表示形成三重井的其他变形例。
如图4A所示，形成露出高电压晶体管HV-LVt、HV-HVt区域的具有开口的光致抗蚀剂掩模PR14，进行三重井用n型井19、p型井14H、沟道阻挡区域15H的离子注入。然后，去除光致抗蚀剂掩模PR14。
如图4B所示，形成露出高电压高阈值晶体管HV-HVt和低电压晶体管LV区域的具有开口的光致抗蚀剂掩模PR12，进行井区域用离子注入14L和沟道阻止用离子注入15L。然后，去除光致抗蚀剂掩模PR12。
在高电压高阈值晶体管HV-HVt区域，重叠进行两次井区域用离子注入，形成杂质浓度较高的p型井14M，重叠进行两次沟道阻挡区域用离子注入，形成杂质浓度较高的沟道阻挡区域15M。在低电压晶体管LV用区域，仅通过此次离子注入，形成杂质浓度较低的井区域14L和杂质浓度较低的沟道阻挡区域15L。
如图4C所示，形成露出低电压晶体管LV的具有开口的光致抗蚀剂掩模PR13，进行阈值调整用离子注入16L。仅在低电压晶体管LV进行阈值调整用离子注入。
如图4D所示，在n型井形成工序，在光致抗蚀剂掩模PR15形成与n井19周边连续的开口，进行n型杂质的离子注入20。形成三重井的n型井。
这样，与图3A～3E相比，利用减少1个掩模的工序数即可形成具有所期望结构的井的半导体装置。另外，如果是p沟道MOS装置，使杂质的导电型相反，即可采用相同的制造工序。
图5A的左侧表示3个n沟道晶体管区域，右侧表示3个p沟道晶体管区域。与图1A～1D所示制造方法相同，形成露出n沟道晶体管区域的光致抗蚀剂掩模PR11，进行p型井14、p型沟道阻止15的离子注入。
p型井14的离子注入，例如以加速能量400keV、剂量1.5×1013cm-2的条件，进行B+离子的离子注入。p型沟道阻止15的离子注入，例如以加速能量100keV、剂量2×1012的条件，进行B+离子的离子注入。然后，去除光致抗蚀剂掩模PR11。
如图5B所示，形成露出高电压高阈值电压n沟道晶体管N-HV-HVt区域和低电压n沟道晶体管N-LV区域的具有开口的光致抗蚀剂掩模PR12，以加速能量100keV、剂量6×1012cm-2的条件，追加进行形成沟道阻挡区域用的B+离子注入。通过追加进行离子注入，形成增加了杂质浓度的沟道阻挡区域15x。然后，去除光致抗蚀剂掩模PR12。
如图5C所示，形成露出p沟道晶体管区域的具有开口的光致抗蚀剂掩模PR21，进行形成n型井24用的离子注入。以加速能量600keV、剂量3.0×1013cm-2的条件，进行P+离子的离子注入。然后，去除光致抗蚀剂掩模PR21。
如图5D所示，形成露出高电压高阈值电压p沟道晶体管P-HV-HVt区域和低电压p沟道晶体管P-LV区域的具有开口的光致抗蚀剂掩模PR22，以加速能量240keV、剂量5×1012cm-2的条件，进行形成沟道阻挡区域25用的P+离子注入。然后，去除光致抗蚀剂掩模PR22。
如图5E所示，形成露出n沟道低电压晶体管N-LV的具有开口的光致抗蚀剂掩模PR13，以加速能量10keV、剂量4×1012cm-2的条件，进行阈值调整用p型杂质的B+离子注入16。然后，去除光致抗蚀剂掩模PR13。
如图5F所示，形成露出低电压p沟道晶体管P-LV的具有开口的光致抗蚀剂掩模PR23，以加速能量100keV、剂量5×1012cm-2的条件，进行阈值调整n型杂质的As+离子注入26。然后，去除光致抗蚀剂掩模PR23。
这样，通过6个掩模和7次离子注入，可以形成三种n沟道MOS晶体管和三种p沟道MOS晶体管用的井区域。
图6A～6D是说明在图5A～5F形成的晶体管的图。
图6A概略表示晶体管的平面结构。在宽度W的矩形激活区域上形成绝缘栅电极。绝缘栅电极G的电流方向长度(栅极长度)为L。
图6B是表示所形成的各种晶体管的特性的表。低电压n沟道MOS晶体管N-LV的栅极长度相对栅极宽度W的比L/W＝0.11/1μm，阈值Vt是0.2V。n沟道高电压高阈值MOS晶体管N-HV-HVt的L/W是0.70/1μm，阈值Vt是0.6V。n沟道高电压低阈值MOS晶体管N-HV-LVt的L/W是0.70/1μm，阈值Vt是0.2V。
p沟道低电压MOS晶体管P-LV的L/W是0.11/1μm，阈值Vt是-0.2V。p沟道高电压高阈值MOS晶体管P-HV-HVt的L/W比是0.70/1μm，阈值Vt是-0.6V。p沟道高电压低阈值MOS晶体管P-HV-LVt的L/W比是0.70/1μm，阈值Vt是-0.2V。
图6C表示n沟道MOS晶体管区域的杂质浓度分布。横轴表示距基板表面的深度，纵轴表示硼浓度。曲线N-LV、N-HV-HVt、N-HV-LVt分别表示n沟道低电压晶体管区域、n沟道高电压高阈值晶体管区域、n沟道高电压低阈值晶体管区域的杂质浓度分布。
相对三种晶体管区域的井的离子注入是相同的。深度与元件分离区域大致相同的沟道阻挡区域的离子注入，在n沟道高电压低阈值晶体管区域中仅对应1次离子注入，所以较低，在n沟道高电压高阈值晶体管区域和n沟道低电压晶体管区域对应2次离子注入，所以较高。
在基板的更浅区域，在低电压晶体管N-LV区域对应阈值调整用离子注入，所以形成较高的p型浓度峰值。
图6D是表示p沟道MOS晶体管区域的杂质浓度分布的曲线图。横轴表示距基板表面的深度，纵轴表示n型杂质浓度。曲线P-LV、P-HV-HVt、P-HV-LVt分别表示p沟道低电压晶体管区域、p沟道高电压高阈值晶体管区域、p沟道高电压低阈值晶体管区域的杂质浓度分布。井的离子注入是相同的。
深度与元件分离区域大致相同的沟道阻止的离子注入，仅在高电压高阈值晶体管区域、低电压晶体管区域进行，所以峰值左侧的杂质浓度较高。在更浅的区域，在低电压晶体管区域通过阈值调整用离子注入，形成n型杂质的峰值。
下面，详细说明混合设置了快速存取单元的0.13μm逻辑工艺。
图7列举了集成于该半导体装置中的11种晶体管。晶体管FM表示快速存取单元。高电压低阈值晶体管N-HV-LVt表示高耐压且具有低阈值的n沟道MOS晶体管。高电压高阈值晶体管N-HV-HVt表示高耐压高阈值的n沟道MOS晶体管。高电压低阈值晶体管P-HV-LVt表示高耐压低阈值的p沟道MOS晶体管。高电压高阈值晶体管P-HV-HVt表示高耐压高阈值的p沟道MOS晶体管。
中耐压晶体管N-MV表示输入输出接口中使用的例如2.5V动作的n沟道MOS晶体管。中耐压晶体管P-MV表示输入输出接口中使用的例如2.5V动作的p沟道MOS晶体管。
低电压高阈值晶体管N-LV-HVt表示低耐压高阈值的n沟道MOS晶体管。低电压低阈值晶体管N-LV-LVt表示低耐压低阈值的n沟道MOS晶体管。低电压高阈值晶体管P-LV-HVt表示低耐压高阈值的p沟道MOS晶体管。低电压低阈值晶体管P-LV-LVt表示低耐压低阈值的p沟道MOS晶体管。
n型高电压晶体管和快速存取单元形成于n型井19内的p型井14内。n沟道晶体管形成于p型井14内，p沟道MOS晶体管形成于n型井24内。在高耐压低阈值p沟道MOS晶体管P-HV-LVt以外的晶体管形成沟道阻挡区域15、25。
在低电压高阈值晶体管N-LV-HVt、P-LV-HVt形成阈值调整用离子注入16、26。在中压晶体管N-MV、P-MV形成阈值调整用离子注入37、38。在快速存取FM形成阈值调整用离子注入36。阈值调整用离子注入和沟道阻挡区域协作动作，调整晶体管的阈值。
以下，说明制造图7所示半导体装置的制造工序。
如图8A所示，在半导体基板11形成STI12，然后使硅基板表面热氧化，形成例如厚10nm的氧化硅膜13。
如图8B所示，形成露出快速存取单元FM和高电压n沟道MOS晶体管N-HV区域的光致抗蚀剂掩模PR14，以加速能量2MeV、剂量2×1013cm-2的条件，进行形成n型井用的P+离子注入。然后，去除光致抗蚀剂掩模PR14。
如图8C所示，形成露出快速存取FM和n沟道MOS晶体管区域的具有开口的光致抗蚀剂掩模PR11，以加速能量400keV、剂量1.5×1013cm-2的条件，进行形成p型井用的B+离子的离子注入，再以加速能量100keV、剂量2×1012cm-2的条件，进行形成沟道阻挡区域用的B+离子的离子注入。然后，去除光致抗蚀剂掩模PR11。这样，形成p型井14和沟道阻挡区域15。
如图8D所示，形成露出除快速存取FM和高电压低阈值n沟道晶体管N-HV-LVt以外的n沟道MOS晶体管的抗蚀剂掩模PR12，以加速能量100keV、剂量6×1012的条件，追加进行形成沟道阻挡区域用的B+离子的离子注入，形成进行了追加离子注入的沟道阻挡区域15x。然后，去除抗蚀剂掩模PR12。
如图8E所示，形成露出p沟道MOS晶体管的抗蚀剂掩模PR21，以加速能量600keV、剂量3.0×1013cm-2的条件，进行形成n型井24用的P+离子的离子注入。然后，去除抗蚀剂掩模PR21。
如图8F所示，形成露出除高电压低阈值晶体管以外的p沟道MOS晶体管的抗蚀剂掩模PR22，以加速能量240keV、剂量5.0×1012cm-2的条件，进行形成沟道阻挡区域25用的P+离子的离子注入。然后，去除抗蚀剂掩模PR22。
如图8G所示，形成露出快速存取单元FM的抗蚀剂掩模PR31，以加速能量40keV、剂量6×1013cm-2的条件，进行形成阈值调整用区域36的B+离子的离子注入。然后，去除抗蚀剂掩模PR31。
如图8H所示，利用HF溶液去除半导体基板表面的氧化硅膜13。露出激活区域的硅表面。
如图8I所示，使半导体基板表面热氧化，生成厚约10nm的沟道氧化膜。在沟道氧化膜上利用CVD法堆积厚约90nm的搀杂了磷(P)的非晶硅膜，并进行图形加工形成浮动栅极(floating gate)31的形状。另外，非晶硅膜通过之后的热处理转换为聚硅膜。
为了覆盖浮动栅极31，利用CVD法分别堆积5nm的氧化硅膜和10nm的氮化硅膜。将氮化硅膜表面热氧化约5nm厚，形成约10nm厚的氧化硅膜，整体上生成厚约20nm的ONO膜32。
如图8J所示，形成露出中压n沟道MOS晶体管N-MV的抗蚀剂掩模PR32，以加速能量30keV、剂量5×1012cm-2的条件，进行形成阈值调整用区域37的B+离子的离子注入。然后，去除抗蚀剂掩模PR32。
如图8K所示，形成露出中压p沟道MOS晶体管P-MV的抗蚀剂掩模PR33，以加速能量150keV、剂量3×1012cm-2的条件，进行形成阈值调整用区域38的As+离子的离子注入。然后，去除抗蚀剂掩模PR33。
如图8L所示，形成露出低电压高阈值n沟道晶体管N-LV-HVt的抗蚀剂掩模PR13，以加速能量10keV、剂量5×1012cm-2的条件，进行形成阈值调整用区域16的B+离子的离子注入。然后，去除抗蚀剂掩模PR13。
如图8M所示，形成露出低电压高阈值p沟道MOS晶体管P-LV-HVt的抗蚀剂掩模PR23，以加速能量100keV、剂量5×1012cm-2的条件，进行形成阈值调整用区域26的As+离子的离子注入。然后，去除抗蚀剂掩模PR23。
另外，在低电压晶体管使用形成延伸部用的掩模进行形成凹部用的离子注入。利用该条件控制阈值。此处，虽然没有在低电压低阈值晶体管进行阈值控制用离子注入，但通过凹部注入达到约0.1V的阈值。同样，低电压高阈值晶体管的阈值达到约0.2V。
如图8N所示，形成覆盖快速存取单元FM的抗蚀剂掩模PR34，去除FM以外区域的ONO膜32。然后，去除抗蚀剂掩模PR34。
如图80所示，使基板表面热氧化，形成厚13nm的氧化硅膜41。
如图8P所示，形成覆盖快速存取单元和高电压晶体管的抗蚀剂掩模PR41，去除所露出区域上的氧化硅膜41。然后，去除抗蚀剂掩模PR41。
如图8Q所示，在露出的基板表面利用热氧化法形成例如厚4.5nm的氧化硅膜42，使用抗蚀剂掩模PR42去除低电压晶体管区域的氧化硅膜42。
如图8R所示，继续在露出的基板表面利用热氧化法形成例如厚2.2nm的氧化硅膜43。
如图8S所示，在形成了三种栅极绝缘膜的基板表面上，利用CVD法形成厚180nm的聚硅膜，在其上利用等离子CVD法形成厚30nm的氮化硅膜。氮化硅膜发挥防反射膜的作用，还可以用作蚀刻掩模。通过光刻和图形加工，使快速存取单元的栅电极44F图形化。
如图8T所示，使快速存取单元的栅电极侧面热氧化，进行源极/漏极区域的离子注入。然后，利用热CVD法形成覆盖快速存取单元的栅电极的氮化硅膜等的绝缘膜，进行反应离子蚀刻(RIE)，在栅电极侧壁上形成氮化硅膜的侧井隔离物46。聚硅膜上的氮化硅膜在进行RIE的同时被去除。然后，对逻辑电路区域的晶体管，使栅电极44L图形化。
如图8U所示，形成露出低电压p沟道MOS晶体管的抗蚀剂掩模PR43，以加速能量0.5keV、剂量3.6×1014cm-2的条件，进行形成源极/漏极的延伸部的B+离子的离子注入。再使用同一掩模，以加速能量80keV、剂量分别为6.5×1012cm-2的条件，从由法线倾斜28度的4个方向进行形成凹部的离子注入。
形成带凹部的延伸部47。先作成延伸部和凹部哪一方均可。然后，去除抗蚀剂掩模PR43。
参照图9A、9B，更详细地说明凹部区域形成工序。抗蚀剂掩模PR43在低电压晶体管区域具有开口。对该基板表面，从由法线方向倾斜规定角度的方向进行杂质离子的离子注入。这样，形成凹部区域47P。凹部区域47P是与源极/漏极区域为相反导电型的区域。
如图9B所示，沿着基板法线方向，进行形成导电型与高浓度源极/漏极相同的延伸部47E用的离子注入。延伸部47E形成为至少其前端由凹部区域47P包围的形状。通过形成相反导电型的凹部区域，可以防止穿通，并且也调整晶体管的阈值电压。
如图8V所示，形成露出低电压n沟道MOS晶体管的抗蚀剂掩模PR44，在低电压n沟道MOS晶体管区域进行形成延伸部区域和凹部区域用的离子注入。
例如，以加速能量3keV、剂量1.1×1015cm-2的条件，进行形成延伸部区域用的As+离子的离子注入，以加速能量35keV、剂量分别为9.5×1012cm-2的条件，从相对法线方向倾斜28度的4个方向进行形成凹部区域用的BF2+离子的离子注入。这样，形成具有凹部区域的延伸部48。然后，去除抗蚀剂掩模PR44。
如图8W所示，形成露出中压p沟道MOS晶体管P-MV的抗蚀剂掩模PR45，以加速能量10keV、剂量7.0×1013cm-2的条件，进行形成延伸部49的BF2+离子的离子注入。然后，去除抗蚀剂掩模PR45。
如图8X所示，形成露出中压n沟道MOS晶体管N-MV的抗蚀剂掩模PR46，以加速能量10keV、剂量3.0×1013cm-2的条件，进行形成延伸部50的P+离子的离子注入。然后，以加速能量10keV、剂量2.0×1013cm-2的条件，进行As+离子的离子注入。为了增大源极漏极电流Ids，追加注入As。P具有提高热载耐性的功能。如果去除As离子注入，则寄生电阻增加，Ids减少约10％。然后，去除抗蚀剂掩模PR46。
如图8Y所示，形成露出高电压p沟道MOS晶体管P-HV的抗蚀剂掩模PR47，以加速能量80keV、剂量4.5×1013cm-2的条件，进行形成延伸部51的BF2+离子的离子注入。然后，去除抗蚀剂掩模PR47。
如图8Z所示，形成露出高电压n沟道MOS晶体管N-HV的抗蚀剂掩模PR48，以加速能量35keV、剂量4.0×1013cm-2的条件，进行形成延伸部52的P+离子的离子注入。然后，去除抗蚀剂掩模PR48。
如图8ZA所示，在基板上整面形成氧化硅膜，进行反应离子蚀刻形成侧井隔离物54。形成露出n沟道MOS晶体管的抗蚀剂掩模PR49，以加速能量10keV、剂量6.0×1015cm-2的条件，进行形成源极/漏极区域55用的P+离子的离子注入。另外，在形成n型源极/漏极区域55的同时，栅电极被搀杂成n型。然后，去除抗蚀剂掩模PR49。
如图8ZB所示，形成露出p沟道MOS晶体管的抗蚀剂掩模PR50，以加速能量5keV、剂量4.0×1015cm-2的条件，进行形成源极/漏极区域56用的B+离子的离子注入。另外，在形成p型源极/漏极区域56的同时，栅电极被搀杂成p型。然后，去除抗蚀剂掩模PR50。
如图8ZC所示，形成露出栅电极的层间绝缘膜60，形成接触孔。形成填埋接触孔的导电性插头61，再在表面形成布线62。然后，根据需要形成绝缘膜、布线，形成多层布线，完成半导体装置。
图10A～10J表示可以进一步减少工序数的CMOS半导体装置的制造方法。
如图10A所示，形成露出n沟道晶体管区域的抗蚀剂掩模PR11，以加速能量400keV、剂量1.5×1013cm-2的条件，进行形成井区域14的B+离子的离子注入，再以加速能量100keV、剂量8×1012cm-2的条件，进行形成沟道阻挡区域15的B+离子的离子注入。然后，去除抗蚀剂掩模PR11。
剂量8×1012cm-2等于图5A、5B的两次离子注入的剂量之和。在所有n沟道晶体管区域形成相同剂量的沟道阻挡区域，所以在高电压低阈值n沟道MOS晶体管N-HV-LVt中，阈值大于所期望的值。
如图10B所示，形成露出p沟道MOS晶体管区域的抗蚀剂掩模PR21，以加速能量600keV、剂量3.0×1013cm-2的条件，进行形成n型井区域24的P+离子的离子注入。然后，去除抗蚀剂掩模PR21。
如图10C所示，形成露出高电压高阈值p沟道晶体管P-HV-HVt和低电压p沟道晶体管P-LV的抗蚀剂掩模PR22，以加速能量240keV、剂量5.0×1012cm-2的条件，进行形成n型沟道阻挡区域25的P+离子的离子注入。然后，去除抗蚀剂掩模PR22。
如图10D所示，形成露出低电压和高电压低阈值n沟道晶体管N-LV、N-HV-LVt的抗蚀剂掩模PR51，以加速能量10keV、剂量2.5×1012cm-2的条件，进行形成阈值调整区域16的B+离子的离子注入。该剂量例如少于图5E的离子注入的剂量4×1012cm-2。然后，去除抗蚀剂掩模PR51。
如图10E所示，形成露出高电压低阈值n沟道晶体管N-HV-LVt和低电压p沟道晶体管P-LV的抗蚀剂掩模PR52，以加速能量100keV、剂量5×1012cm-2的条件，进行形成低电压p沟道晶体管的阈值调整区域26的As+离子的离子注入。该剂量与图5F的离子注入的剂量相同。
在高电压低阈值n沟道晶体管N-HV-LVt中，作为调整阈值用进行硼(B)和砷(As)的离子注入，但由于分布不同，所以阈值成为期望值0.2V。然后，去除抗蚀剂掩模PR52。
然后，利用公知的方法生成具有两种厚度的栅极绝缘膜，在其上形成栅电极。另外，在低电压n沟道晶体管N-LV中，通过使阈值调整区域16的剂量不足，使阈值降低。
如图10F所示，形成露出低电压p沟道晶体管P-LV的抗蚀剂掩模PR23，进行延伸部和凹部的离子注入。延伸部是以加速能量0.5keV、剂量3.6×1014cm-2的条件，进行B+离子的离子注入。凹部是以加速能量80keV、剂量分别为6.5×1012cm-2的条件，从由法线方向倾斜28度的4个方向进行As+离子的离子注入。该离子注入条件与图8U的离子注入条件相同。然后，去除抗蚀剂掩模PR23。
如图10G所示，形成露出低电压n沟道晶体管N-LV的抗蚀剂掩模PR13，以加速能量3keV、剂量1×1015cm-2的条件，进行As+离子的离子注入，形成延伸部。以加速能量35keV、剂量分别为1.2×1013cm-2的条件，从相对法线方向倾斜28度的4个方向进行BF2+离子的离子注入，形成凹部。凹部的剂量1.2×1013cm-2比在前述实施例的图8V中形成凹部的BF2的剂量9.5×1012cm-2增加，结果，具有提高阈值的效果。这样，低电压n沟道晶体管的阈值被调整为合适的值。然后，去除抗蚀剂掩模PR13。
如图10H所示，形成露出高电压p沟道晶体管区域的抗蚀剂掩模PR24，进行形成延伸部的离子注入。例如，以加速能量80keV、剂量4.5×1013cm-2的条件，进行BF2+离子的离子注入。并且是与图8Y的离子注入条件相同的条件。然后，去除抗蚀剂掩模PR24。
如图10I所示，形成露出高电压n沟道MOS晶体管区域的抗蚀剂掩模PR14，进行形成延伸部的离子注入。例如，以加速能量35keV、剂量4.0×1013cm-2的条件，进行P+离子的离子注入。并且是与图8Z的离子注入条件相同的条件。然后，进行形成侧井隔离物和高浓度源极/漏极区域的离子注入。
图10J概略表示这样形成的半导体装置的结构。在具有凹部的晶体管中，可以利用凹部的杂质浓度调整阈值。
以上，根据实施例对本发明进行了说明，但本发明不限于此。例如，进行离子注入的杂质的加速能量、剂量等根据设计而改变。作为硬掩模层，可以使用各种绝缘物。当然，本行业人员可以进行其他各种变更、改良、组合。
本发明可以广泛应用于系统集成芯片等混合设置了多种半导体电路的半导体装置。
权利要求
1.一种半导体装置，具有元件分离区域，形成为从半导体基板的表面到达第1深度位置；形成于所述半导体基板上的第1导电型的第1和第2井；第1晶体管，形成于所述第1井内，具有第1厚度的栅极绝缘膜、与所述第1导电型相反的第2导电型的源极/漏极区域和栅电极；第2晶体管，形成于所述第2井内，具有比所述第1厚度薄的第2厚度的栅极绝缘膜、第2导电型的源极/漏极区域和栅电极，所述第1井具有第1杂质浓度分布，该分布仅在与所述第1深度位置相同或更深的深度位置具有最大值，所述第2井具有第2杂质浓度分布，该分布在与所述第1井相同的第1杂质浓度分布上重合了在比所述第1深度位置浅的第2深度位置具有最大值的杂质浓度分布，使得整体上在第2深度位置显示最大值。
2.根据权利要求1所述的半导体装置，所述第1杂质浓度分布重合了在与所述第1深度位置相同或更深的深度位置具有最大值的第3杂质浓度分布，以及在与所述第1深度位置大致相同的深度位置具有最大值的第4杂质浓度分布。
3.根据权利要求2所述的半导体装置，还具有形成于所述半导体基板上的所述第1导电型的第3井；和第3晶体管，形成于所述第3井内，具有所述第1厚度的栅极绝缘膜、所述第2导电型的源极/漏极区域和栅电极，所述第3井具有重合了所述第3杂质浓度分布和第5杂质浓度分布的杂质浓度分布，该第5杂质浓度分布在与所述第4杂质浓度分布的最大值相等的深度位置具有比所述第4杂质浓度分布的最大值小的最大值。
4.根据权利要求1所述的半导体装置，还具有形成于所述半导体基板上的所述第2导电型的第4和第5井；第4晶体管，形成于所述第4井内，具有所述第1厚度的栅极绝缘膜、所述第1导电型的源极/漏极区域和栅电极；和第5晶体管，形成于所述第5井内，具有所述第2厚度的栅极绝缘膜、所述第1导电型的源极/漏极区域和栅电极，所述第4井具有第6杂质浓度分布，该分布仅在与所述第1深度位置相同或更深的深度位置具有最大值，所述第5井具有第7杂质浓度分布，该分布在与所述第4井相同的第6杂质浓度分布上重合了在比所述第1深度位置浅的深度位置具有最大值的杂质浓度分布。
5.根据权利要求4所述的半导体装置，所述第6杂质浓度分布重合了在与所述第1深度位置相同或更深的深度位置具有最大值的第8杂质浓度分布，以及在与所述第1深度位置大致相同的深度位置具有最大值的第9杂质浓度分布。
6.根据权利要求5所述的半导体装置，还具有形成于所述半导体基板上的所述第2导电型的第6井；第6晶体管，形成于所述第6井内，具有所述第1厚度的栅极绝缘膜、所述第1导电型的源极/漏极区域和栅电极，所述第6井具有重合了所述第8杂质浓度分布和第10杂质浓度分布的杂质浓度分布，第10杂质浓度分布在与所述第9杂质浓度分布的最大值相等的深度位置具有比所述第9杂质浓度分布的最大值小的最大值。
7.一种半导体装置的制造方法，包括工序(a)，在半导体基板上形成从表面到达第1深度位置的元件分离区域；工序(b)，在所述半导体基板上形成第1导电型的第1和第2井；工序(c)，在所述第1井的表面形成第1厚度的栅极绝缘膜，在所述第2井的表面形成比所述第1厚度薄的第2厚度的栅极绝缘膜；工序(d)，在所述栅极绝缘膜上形成栅电极；工序(e)，在所述栅电极两侧的半导体基板内形成源极/漏极区域，所述工序(b)包括工序(b1)，在所述第1和第2井进行相同的第1杂质浓度分布的离子注入，该分布仅在与所述第1深度相同或更深的深度位置具有最大值；工序(b2)，在第1和第2井内选择性地进行第2杂质浓度分布的离子注入，该分布在与所述第1深度大致相同的深度位置具有最大值；工序(b3)，仅在所述第2井内进行第3杂质浓度分布的离子注入，该分布在比所述第1深度浅的深度位置具有最大值。
8.根据权利要求7所述的半导体装置的制造方法，所述工序(b2)包括在所述第2井内进行所述第2杂质浓度分布的离子注入的工序。
9.根据权利要求7所述的半导体装置的制造方法，所述工序(b2)包括工序(b2-1)，在所述第1、第2井内进行在与所述第1深度大致相同的深度位置具有最大值的杂质浓度分布的离子注入；工序(b2-2)，第1井除外，在所述第2井进行在与所述第1深度大致相同的深度位置具有最大值的杂质浓度分布的离子注入。
10.根据权利要求7所述的半导体装置的制造方法，所述工序(b)还包括形成所述第1导电型的第3井的工序，所述工序(c)包括在所述第3井内形成所述第1厚度的栅极绝缘膜的工序；所述工序(b1)包括在所述第3井内进行第1杂质浓度分布的离子注入的工序；所述工序(b2)包括在第2、第3井内进行所述第2杂质浓度分布的离子注入的工序。
全文摘要
一种半导体装置及其制造方法，能够以较少的工序制造出具有所期望的特性的多种类型的晶体管。该半导体装置具有到达第1深度的元件分离区域；第1导电型的第1和第2井；第1晶体管，形成于第1井，具有第1厚度的栅极绝缘膜、第2导电型的源极/漏极区域和栅电极；第2晶体管，形成于第2井内，具有比第1厚度薄的第2厚度的栅极绝缘膜、第2导电型的源极/漏极区域和栅电极，第1井具有仅在与第1深度相同或更深的深度具有最大值的第1杂质浓度分布，第2井具有第2杂质浓度分布，该分布在与第1井相同的第1杂质浓度分布上重合了在比第1深度浅的第2深度具有最大值的杂质浓度分布，使得整体上在第2深度显示最大值。
文档编号H01L29/36GK1701442SQ0382538
公开日2005年11月23日 申请日期2003年4月10日 优先权日2003年4月10日
发明者江间泰示, 儿嶋秀之, 姉崎彻 申请人:富士通株式会社