专利名称：制造具有硅化电极的半导体器件的方法
技术领域：
本发明涉及一种制造具有电介质层和至少两个硅化电极的半导体器件的方法，其中至少两个硅化电极的每一个邻接电介质层的部分具有不同的功函数。
背景技术：
例如，制造硅CMOSFET(互补金属氧化物半导体场效应晶体管)需要PMOS和NMOS结构或晶体管在同一衬底上。在本文中，为了两种类型的晶体管都可以最优化的操作，重点在于第一晶体管，如PMOST，的栅电极中至少其邻接电介质层那的部分的功函数与第二晶体管，如NMOST，不同。后者需要低的功函数的栅极，即接近n型多晶硅的功函数，即，大约为4.2eV。而前者需要接近p型多晶硅的功函数，即，5.2eV。
EP1211729披露了一种制造这种结构的方法。该文献公开了双MOS晶体管的制造，其中，将金属层涂敷在位于两个晶体管区域的电介质层上，然后将硅层涂敷到金属层上。借助光刻和蚀刻将位于两个晶体管其中之一的硅层再次去除，借助于加热步骤，使位于另一个晶体管的硅与位于其下的金属发生反应，形成邻接电介质层的金属硅化物。临近于后者形成的第一晶体管的栅极包括邻接电介质层的金属。在EP1211729中，这样形成具有不同功函数的相邻栅极，从而NOMS和PMOS晶体管都可以同时具有最佳的性能。
上述方法的缺点是局部去除硅导致两个晶体管在结构上出现不期望的不对称，这还会导致个各种相关缺陷。硅的局部去除导致具有不同功函数的栅极的厚度产生不同的功函数。在其中在栅极层顶部的光敏层中形成栅极图形的曝光步骤器件，该高度差会引起栅电极宽度的偏差。结果导致晶体管的电气特性偏离了期望值。这种厚度的不同使更加难于形成隔片，由于后者的尺寸由也是由这些隔片支撑的栅极的高度决定的。在采用离子注入步骤形成源极和漏极区时，这种厚度上的差异将带来离子注入或者通过薄的栅极扩散进入下面的沟道区的风险。为了解决这个问题，必须另外最优化注入的参数。
发明的内容本发明的目的是提供一种易于形成具有不同功函数的两个电极成型的方法，特别是一种可以同时制造NMOS和PMOS晶体管的方法，其中晶体管具有其邻接电介质的部分具有不同但合适的功函数且其不具有上述不对称的缺陷的栅电极。
本发明的第一实施例提供了一种制造具有半导体基体的半导体器件的方法，该半导体基体具有一个第一半导体结构，该结构具有一个电介质层和一个包括第一导体的第一电极，和，一个第二半导体结构，该结构具有一个电介质层和一个包括不同于第一导体的第二导体的第二电极，第二导体邻接电介质层的那部分具有与第一导体的相应部分不同的功函数。
在本发明的方法中，在将电介质层涂敷到半导体基体之后，将第一金属层涂敷到电介质层，然后将硅层涂敷到第一金属层，这两层在至少一个半导体结构的位置上相互发生反应，形成第一金属硅化物。如本发明所述的方法，其特征在于通过蚀刻除在两个半导体结构其中之一的位置处的硅层之外的层来形成具有不同功函数的导体部分。
本发明一个特殊的典型实施例描述了一种制造具有一个衬底和一个半导体基体的半导体器件的方法，其中，半导体基体可以包括—一个第一场效应晶体管，该晶体管包括一个第一源极和漏极区并具有第一导电型的通道区，还包括一个第一栅极，第一栅极和通道区被电介质层隔开的，栅极还包括第一导体，和—一个第二场效应晶体管，该晶体管包括一个第二源极和漏极区并具有第二导电型的通道区，还包括一个第二栅极，第二栅极和通道区被电介质层隔开，栅极还包括第二导体，第二导体与第一导体不同，第二导体邻接电介质层的那部分具有与第一导体相应部分不同的功函数。
根据本发明所述，在将电介质层涂敷到半导体基体上之后，再将第一金属层涂敷到电介质层上，然后将硅层涂敷在最上层，第一金属层与硅层在第一晶体管的位置处相互发生反应，第一金属硅化物就形成在那一位置上。在个两个晶体管其中之一的位置处通过蚀刻除硅层外的层来形成具有不同功函数的的导体部分。
在本发明的优选实施例中，第一金属层可以是硅化金属层。该层可以形成在两个半导体结构的位置处，并且在硅层的沉积之前，例如通过蚀刻除去在例如第二晶体管位置处的该层。这种第一金属层可以很薄，且优选厚度在5-50nm之间，并且可以含有各种适合硅化的金属，例如镍、钛或钴而在优选实施例中是镍。
在另一个实施例中，一个第二无硅化金属层被置于第一金属层与电介质层之间。在这种情况下，第一金属层是硅化金属层，其可以沉积在第二金属层的顶部上。无硅化金属层可以是，例如一层钼、钨、铂、铱、钽、铪或者其它合适的金属。该无硅化金属层最好包括比第一金属层的金属以及比要成型的金属硅化物稳定金属。关于期望的相对于金属硅化物的金属，例如钨、钼和钽特别适合。在本发明的这一实施例中，例如通过蚀刻，除去在晶体管其中之一的位置处的第二金属层，即无硅化金属层。该去除先于硅层的沉积实施。
该方法还包括在第一和第二半导体结构形成以后第三金属层的沉积，其中第三金属层是硅化金属层，例如其可以包括镍、钛或者钴，且可以使用其中至少一个半导体结构的位置上形成另一金属硅化物。该另一金属硅化物和第一金属硅化物的硅含量不同。在本发明这一实施例中，第一金属硅化物可以形成为二硅化物，而另一金属硅化物可以形成为单硅化物。
在本发明的又一实施例中，执行除硅层之外的层的蚀刻的操作做为第一、第二或者第三金属层的部分除去。在涂敷硅层之前可以蚀刻第一或者第二金属层。
在本发明另外一个特殊的实施例中，第一半导体结构和第二半导体结构可以是场效应晶体管，该晶体管具有源极和漏极区以及栅电极。在这一实施例中，第三金属层可以用于源极和漏极区的接触连接。
另外，本发明提供了一种具有半导体基体的半导体器件，该半导体基体包括—一个第一半导体结构，该结构具有一个电介质层和一个包括第一导体的第一栅极，以及，—一个第二半导体结构，该结构具有一个电介质层和一个包括第二导体的第二栅极，第二导体于第一导体不同，其邻接电介质层的那部分具有和第一导体的相应部分不同的功函数，
以及这种半导体器件可以由本发明的方法制造。特别地，第一和第二半导体结构可以是晶体管。
从下述详细说明中并结合做为实例阐述本发明地基本原理的附图，本发明其他的特征、性质和优点，将显而易见。
附图的简要说明
图1至图6是概略的描绘出本发明方法的第一实施例的制造的连续过程中穿过半导体器件的剖面；图7至图12是概略的描绘出本发明方法的第二实施例的制造的连续过程中穿过半导体器件的剖面；图13至图20是概略的描绘出本发明方法的第三实施例的制造的连续过程中穿过半导体器件的剖面。
具体实施例方式
将借助各实施例并参考附图来详述本发明。但是，本发明不局限于这些实施例和附图。所述的附图是概略性的并不能约束本发明。为了解释特殊的概念，在附图中，一些元件的尺寸是被放大且未按比例。
本发明的方法可以用于制造具有两个不同功函数的电极的半导体结构。在特别的情况下，例如能够装在设置有控制电极的半导体结构，例如栅电极与第一和第二主电极，例如源极和漏极区。接下来讨论根据本发明的具有两个半导体结构的半导体器件的制造，每个结构都具有一个栅极、一个源极和一个漏极。但是，这只是在本发明的讨论情况下，并不对本发明强加任何限定。
图1到图6概略的描绘出本发明方法的第一实施例的制造的连续过程中穿过半导体器件的剖面。在器件30的形成期间，起点是具有衬底2的半导体基体1。在本实施例中讨论的衬底2为p型硅衬底，该衬底也通常可以是其他任何合适的衬底，在随后的阶段，第一MOSFET晶体管4形成在n型半导体区3的位置上，该区被掺入p型衬底2(参照附图1)。接着部分n型半导体区3将形成该第一MOSFET晶体管4的通道区3A。接着第二MOSFET晶体管6的通道区5形成在衬底2相邻的部分。两个邻接的晶体管4、6的通道区3A、5借助于绝缘区7彼此电绝缘，例如，该绝缘区可以由二氧化硅形成。这些绝缘区7也被称为场绝缘区，而在先进技术中，可以通过将沟槽蚀刻到衬底2中，且然后充填氧化物来形成它们。这样，绝缘区7也被归为沟槽绝缘。
半导体基体1的表面被电介质层8覆盖，做为例子该电介质层可以包含二氧化硅，也可以由其他合适的电介质材料构成，该层的厚度例如在0.5nm到1.5nm之间。接着将金属层9涂敷到该电介质层8上。该金属层9可以包括镍、钛、钴或者这几种金属的合金，金属层的厚度在5nm到50nm之间。在所述的优选实施例中，金属层9包含镍，厚度为5nm。可以借助例如物理气相沉积(PVD)技术如溅射来沉积。接着，例如借助如光刻在该金属层上沉积掩模10。例如掩模10可以是光刻胶材料。
在接下来的步骤中，借助于沉积的掩模10，除去在将要形成第二晶体管6位置处的金属层9。此步骤如图2所示。例如可以借助于包括在硫酸和过氧化氢的蚀刻剂，采用蚀刻法来完成。然后通过借助于公知的掩模剥离剂来除去掩模10，例如通过等离子蚀刻工艺来实现这一目的。接在，在清洗后，借助于化学气相沉积(CVD)或者诸如溅射的物理气相沉积来涂敷例如n型掺杂多晶硅的硅层11。
硅层11的厚度例如可以在20nm到100nm之间，在本实施例中是50nm。硅层11可以相对较厚，这样，将要形成的晶体管4、6的栅极13、14会具有合适的大约相等的高度。例如借助于光刻法，在要形成两个晶体管4、6的栅极13、14的位置处的硅层11上构图掩模12。
在这以后，例如通过蚀刻，在该实施例中借助于干法等离子蚀刻工艺，来除去掩模12以外的层结构的多余部分。在这种情况下，半导体基体1做为蚀刻的停止层。余留的部分形成了将要形成的晶体管4、6的栅极13、14。(参照附图3)在接下来的步骤中，除去掩模12，例如通过上述的用于除去掩模10的方法(参照附图10)。接着，借助于如CVD，将诸如氮化硅的绝缘层(图中未示)涂敷在图3所示的没有掩模12的结构上。然后，例如借助于各向异性等离子蚀刻工艺再次切除该层位于栅电极13、14和其之间的部分。这样由保留氮化硅层的剩余部分，在相对于栅极13、14的侧壁形成隔片15。
接着，借助于离子注入，分别形成两个晶体管4、6的源极和漏极区16、17和18、19。该步骤这样执行，首先例如采用硼离子注入步骤，形成第一晶体管4的源极和漏极区16、17，而第二晶体管6被光刻胶掩模覆盖(图中未示)；接着，用相似的方法，采用砷离子注入工艺步骤，形成第二晶体管6的源极和漏极区18、19。在本发明的这一实施例中，晶体管4、6还可以具有被成为LDD(轻微掺杂漏极)区(16A、17A和18A、19A)，这意味着，在隔片15成型之前，已经形成晶体管4、6相应的源极和漏极区16、17，18、19中轻微掺杂的部分。在温度为650℃到850℃之间的温度范围内的第一次较高温持续几分钟的加热处理下，金属层9通过与位于其上的硅层11发生反应，在第一晶体管的位置上生成二硅化物区20。上述温度范围不仅适合二硅化镍的形成，也适合一般金属硅化物的形成。(参照US644085 1附图4a和b)接着，涂敷另一个金属层21(参照附图5)，在本发明的该实施例中，这一层同样包括镍，该另一个金属层21的厚度优选在5nm到50nm之间。接着，在该实施例中，借助于热处理将该另一金属层21的一部分22掺进栅极13、14上多晶硅11中，结果形成金属硅化物。该另一金属层21相似的的部分23在该工艺中掺入到半导体基体1中，同样为了两个晶体管4、6相应的源极和漏极区16、17，18、19的位置处形成金属硅化物。
接着，该另一金属层21余留的部分被蚀刻去除。然后在例如450℃到650℃之间的温度范围中的较低温度下的持续几分钟的热处理期间，在栅极13、14的硅中，随后形成另一金属硅化物，或，对于这里描述的具体的实施例，在第一栅极13和第二栅极14中形成单硅化物。上面给定的温度范围基本上比较适合金属单硅化物的形成(参照US6440581附图4a和b)。由于这两个温度范围，即用于形成二硅化物的温度范围和用于形成单硅化物的范围，可应用于所有可以形成硅化物的金属，这两个区可以邻接也可以彼此重叠。
对于形成另一金属硅化物的条件，优选以此种方式选择第二晶体管上该另一硅化物形成到电介质层8。本文中的发明是基于基本上金属的二硅化物具有与金属的单硅化物不同的功函数这一预见的基础之上的。因此在优选实施例中，位于电介质层8的顶部上/邻接电介质层8的区域24即二硅化镍具有较高的功函数，位于晶体管6中的单硅化镍具有较低的功函数。例如，可以选择具有较高功函数的硅化物用于PMOST，可以选择具有较低功函数的硅化物用于NMOST。进一步，还可以在两个晶体管4、6的源极和漏极区16、17和18、19中形成接触区26、27。
优选的，金属氧化物成型为富硅的硅化物。这相对于硅热力最稳定。这种类型的硅化物通常在高温度下形成。此外，这种硅化物通常还具有最低的电阻。如果选择镍用于金属层，二硅化物的功函数最接近PMOST4的期望值。镍的单硅化物具有较低的功函数，更合适用于NMOST6，并可以在较低的温度下成型。由于在金属硅化形成时，二硅化物需要较高的温度而单硅化物需要较低的温度，所以这两个过程可以尽可能相互独立执行，因为第一工艺(金属二硅化物的成型)不能在第二工艺(金属单硅化物的成型)的温度下成功完成。优选的，第一晶体管4成型为PMOS晶体管。如果金属硅化物形成为二硅化镍，无论如何，这期望中具有最高功函数的硅化物都位于临近第一栅极13的电介质层4的附近，这期望用于PMOST。
采用本发明中方法的半导体器件的制造接着继续采用常规的COMS技术。特别是应用另外的绝缘体和期望导体图形以及连接区。独立的器件30采用分离技术得到，如切割。
根据本发明的方法是在基于蚀刻除硅层11之外的层的预见的基础上的，在这种情况，金属层9可能提供一个4邻接于电介质层8，并且具有第一功函数的金属硅化物24的栅极13，而在电介质层8附近的另一栅极14可以包含具有不同功函的材料25。对除硅层11之外的材料的蚀刻，特别是厚度低于硅层11的金属层9的蚀刻，避免了两个晶体管4、6结构的不对称。
在金属硅化物成型前，可以相对于电介质层8的材料，特别是选择地除去在第二晶体管6的的位置处的金属层9。结果是产生比现有技术更加对称的结构，因为要使两个晶体管4、6上的栅极13、14在没有经过另外的为了达到这一目的硅沉积步骤仍可以含有硅。结果，还由于在两个晶体管4、6的位置处，将另一金属层21涂敷到硅层7上，其中另一金属层用于形成另一金属硅化物，两个晶体管4、6的栅极可以提供良好的性能，如低阻抗和无耗尽层效应。这提供了在单一工艺步骤下硅化的形式提供具有连接导体26、27的两个晶体管4、6的源极和漏极16、17和18、19的选择。
最后，根据本发明的方法一个显著的优点是对另一金属硅化物的应用展开了使用具有不同硅含量的金属硅化物24、25形成两个栅极13、14的可能性。还使在电介质层8附近的两个栅极13、14拥有含硅部分，该含硅部分具有分别适应于PMOST和NMOST的不同成分。
附图7到12概括描述了根据本发明中的第二实施例的制造的连续过程中穿过半导体器件40的剖面。在这些附图的讨论中，特别阐述与上述方法的相比较的差异。关于第一实施例相应的或着同样的步骤可以如上述的讨论完成。
半导体基体1的表面覆盖有一层电介质层8，本实施例中该层由二氧化硅或者其它任何合适的电介质组成，厚度0.5-1.5nm。将金属层31，其优选的厚度为5-50nm，在本实施例中厚度为10nm，涂敷到电介质层8的顶部(参照附图)。该金属层31由金属组成，该金属与随后要涂敷的且利用其形成金属硅化物的金属相比，且与将要形成的金属硅化物相比，比较稳定。例如，该金属层31可以是一层金属钼、钨、铂、铱、钽、铪或者其它任意合适且借助于气相沉积到电介质层的金属。借助于掩模层32，，例如，通过蚀刻将在第一晶体管4的位置处的金属层31被去除。
在去除掩模32后，例如，采用气相沉积法涂敷金属层9，接着借助于CVD工艺沉积多晶硅层11。这些层9和11可以具有在第一实施例中的层9和11相似的厚度。在本示例性的实施例中，金属层9包括镍但也可以包括其它合适的金属，如钴或者钛。接着，在已经形成的结构性的构图掩模33(参照附图8)。
接着，借助于利用掩模33的离子蚀刻工艺形成两个晶体管4、6的栅极13、14。如附图9所示。然后，去除掩模33，分别形成两个晶体管4、5的源极和漏极区16、17与18、19，同样形成隔片15。
在第一高温度的热处理器件，例如在650℃到850℃的温度范围内，镍层9转化成第一栅极13和第二栅极14中的二硅化镍区20、35。
接着，涂敷另一金属层21，在本实施例中，该金属是镍。第二低温热处理时，例如在450℃到650℃的温度范围内，再一次使另一金属21的部分22和23掺入半导体基体22中分别相应于晶体管4、6的栅极13、14的源极和漏极区16、17与18、19的位置处(参照附图11)。在通过蚀刻已经除去另一金属层21的余留部分后，例如，栅极13、14上余留的硅部分通过合适的热处理转化为二硅化镍34、35，该热处理在例如650℃到850℃之间的温度范围内的第三更高的温度下(附图12)。这样，在电介质层8附近的PMOST(第一晶体管4)的第一栅极13包括具有相对较高的功函数的二硅化物的部分34，同时具有适合于NMOST的较低的功函数的惰性金属，入如钼31，存在于NMOST(第二晶体管6)的其它栅极14上的电介质层8的附近。这种处理方法可以如上所述继续进行。
这样，借助本发明第二实施例，再一次能够形成其邻接电介质层8的区域
权利要求
1.一种制造具有半导体基体(1)的半导体器件的方法，这种半导体器件(1)包括—第一半导体结构(4)，具有电介质层(8)和包括第一导体的第一电极(13)，和—第二半导体结构(6)，具有电介质层(8)和包括第二导体的第二电极(14)，第二电极不同于第一电极并且在相邻电介质层(8)的部分(25)具有与第一导体的相应部分(20)不同的功函数，其中在将电介质层(8)涂敷到半导体基体(1)后，将第一金属层(9)涂敷到电介质层(8)上，然后将硅层(11)涂敷到该金属层上，且这两层在至少一个半导体结构(4、6)的位置处相互反应，在此位置形成第一金属硅化物，其中具有不同功函数的导体的部分(20，25)是通过靠蚀刻在两个半导体结构(4、6)的其中之一位置处的除硅层(11)之外的层而形成的。
2.如权利要求1所述的方法，其中第一金属层是选自由镍、钛或者钴的金属组成。
3.如任一前述权利要求所述的方法，还包括将第二金属层(31)涂敷在第一金属层(9)与电介质层(8)之间，其中第二金属层是无硅化金属层。
4.如权利要求3所述的方法，其中第二金属层是选自钼、钨、铂、铱、钽或者铪的金属组成。
5.如前述任一权利要求所述的方法，其中在第一和第二半导体结构(4、6)成型后，该方法还包括第三金属层(21)的沉积，第三金属层(21)是硅化金属层，借助其在第一和第二半导体结构(4、6)至少其中之一的位置上形成另一金属硅化物。
6.如权利要求5所述的方法，其中第三金属层(21)是由选自镍、钛或者钴的金属组成的。
7.如权利要求5或者6所述的方法，其中形成的另一金属硅化的硅含量与第一金属硅化物的硅含量不同。
8.如权利要求7所述的方法，其中第一金属硅化物为二硅化物，而另一金属硅化物形成单硅化物。
9.如前述任一权利要求所述的方法，其中通过蚀刻第一、第二或者第三金属层来执行蚀刻除硅层(11)之外的层。
10.如权利要求9的方法，其中第一或者第二金属层在硅层(11)涂敷之前被蚀刻。
11.如前述任一权利要求所述的方法，其中第一半导体结构(4)和第二半导体结构(6)是场效应晶体管，该场效应晶体管具有栅极(13；14)、源极以及漏极区(16、17；18、19)。
12.如权利要求11所述的方法，其中第三金属层(21)用于源极和漏极区(16、17；18、19)的接触连接。
13.一种具有半导体基体(1)的半导体器件，该半导体基体(1)包括—第一半导体结构(4)，该结构具有电介质层(8)和包括第一导体的第一栅极(13)，和—第二半导体结构(6)，该结构具有电介质层(8)和包括与第一导体不同的第二导体的第二栅极(14)，其中，第二导体与电介质层(8)邻接的部分(25)具有与第一导体相应部分(20)不同的功函数，该半导体器件采用如权利要求1-12所述的方法制造。
14.如权利要求13所述的半导体器件，其中第一半导体结构(13)和第二半导体结构(14)是场效应晶体管。
全文摘要
本发明涉及一种制造具有半导体基体的器件的方法，该半导体基体包括一个具有一个电介质层和一个第一导体的第一半导体结构以及一个具有一个电介质层和第二导体的第二半导体结构组成，第一导体邻接电介质层的部分具有与第二导体相应部分不同的功函数。在本发明的方法中，在将电介质层涂敷到所述的半导体基体上之后，将金属层涂敷到所述的电介质层上，然后将硅层沉积在金属层上并使其与位于第一半导体结构位置上的金属层开始反应，形成金属硅化物。在本发明中，具有不同功函数的那些导体部分是通过蚀刻除硅层之外的层而形成的，特别是在两个半导体结构的位置的其中之一的位置金属层。此外，将另一个金属层涂敷到硅层上且其用于在第二晶体管的位置形成另一金属硅化物。本发明的方法特别适合应用在CMOS技术并获得具有良好特性的PMOS和NMOS晶体管。
文档编号H01L21/28GK1627502SQ200410047198
公开日2005年6月15日 申请日期2004年10月18日 优先权日2003年10月17日
发明者R·兰德尔, M·J·H·凡达尔, J·C·胡克尔 申请人:Imec公司, 康宁克里克菲利浦电子股份有限公司