专利名称：集成电路复位方法及复位系统的制作方法
技术领域：
本发明涉及一种集成电路的设计方法，特别是一种应用在集成电路设计中的复位方法及复位系统。
背景技术：
随着集成电路设计技术的发展，单芯片电路的设计规模变大，而设计复杂度也随之增高。目前，在集成电路设计中，特别是以SOC芯片(System onchip片上系统)为代表的大规模集成电路设计中，通常采用同步时序设计方法来控制芯片各模块的逻辑输出。所述同步时序设计是指在集成电路的芯片内部，所有触发器都工作于相同的时钟信号，而且所有触发器状态的翻转也都发生在同一时刻。
但是，在实际过程中，由于时钟信号到达各个触发器所经历路径的不同，因此使得各个触发器上时钟信号的延时不相同，从而导致时钟信号到达各个触发器的时间不相同，进而无法保证所有触发器状态的翻转都在同一时刻。因此，很可能造成系统的逻辑状态混乱，由此导致该集成电路设计无法满足用户对产品品质的要求。
为此，现有技术中通常采用时钟树平衡的方法来保证时钟信号到达各个触发器的时间相同。所述时钟树平衡的方法是指对时钟信号经历的各个路径延时进行补偿，以保证时钟信号到达各个触发器的时间相同。具体的步骤如下首先，计算各个复位信号经历的不同路径所产生的不同延时；然后，通过在路径上添加数量不等的用于平衡时延的延时缓冲器，来对各个时钟信号做出相应的延时补偿，从而达到各个时钟信号的同步效果。
同样，连接集成电路内的触发器的复位信号，也会有类似于时钟信号的非同步效果。各个触发器的复位信号不同步时，很有可能会造成集成电路各部分不是同时开始工作，从而引起逻辑混乱。
以下举例来说明为什么要进行复位及如何采用时钟树平衡进行复位。
请参阅图1，其为包含需要同时复位的电路模块的芯片结构示意图。它包括需要同时复位的第一模块11、第二模块12、第三模块13。由于三个不同模块的复位信号输入端(Rst)与整个芯片的复位信号源(Reset)的电路连接路径不同，就有可能造成如图2所示的复位信号延时。当复位信号不同步时，由于各模块的输出还有后续的逻辑运算，就有可能造成在第一模块11的复位信号消失并开始翻转的时刻，第二模块12和第三模块13的复位操作仍然没有完成，其输出还处于不确定状态，使得后续的逻辑输出模块14的数据输入不确定，由此导致系统逻辑状态混乱的不良结果。
现有技术在芯片复位电路的设计中采用类似于时钟树平衡的方法来解决复位信号的不同步问题，通过分析，发现Rst1信号(第一模块11的复位信号)所经历的路径较Rst2(第二模块12的复位信号)要短，Rst2信号所经历的路径较Rst3(第三模块13的复位信号)要短，这将会导致Rst1早于Rst2有效，Rst2早于Rst3有效的非同步效果，为此进行时钟树平衡的具体步骤如下首先，计算Rst1、Rst2、Rst3不同的延时时间；其次，在Rst1、Rst2经过的路径上增加个数不等的延时缓冲器15，达到三个复位信号同步的目的。
如图3所示，其为延时补偿后的复位系统。在本实施例中，在Rst1经过的路径上增加2个的延时缓冲器15，在Rst2经过的路径上增加1个的延时缓冲器15，以达到三个复位信号同步的效果。需要指出的是，增加延时缓冲器15的个数是根据复位信号延时时间的长短及延时缓冲器的特性来决定，要达到需同步的复位信号同步的效果即可。本实施例中延时缓冲器的个数为1个、2个，仅是说明作用，主要为了实现如图4所示的三个复位信号同步到达的效果。
虽然上述方法和系统能够较好的解决复位信号同步的问题，但同时也会因为增加较多的延时缓冲器而增加电路设计的复杂度、功耗及芯片面积等问题，尤其是在SOC这样的超大规模集成电路芯片的设计中，相比较于早期的集成电路，芯片模块更多、电路逻辑更复杂，若还是通过增加更多延时延冲器来解决复位信号同步，引发出电路设计复杂度增加、功耗增加和芯片面积增大等问题就会显得更加突出。
发明内容
本发明的目的在于提供一种集成电路复位方法及集成电路复位系统，以解决现有技术中通过增加延时缓冲器来实现复位信号同步时，由于增加额外的延时缓冲器而引发电路设计的复杂度增加、功耗增加和芯片面积增大等技术问题。
为解决上述问题，本发明提供了一种集成电路复位方法，用于完成集成电路芯片各个触发器的复位，其特征在于包括(1)根据集成电路内连接复位信号的触发器的复位信号的延时时间，获得延时时间差TD，所述延时时间差为所述集成电路中所有触发器的复位信号中最慢复位信号的延时时间和最快复位信号的延时时间之差；(2)设置一复位时间TC，所述复位时间TC至少大于TD一个时钟周期；(3)各个触发器分别接收系统复位信号，开始复位操作；(4)在所述最快复位信号消失后，等待TC时间，再向所述各个触发器发送同步时钟信号，以使所述模块进行逻辑运算。
另外，上述的直接与复位信号相连的触发器为异步复位触发器。
在步骤(3)和步骤(4)之间还包括在连接复位信号的触发器的复位信号都有效的时间段TRST内，时钟信号产生若干个脉冲发送至所述各个触发器，以使集成电路内所有的触发器完成复位操作。
在步骤(3)和步骤(4)之间多产生若干时钟信号的方法中，所述触发器是异步复位触发器或同步复位触发器。
本发明还提供了一种复位系统，用于完成集成电路芯片内各个触发器的复位操作，其特征在于，包括时钟控制电路，其中，所述时钟控制电路包括计数控制模块其输入端接收系统复位信号和系统时钟信号，用于根据所述系统复位信号和系统时钟信号进行计数，输出相应的时钟门控信号；时钟门其输入端分别接收所述计数控制模块时钟门控信号和系统时钟信号，在所述时钟门控信号的控制下，控制系统时钟信号的输出。
还有，所述计数控制模块在接收的系统复位信号为无效状态时，输出的时钟门控信号为无效状态；在接收到的系统复位信号由无效状态转变为有效状态时，计数控制模块开始根据输入的系统时钟信号进行计数，在计数时间没有超过TRST+TC时，输出的时钟门控信号为无效状态；在计数控制模块的计数时间超过TRST+TC后，输出的时钟门控信号转变为有效状态，其中，TRST为所有复位信号都有效的时间段，TC为大于延时时间差TD至少一个时钟周期的复位时间。
所述计数控制模块中接收到的系统复位信号为有效状态时，时钟门控信号输出为无效状态；在接收到的系统复位信号由无效状态转变为有效状态时，所述计数控制模块开始根据输入的时钟信号来进行计数，在计数时间没有超过TD时，其输出的计数控制信号为无效状态；当计数时间超过TD时，其输出的计数控制信号转变为有效状态；当计数时间超过TRST时，输出的计数控制信号转变为无效状态；当计数时间超过TRST+TC时，输出的计数控制信号转变为有效状态，其中，TRST为所有复位信号都有效的时间段，TC为大于延时时间差TD至少一个时钟周期的复位时间。
上述时钟门可以为与门。
其中，所述时钟控制电路还包括设置在计数控制模块和时钟门之间的锁存器，其控制端接收时钟信号，其输入端连接计数控制单元的输出端，其输出端作为时钟门控信号连接到时钟门的输入端。锁存器主要用于消除时钟信号的毛刺。
与现有技术相比，本发明具有以下优点本发明主要是通过控制时钟信号的时延来实现等效的同步复位操作效果，即在同步的时钟信号发送到需要各个触发器之前，各个模块已经经过复位、确定其初始状态，而当同步的时钟信号出现后，各个模块之间就可以进行正常的逻辑运算。通过上述复位方法及系统，使得集成电路在复位电路设计时，无需增加额外的延时缓冲器。由此，不仅降低了复位电路的设计复杂度，同时也减少了诸如系统功耗及芯片面积等方面的成本。
图1是包含需要同时复位的电路模块的一芯片结构示意图；图2是图1中延时的复位信号时序图；图3为延时补偿后的复位系统结构示意图；图4为采用时钟树平衡方法进行复位信号同步后的复位信号时序图；图5为本发明用于完成集成电路芯片各个模块的复位流程图；图6为本发明中一种用于完成集成电路芯片各个触发器复位的复位系统中时钟控制电路结构示意图；图7为图6中基本复位时钟控制信号时序图；图8为图6中安全复位时钟控制信号时序图；图9为一个模块的触发器连接的实施例结构示意图；图10为采用本发明完成图1中各个模块信号复位的信号时序图；图11为采用本发明完成图1中各个模块信号复位的另一信号时序图。
具体实施例方式
以下结合附图，具体说明本发明。
在现有技术中主要是通过类似于时钟树平衡的方法来达到复位信号同步，进而使得芯片的各个模块能开始正常的逻辑运算，从而避免由于复位信号不同步而引发的系统逻辑状态混乱的技术问题。而本发明主要是通过控制时钟信号的时延来实现等效的同步复位操作效果，即在同步的时钟信号发送到需要复位信号同步的各个模块之前，各个模块已经经过复位、确定其初始状态，而当同步的时钟信号出现后，各个模块之间就可以进行正常的逻辑运算。
请参阅图5，其为本发明用于完成集成电路芯片各个模块的复位流程图。该复位方法包括以下步骤首先进行步骤S110根据集成电路内连接复位信号的触发器的复位信号的延时时间，获得延时时间差TD，所述延时时间差为所述集成电路中所有触发器的复位信号中最慢复位信号的延时时间和最快复位信号的延时时间之差，上述所谈到的延时时间是指复位信号源产生系统复位信号至模块开始复位之间的时间；随后进行步骤S120设置一复位时间TC，所述复位时间TC至少大于TD一个时钟周期；随后进行步骤S130各个触发器分别接收系统复位信号，开始复位操作；最后进行步骤S140在所述最快复位信号消失后，等待TC时间，再向所述各个触发器发送同步时钟信号，以使所述模块进行逻辑运算。
通过上述复位信号时序的控制，就可以保证芯片的各个模块在时钟信号出现之前已经处在确定的初始状态。当同步的时钟信号出现时，各个模块之间就可以开始正常的逻辑运算。在设计时，上述的触发器可以采用异步复位触发器。
为此，本发明人设计了一种用于完成集成电路芯片各个模块复位的复位系统。请参阅图6，它包括时钟控制电路2、其中包括计数控制模块21其输入端接收系统复位信号RESET和系统时钟信号CLKin，用于根据所述系统复位信号RESET和时钟信号CLKin进行计数操作，输出相应的时钟门控信号Enable；时钟门23其输入端分别接收所述计数控制模块输出的时钟门控信号和系统时钟信号，在所述时钟门控信号的控制下，控制控制系统时钟的输出。上述的时钟门23可以是与门。
考虑到需要消除时钟信号CLK的毛刺，以提高电路的稳定性，为此在时钟控制电路中还设置在计数控制模块21和时钟门23之间的锁存器22，其控制端接收时钟信号CLKin，其输入端连接计数控制单元的输出端Enable，锁存器对Enable信号进行时钟信号同步操作后，将处理后的时钟门控信号Enable1输出至时钟门23。通过将Enable信号经过锁存器22进行时钟信号同步处理，就能够有效地消除由时钟门23输出的CLK信号中的毛刺。
通过上述时钟控制电路2来达到控制时钟信号输出的目的，为了控制时钟信号CLK在各个模块确定初始状态后输出，本发明提供了一种计数控制模块21。
此处假设复位信号RESET低电平有效，时钟门控信号Enable高电平有效。该计数控制模块21在接收的系统复位信号RESET为高电平时，输出的时钟门控信号Enable为低电平，关闭时钟门；在接收到的系统复位信号RESET由高电平转变为低电平时，计数控制模块21开始根据输入的时钟信号CLKin进行计数，在计数时间没有超过TRST+TC时，输出的计数控制信号Enable为低电平，关闭时钟门；在计数控制模块的计数时间超过TRST+TC时，输出的计数控制信号Enable转变为高电平，时钟门被打开。其中，TRST为所有复位信号都有效的时间段，TC为至少大于TD一个时钟周期的复位时间。
通过将时钟门控Enable信号送入锁存器22，就可以得到与CLKin周期同步的Enable1信号，Enable1信号再通过时钟门来控制CLKin的输出，就可以灵活地控制CLK信号的输出，具体的信号时序再请参阅图7。
在系统复位信号产生后的TRST+TC后，控制时钟信号CLK产生，由此，使得各个模块的触发器都已确定初始状态后进行逻辑运算。
本发明还提供了另一种计数控制模块21，计数控制模21中接收到系统复位信号RESET为高电平时，输出的时钟门控信号Enable输出为低电平；当系统复位信号RESET由高电平转变为低电平时，所述计数控制模块开始根据输入的时钟信号CLKin来进行计数，在计数时间没有超过TD时，其输出的时钟门控信号Enable为低电平；当计数时间超过TD时，其输出的时钟门控信号Enable转变为高电平；当计数时间超过TRST时，输出的时钟门控信号Enable转变为低电平；当计数时间超过TRST+TC时，输出的时钟门控信号Enable转变为高电平，其中，TRST为所有复位信号都有效的时间段，TC为至少大于TD一个时钟周期的复位时间。
通过将Enable信号送入锁存器，就可以得到与CLKin周期同步的Enable1信号。将Enable1作为时钟门的控制信号，就可以灵活地控制CLK信号的输出。信号时序参看图8所示。
当前述的时钟控制电路产生CLK信号同步输入至各个模块的触发器时，就能很好地控制集成电路各部分的复位操作。而本实施例的触发器在设计时不仅可以采用异步复位触发器，而且还可以采用同步复位触发器。
请参阅图9，该电路中最左端D1和最右端DN两个模块的触发器的触发端直接接收系统复位信号RESET，当RESET信号低电平有效时，只有D1、DN被置位，第2至第N-1触发器的0、1状态仍然无法确定。当图中应用的触发器为异步复位触发器时，前述的时钟控制电路控制在各个复位信号都有效的时间段TR内，在CLK时钟信号上产生至少N-2个脉冲，这样，在没有与复位信号RESET直接相连的N-2个触发器就可以在N-2个CLK信号作用下，通过触发器D1的输出来翻转为确定状态，完成复位操作。当图中应用地触发器为同步复位触发器时，前述的时钟控制电路控制在各个复位信号都有效的时间段TR内，在CLK时钟信号上产生至少N-1个脉冲，这样，就能够保证所有的触发起都翻转为确定状态。其复位信号时序图请参阅图10所示。
当然，当触发器的个数非常多时，系统复位信号还可以和若干个触发器的触发端相连接，以提高复位效率，为此，只需要修改计数控制电路中计数控制模块的控制即可。
以下还是以背景技术中图1结构的芯片为例，来说明本发明是如何完成芯片中的模块的信号复位的。
首先通过计算各个复位信号经历的不同路径，根据物理长度，以及分析各个复位信号路径的电器特性等因素，来计算出每个复位信号所产生的不同延时时间，由此获得TD值；然后，设置一个TC，TC至少大于TD一个时钟周期；随后，产生复位信号至第一模块11、第二模块12、第三模块13，最后，在第一模块的复位信号消失后，等待TC再发送同步时钟信号，使得三个模块11、12、13进行逻辑运算，具体复位时序图请参阅图10。
其中，系统时钟在复位信号有效期间内通过产生若干个脉冲，使得三个模块的信号进行翻转，即实现复位；其具体复位时序图请参阅图11。
以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。
权利要求
1.一种复位方法，用于完成集成电路芯片各个模块的复位，其特征在于包括(1)根据集成电路内连接复位信号的触发器的复位信号的延时时间，获得延时时间差TD，所述延时时间差为所述集成电路中所有触发器的复位信号中最慢复位信号的延时时间和最快复位信号的延时时间之差；(2)设置一复位时间TC，所述复位时间TC至少大于TD一个时钟周期；(3)各个触发器分别接收系统复位信号，开始复位操作；(4)在所述最快复位信号消失后，等待TC时间，再向所述各个触发器发送同步时钟信号，以使所述模块进行逻辑运算。
2.如权利要求1所述的复位方法，其特征在于，步骤(3)和步骤(4)之间还包括在连接复位信号的触发器的复位信号都有效的时间段TRST内，时钟信号产生若干个脉冲发送至所述各个触发器，以使集成电路内触发器完成复位操作。
3.如权利要求1所述的复位方法，其特征在于，所述触发器为异步复位触发器。
4.如权利要求2所述的复位方法，其特征在于，所述触发器为异步复位触发器或同步复位触发器。
5.一种复位系统，用于完成集成电路芯片内各个触发器的复位操作，其特征在于，包括时钟控制电路，其中，所述时钟控制电路包括计数控制模块其输入端接收系统复位信号和系统时钟信号，用于根据所述系统复位信号和系统时钟信号进行计数，输出相应的时钟门控信号；时钟门其输入端分别接收所述计数控制模块时钟门控信号和系统时钟信号，在所述时钟门控信号的控制下，控制系统时钟信号的输出。
6.如权利要求5所述的复位系统，其特征在于，所述计数控制模块在接收的系统复位信号为无效状态时，输出的时钟门控信号为无效状态；在接收到的系统复位信号由无效状态转变为有效状态时，计数控制模块开始根据输入的系统时钟信号进行计数，在计数时间没有超过TRST+TC时，输出的时钟门控信号为无效状态；在计数控制模块的计数时间超过TRST+TC后，输出的时钟门控信号转变为有效状态，其中，TRST为所有复位信号都有效的时间段，TC为大于延时时间差TD至少一个时钟周期的复位时间。
7.如权利要求5所述的复位系统，其特征在于，所述计数控制模块中接收到的系统复位信号为有效状态时，时钟门控信号输出为无效状态；在接收到的系统复位信号由无效状态转变为有效状态时，所述计数控制模块开始根据输入的时钟信号来进行计数，在计数时间没有超过TD时，其输出的计数控制信号为无效状态；当计数时间超过TD时，其输出的计数控制信号转变为有效状态；当计数时间超过TRST时，输出的计数控制信号转变为无效状态；当计数时间超过TRST+TC时，输出的计数控制信号转变为有效状态，其中，TRST为所有复位信号都有效的时间段，TC为大于延时时间差TD至少一个时钟周期的复位时间。
8.如权利要求6或7所述的复位系统，其特征在于，所述时钟控制电路还包括设置在计数控制模块和时钟门之间的锁存器，其控制端接收时钟信号，其输入端连接计数控制单元的输出端，其输出端作为时钟门控信号连接到时钟门的输入端。锁存器主要用于由时钟门输出的时钟信号中的毛刺。
9.如权利要求5所述的复位系统，其特征在于，所述时钟门为与门。
全文摘要
本发明公开了一种集成电路的复位方法和复位系统，用于完成集成电路芯片各个模块的复位，该方法包括(1)根据集成电路内连接复位信号的触发器的复位信号的延时时间，获得延时时间差T
文档编号H01L27/00GK1588639SQ200410058549
公开日2005年3月2日 申请日期2004年8月18日 优先权日2004年8月18日
发明者刘迪军, 李峰 申请人:大唐微电子技术有限公司